KR20050099927A - 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로 - Google Patents

차아지 펌핑 효율을 유지하는 승압 전압 발생 회로 Download PDF

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Abstract

차아지 펌핑 효율을 유지하는 승압 전압 발생 회로가 개시된다. 본 발명의 승압 전압 발생 회로는 다수개의 펌프단을 통하여 펌핑 및 프리차이징에 의해 차아지 펌핑된 노드가 승압 전압으로 디스차아지된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에, 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는, 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.

Description

차아지 펌핑 효율을 유지하는 승압 전압 발생 회로{High voltage generation circuit for preserving charge pumping efficiency}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 저전원 전압에서도 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로를 제공하는 데 있다.
최근, DRAM에 있어서의 메모리 셀의 고밀도화 및 소형화와 더불어 외부 전원 전압, 예를 들면 전원 전압(VDD)의 전압 레벨이 5V에서 1.8V 또는 1.5V 정도까지 저하된다. 이와 같이 전원 전압(VDD)이 1.5V 정도까지 저하된 경우에 승압 전압 발생 회로는 3.0V 이상의 승압 전압을 발생할 필요가 있다. 승압 전압은 워드선, 비트선 및 센스 앰프에 제공된다. 낮은 외부 전원 전압으로 센스 앰프가 동작되는 경우 센스 앰프의 동작 속도가 늦어져 버리기 때문에, 센스 앰프를 승압 전압으로 동작시킬 필요가 있다. 또한, 비트선의 프리차아지 및 메모리 셀의 기록 동작을 고속으로 행하기 위하여 이들의 트랜지스터들의 동작을 제어하는 게이트 전압을 승압해 둘 필요가 있다.
이러한 승압 전압을 발생시키는 부스트 회로가 미국 특허 제6,414,882에 기재되어 있다. 도 1은 상기 미국 특허 '882호의 부우트(boot) 회로를 나타낸다. 도 1을 참조하면, 부우트 회로(500)는 2개의 펌프 회로들(504a, 504b)를 포함하고, 한번에 하나의 펌프 회로(504a 또는 504b)가 부우트 회로(500)의 출력 노드 VCCP를 구동하도록 인터리브(interleave)하게 동작한다. 하나의 부우트 회로(예컨대, 504b)에 의해 출력 노드 VCCP를 구동한 후에, 두 펌프 회로들(504a, 504b)은 하나의 펌프 회로(504a)의 부우트 노드(522a)가 다른 펌프 회로(504b)의 부우트 노드(522b)의 잉여 차아지를 수신하기 위하여 서로 연결된다. 이에 따라 하나의 펌프 회로(504b)의 부우트 노드(522b)의 잉여 차아지가 다른 펌프 회로(504a)의 부우트 노드(522a)로 디스차아지되기 때문에, 결과적으로 부우트 회로(500)의 전체 차아지가 보전되므로, 부우트 회로(500)의 출력 전류가 유지되어 전력 소모를 줄이는 효과를 가져온다.
그리고 추가적으로 부우트 노드들(522a, 522b)은 전원 전압(VCC) 레벨로 프리차아지되는 데, 도 2에서 도시된 바와 같이, P2B2 신호의 하이레벨 구간인 t2 에서 t3 시간 동안 프리차아지 트랜지스터(524a)가 턴온되어 부우트 노드(522a)는 전원 전압(VCC) 레벨로 프리차아지된다.
이 구간에서, 낮은 전원 전압(VCC)화 경향에 따라 전원 전압(VCC)의 레벨이 1.5V 이하로 낮아져, 전원 전압(VCC)의 레벨이 부우트 노드들(522a, 522b)의 전압 레벨보다 낮아지는 경우, 즉, 부우트 노드들(522a, 522b)의 전압 레벨(도 2에서는 P1A 파형)이 전원 전압(VCC) 레벨보다 높은 경우에 프리차아지 트랜지스터(524a)를 통해 부스트 노드(522a)에서 전원 전압(VCC) 쪽으로 전류 경로가 형성되어, 부우트 노드(522a)의 전압 레벨이 전원 전압(VCC) 레벨로 떨어지게 된다. 이렇게 되면 부우트 회로(500)는 출력 노드 VCCP를 승압 전압으로 발생시키기 위한 펌핑 효율이 떨어지는 문제점을 지닌다.
그러므로, 낮은 전원 전압에서도 펌핑 효율을 유지하는 승압 전압 발생 회로 및 그 발생 방법의 존재가 요구된다.
본 발명의 목적은 높은 전원 전압에서는 펌핑 효율을 향상시키고 낮은 전원 전압에서는 펌핑 효율을 유지하는 승압 전압 발생 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 승압 전압 발생 회로는 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 제1 부스트 노드를 부스트시키는 제1 펌프단; 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 제3 부스트 노드를 부스트시키는 제2 펌프단; 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키고 전원 전압 레벨로는 프리차아지하지 않는 제3 펌프단; 제1 스위칭 신호에 응답하여 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부; 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; 제2 스위칭 신호에 응답하여 제3 부스트 노드를 제4 부스트 노드로 연결시키는 제3 스위치부; 및 제3 스위칭 신호에 응답하여 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 포함한다.
본 발명의 바람직한 실시예에 따른 제3 펌프단은 전원 전압과 제4 부스트 노드 사이에 연결되는 키퍼를 더 포함한다. 키퍼는 저항 또는 너비 대비 길이가 큰 트랜지스터로 구성될 수 있다.
본 발명의 더욱 바람직한 실시예에 따른 제3 펌프단은 프리차아지 제어 신호에 응답하여 제4 부스트 노드를 선택적으로 프리차아지시키는 제어부를 더 포함한다. 제어부는 제3 프리차아지 신호에 응답하여 제1 연결점을 접지 전압 레벨로 리셋시키는 제1 엔모스 트랜지스터; 제3 프리차아지 신호를 입력하여 소정 시간 지연시키는 지연부; 제3 프리차아지 신호에 응답하여 전원 전압 레벨과 제4 부스트 노드 레벨을 비교하는 비교부; 전원 전압과 제1 연결점 사이에 연결되고 비교부 출력에 게이팅되는 피모스 트랜지스터; 지연된 제3 프리차아지 신호에 응답하여 제1 연결점의 레벨을 래치하는 플립플롭; 플립플롭 출력 및 상기 제3 프리차아지 신호를 입력하는 노아 게이트; 노아 게이트 출력을 부스팅하는 커패시터; 및 전원 전압과 제4 부스트 노드 사이에 연결되고 커패시터 출력에 게이팅되는 제2 엔모스 트랜지스터를 포함한다.
본 발명의 더더욱 더 바람직한 실시예에 따른 제3 펌프단은 전원 전압 레벨과 승압 전압 레벨을 비교하여 제4 부스트 노드를 소정의 전압 레벨로 프리차아지시키는 차아지 보상부를 더 포함한다. 차아지 보상부는 전원 전압에 한쪽 단이 연결되는 제1 저항; 승압 전압에 한쪽 단이 연결되는 제2 저항; 제2 저항의 한쪽 단과 접지 전압 사이에 연결되는 제3 저항; 제1 저항의 다른쪽 단과 제2 저항의 다른쪽 단을 입력하는 제1 비교기; 제1 저항의 다른쪽 단과 제1 비교기의 출력 사이에 연결되는 제4 저항; 제1 비교기 출력과 제4 부스트 노드를 입력하는 제2 비교기; 및 승압 전압에 그 소스가 연결되고 제4 부스트 노드에 그 드레인이 연결되고 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 포함한다.
따라서, 본 발명의 승압 전압 발생 회로에 의하면, 전원 전압 레벨이 낮아지는 경향에 따라 전원 전압 레벨 보다 차아지 펌핑된 노드의 전압 레벨이 높을 경우 차아지 펌핑된 노드와 전원 전압 사이의 경로를 차단시킴으로써, 차아지 펌핑된 노드의 레벨을 유지시킨다. 이에 따라 승압 전압 발생 회로의 펌핑 효율이 유지된다. 또한, 프리차아지 구간 동안 차아지 펌핑된 노드의 전압 레벨을 일정하게 유지시키기 때문에, 이 후의 펌핑 구간에서의 펌핑 동작시 펌핑 효율이 유지된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 승압 전압 발생 회로를 개념적으로 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로는 3단 펌프 회로들(310, 320, 330)을 포함하고, 각 펌프 회로들(310, 320, 330)은 순차적으로 펌핑 동작되어 최종적으로 승압 전압(VPP)을 발생시킨다. 펌프 회로들(310, 320, 330)은 커패시터들(C310, C312, C320, C330)과 스위치들(S310, S312, S314, S316, S320, S330, S340)로 구성되어 전원 전압(VDD)의 2배 또는 3배 정도의 전압 레벨로 각 부스트 노드들(N310, N312, N320, N330)을 부스트(boost)시킨다.
제1 펌프 회로(310)는 제1 펌핑 신호(PMP1)에 의해 제1 부스트 노드(N310)를 구동하고, 제2 펌프 회로(320)는 제1 및 제2 펌핑 신호(PMP1, PMP2)에 의해 제2 및 제3 부스트 노드(N312, N320)를 구동하고, 제3 펌프 회로(330)는 제3 펌핑 신호(PMP3)에 의해 제4 부스트 노드(N330)를 구동한다. 제1 펌핑 신호(PMP1)는 각각 제1 커패시터(C310)와 제2 커패시터(C312)를 통해 제1 부스트 노드(N310)와 제2 부스트 노드(N312)의 차아지를 증가시키는 데 사용된다. 제2 펌핑 신호(PMP2)는 제3 커패시터(C320)를 통해 제3 부스트 노드(N320)의 차아지를 증가시키는 데 사용되고, 제3 펌핑 신호(PMP3)는 제4 커패시터(C330)를 통해 제4 부스트 노드(N330)의 차아지를 증가시키는 데 사용된다.
제2 부스트 노드(N312)는 스위치(S314)를 통해 제3 부스트 노드(N320)와 연결되어 제3 부스트 노드(N320)의 차아지를 더욱 증가시킨다. 제1 및 제3 부스트 노드들(N310, N320)은 스위치들(S316, S330)을 통해 제4 부스트 노드(N330)와 연결되어 제4 부스트 노드(N330)의 차아지를 더욱 증가시킨다. 제4 부스트 노드(N330)의 차아지는 스위치(S340)를 통해 승압 전압(VPP)으로 발생된다. 그리고, 제1 부스트 노드(N310)와 제3 부스트 노드(N320)는 각 스위치들(S310, S312, S314, S320)을 통해 전원 전압(VDD) 레벨로 프리차아지된다.
도 3의 승압 전압 발생 회로의 펌핑 동작은 도 4의 타이밍 다이어그램으로 설명된다. 도 4를 참조하면, 메모리 장치의 로우 사이클 시간(tRC) 동안 펌핑 동작과 프리차아지 동작이 일어난다. 제1 펌핑 단계는 t1 시간과 t2 시간 사이로 정의되고, 제2 펌핑 단계는 t2 시간과 t3 시간 사이로 정의되고, 제3 펌핑 단계는 t3 시간과 t4 시간 사이로 정의된다. 그리고 t4 시간에서 t5 시간 사이는 프리차아지 구간으로 정의된다. 제1 펌핑 단계에서, 제1 펌핑 신호(PMP1)에 응답하여 제1 커패시터(C310)와 제2 커패시터(C312)에 의한 펌핑 동작이 일어난다. 제2 펌핑 단계에서 제2 펌핑 신호(PMP2)에 응답하여 제3 커패시터(C320)에 의한 펌핑 동작이 일어나고, 제3 펌핑 단계에서 제3 펌핑 신호(PMP3)에 응답하여 제4 커패시터(C330)에 의한 펌핑 동작이 일어난다. 그리고, t2 시간 이후 t5 시간 동안 각각의 스위치들(S310, S312)에 의해 제1 부스트 노드(N310)와 제2 부스트 노드(N312)가 전원 전압(VDD) 레벨로 프리차아지되고, t3 시간 이후 t5 시간 동안 스위치(S320)에 의해 제3 부스트 노드(N320)가 전원 전압(VDD) 레벨로 프리차아지된다.
도 5는 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 설명하는 구체적인 회로 다이어그램이다. 이를 참조하면, 제1 펌프 회로(310)에서 노드 N502 및 노드 N310은 각각 VDD 전원에 다이오드 연결된 506 트랜지스터와 508 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지 된다. 노드 N502는 VDD 레벨의 하이레벨의 제1 프리차아지 신호(P1)에 연결된 502 커패시터에 의해 부스트된다. 노드 N310은 VDD에 연결되고 부스트된 노드 N502에 게이팅되는 S310 트랜지스터를 통하여 더욱 프리차아지된다. 그리고, 노드 N310은 VDD 레벨의 하이레벨의 제1 펌핑 신호(PMP1)에 연결되는 C310 커패시터에 의해 부스트된다.
제2 펌프 회로(320)에서 노드 N312는 VDD 전원에 다이오드 연결된 510 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지 된다. VDD 전원에 연결되고 부스트된 노드 N312에 게이팅되는 504 트랜지스터에 의해 더욱 프리차아지되어진 노드 N502가 게이트에 연결되는 S312 트랜지스터에 의하여 노드 N312는 더욱 프리차아지된다. 그리고, 노드 N312는 제1 펌핑 신호(PMP1)에 연결된 C312 커패시터에 의해 부스트된다.
노드 N516은 VDD 전원에 다이오드 연결된 514 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 노드 N502에 게이팅되는 512 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N516은 VDD 전압 레벨 이상의 고전압의 제1 스위칭 신호(S1)에 연결된 516 커패시터에 의해 부스트된다. 부스트된 노드 N516에 게이팅되는 S314 트랜지스터와 S316 트랜지스터를 통하여 노드 N312 및 노드 N310의 차아지를 각각 노드 N320 및 노드 N330으로 전달한다.
노드 N518은 VDD 전원에 다이오드 연결된 522 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 노드 N320에 게이팅되는 520 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N518은 VDD 레벨의 하이레벨의 제2 프리차아지 신호(P2)에 연결되는 C310 커패시터에 의해 부스트된다.
노드 320은 VDD 전원에 다이오드 연결된 524 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N518에 게이팅되는 523 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N320은 VDD 레벨의 하이레벨의 제2 펌핑 신호(PMP2)에 연결되는 C320 커패시터에 의해 부스트된다.
노드 N530은 VDD 전원에 다이오드 연결된 528 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N518에 게이팅되는 526 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N530은 VDD 레벨 이상의 고전압의 제2 스위칭 신호(S2)에 연결되는 530 커패시터에 의해 부스트된다. 부스트된 노드 N530에 게이팅되는 S330 트랜지스터에 의해 노드 N320의 차아지는 노드 N330으로 전달된다.
제3 펌프 회로(330)에서 노드 N532는 VDD 전원에 다이오드 연결된 536 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N330에 게이팅되는 534 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N532는 VDD 레벨의 하이레벨의 제3 프리차아지 신호(P3)에 연결되는 532 커패시터에 의해 부스트된다.
노드 N546은 VDD 전원에 다이오드 연결된 542 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N532에 게이팅되는 540 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 546은 VDD 레벨 이상의 고전압의 하이레벨인 제3 스위칭 신호(S3)에 연결되는 546 커패시터에 의해 부스트된다. 부스트된 노드 546의 차아지는 노드 N532에 게이팅되는 544 트랜지스터에 의해 노드 N330으로 전달된다.
노드 N330은 VDD 전원에 다이오드 연결된 538 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지된다. 그리고 노드 N330은 VDD 레벨의 하이레벨의 제3 펌핑 신호(PMP3)에 연결되는 C330 커패시터에 의해 부스트된다. 노드 N330의 차아지는 부스트된 노드 N546에 게이팅되는 S340 트랜지스터에 의해 승압 전압(VPP)을 구동한다.
도 6A 및 도 6B는 도 5의 승압 전압 발생 회로의 동작 타이밍도를 설명하는 도면이다. 도 5의 승압 전압 발생 회로와 연계하여, 도 6A를 참조하면, t1 시간에서 t2 시간 동안, 제1 펌핑 신호(PMP1)의 하이레벨에 응답하여 C310 커패시터에 의해 노드 N310가, 그리고 C312 커패시터에 의해 노드 N312가 부스트된다. 그리고 동시에, 고전압의 하이레벨인 제1 스위칭 신호(S1)에 응답하여 턴온되는 S316 트랜지스터 및 S314 트랜지스터를 통하여 부스트된 노드 N310 및 노드 N312의 차아지는 각각 노드 N330 및 노드 N320으로 전달된다. t1 시간과 t2 시간 사이는 노드 N330의 입장에서 보면 제1 펌핑 단계가 된다.
t2 시간에서 t3 시간 동안, 제2 펌핑 신호(PMP2)에 하이레벨에 응답하여 C320 커패시터에 의해 노드 N320이 부스트된다. 그리고 동시에, 고전압의 하이레벨인 제2 스위칭 신호(S2)에 응답하여 턴온되는 S330 트랜지스터를 통하여 부스트된 노드 N320의 차아지는 노드 N330으로 전달된다. t2 시간과 t3 시간 사이는 노드 N330의 입장에서 보면 제2 펌핑 단계가 된다.
t3 시간에서 t4 시간 동안, 제3 펌핑 신호(PMP3)의 하이레벨에 응답하여 C330 커패시터에 의해 노드 N330이 부스트되는 데, 노드 N330의 입장에서 보면 제3 펌핑 단계가 된다. 그리고, 고전압의 하이레벨인 제3 스위칭 신호(S3)에 응답하여 턴온되는 S340 트랜지스터를 통하여 부스트된 노드 N330의 차아지는 승압 전압(VPP)으로 구동된다.
한편, t2 시간에서, 제1 프리차아지 신호(P1)가 하이레벨로 올라가서 노드 N310 및 노드 N312 각각은 S310 트랜지스터 및 512 트랜지스터를 통해 VDD 레벨로 프리차아지된다. t3 시간에서, 제2 프리차아지 신호(P2)가 하이레벨로 올라가서 노드 N320은 S320 트랜지스터를 통해 VDD 레벨로 프리차아지된다.
승압 전압(VPP)을 구동하기 위하여 노드 N330는 3번의 펌핑 동작을 거쳐 부스트되는 데, 이는 도 6B에 도시되어 있다. 도 6을 참조하면, 노드 N330은 t1 에서 t2 사이의 시간 동안 제1 펌핑 동작이, t2 에서 t3 사이의 시간 동안 제2 펌핑 동작이, 그리고 t3 에서 t4 사이의 시간 동안 제3 펌핑 동작이 일어난다. 그리고 노드 N330은 t4 에서 t5 시간 동안 일정하게 유지된다. 이것은 앞서 도 1 및 2에서 설명했듯이, 부우트 노드(P1A)의 차아지가 VCCP 출력으로 디스차아지된 후 VCC 레벨로 프리차아지되는(t2 와 t3 시간 사이, 도 2) 동안에 부우트 노드(P1A)의 전압레벨이 저전압의 VCC 레벨 보다 높을 경우, 도 6B의 점선으로 표시된 것처럼, 부우트 노드(P1A)의 전압 레벨이 VCC 레벨로 떨어진 후 다시 펌핑 동작을 수행하게 되어 펌핑 효율이 떨어지는 문제점을 해결한다.
도 7은 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 설명하는 구체적인 회로 다이어그램이다. 이를 참조하면, 승압 전압 발생 회로(700)은 앞서 설명한 도 5의 승압 전압 발생 회로와 비교하여, 제3 펌핑 회로(330) 내 노드 N330에 소정의 큰 저항(R)의 일단이 연결된다는 점에서 차이가 있다. 저항(R)의 다른 일단은 전원 전압(VDD)에 연결된다. 큰 저항(R)은 노드 N330으로부터 전원 전압(VDD)으로의 전류 경로 형성을 방해하기 위한 키퍼(keeper)로 작용한다. 큰 저항(R) 대신에 너비 대비 길이가 큰 트랜지스터로 구성될 수도 있다.
승압 전압 발생 회로(700) 내 나머지 구성 요소들은 도 5의 구성 요소들과 동일한 참조 부호로 표시되어 있다. 설명의 중복을 피하기 위하여, 나머지 구성 요소들에 대한 구체적인 설명은 생략된다.
도 8은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로(800)는 도 5의 승압 전압 발생 회로(500)와 비교하여 제3 펌핑 회로(330) 내 지연부(810), 제어부(820) 그리고 프리차아지 트랜지스터(830)를 더 포함한다.
지연부(810)는 제3 프리차아지 신호(P3)를 소정 시간 지연시켜 지연된 제3 프리차아지 신호(D_P3)를 발생한다. 제어부(820)는 노드 N330의 전압 레벨과 전원 전압(VDD) 레벨을 비교하고 그 결과를 지연된 제3 프리차아지 신호(D_P3)에 응답하여 프리차아지 제어 신호(PP3)를 발생한다. 프리차아지 제어 신호(PP3)는 전원 전압(VDD)과 노드 N330) 사이에 연결되는 프리차아지 트랜지스터(830)의 게이트에 연결된다. 제어부(820)는 구체적으로 도 9에 도시되어 있다.
도 9를 참조하면, 제어부(820)는 전원 전압(VDD)이 연결되는 기준 전압(Vref)과 노드 N330이 연결되는 제어 전압(Vctn)을 비교하는 비교부(901), 비교부(901)의 동작을 인에이블시키는 제1 피모스 및 엔모스 트랜지스터들(902, 903), 비교부(901) 출력에 연결되는 제2 피모스 트랜지스터(904), 반전된 제3 프리차아지 신호(/P3)에 연결되는 제2 엔모스 트랜지스터(905), 지연된 제3 프리차아지 신호(D_P3)에 응답하여 제2 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결점(N904)의 로직 레벨을 래치하는 플립플롭(906), 플립플롭(906) 출력과 반전된 제3 프리차아지 신호(P3)를 입력하는 노아 게이트(907) 및 노아 게이트(907) 출력에 연결되어 프리차아지 제어 신호(PP3)를 발생하는 커패시터(908)를 포함한다.
제3 프리차아지 신호(P3)의 로직 로우레벨일 때 반전된 제3 프리차아지 신호(/P3)에 응답하여 제2 엔모스 트랜지스터(905)가 턴온되어 노드 N904가 로우레벨로 리셋된다. 이 후, 제3 프리차아지 신호(P3)가 로직 하이레벨로 활성화일 때 제1 피모스 및 엔모스 트랜지스터들(902, 903)이 턴온되어, 비교부(901)로 전원 전압(VDD) 및 접지 전압(VSS)이 공급되어 비교부(901)가 인에이블된다. 비교부(901)의 출력에 따라 제어부(820)의 동작이 달라진다.
먼저, 비교부의 출력이 하이레벨이면, 즉 기준 전압(Vref) 레벨이 제어 전압(Vctn) 레벨 보다 높은 경우, 제2 피모스 트랜지스터(904)가 턴오프된다. 이 때, 로우레벨의 반전된 제3 프리차아지 신호(/P3)에 응답하여 제2 엔모스 트랜지스터(905)는 턴오프되기 때문에, 노드 N904는 리셋된 로우레벨을 유지한다. 플립플롭(906)은 지연된 제3 프리차아지 신호(D_P3)에 응답하여 노드 N904의 로우레벨을 래치한다. 로우레벨의 플립플롭(906) 출력과 로우레벨의 반전된 제3 프리차아지 신호(/P3)를 입력하는 노아 게이트(907) 출력은 하이레벨이 된다. 이에 따라 커패시터(908)를 통해 프리차아지 제어 신호(PP3)는 하이레벨로 발생된다. 하이레벨의 프리차아지 제어 신호(PP3)는 프리차아지 트랜지스터(830)를 턴온시킨다. 이것은 전원 전압(VDD) 레벨이 노드 N330의 전압 레벨 보다 높을 때 턴온된 프리차아지 트랜지스터(830)를 통해 전원 전압(VDD)으로부터 노드 N330으로의 경로를 형성시켜 노드 N330을 전원 전압(VDD) 레벨로 프리차아지시키기 위함이다. 이 동작은 도 10의 A 부분에 해당한다.
다음으로, 비교부의 출력이 로우레벨이면, 즉 기준 전압(Vref) 레벨이 제어 전압(Vctn) 레벨 보다 낮은 경우, 제2 피모스 트랜지스터(904)가 턴온되어 노드 N904는 하이레벨이 된다. 플립플롭(906)은 지연된 제3 프리차아지 신호(D_P3)에 응답하여 노드 N904의 하이레벨을 래치한다. 하이레벨의 플립플롭(906) 출력을 입력하는 노아 게이트(907) 출력은 로우레벨이 된다. 이에 따라 프리차아지 제어 신호(PP3)는 로우레벨로 발생된다. 로우레벨의 프리차아지 제어 신호(PP3)는 프리차아지 트랜지스터(830, 도 8)를 턴오프시킨다. 이것은 전원 전압(VDD) 레벨인 기준 전압(Vref)이 노드 N330의 전압 레벨인 제어 전압(Vctn) 보다 낮을 때 노드 N330으로부터 전원 전압(VDD)으로의 경로 형성이 턴오프된 프리차아지 트랜지스터(830)를 통해 차단된다는 것을 의미한다. 그리하여, 노드 N330는 디스차아지되지 않고 그 전압 레벨을 유지한다. 이 동작은 도 10의 B 부분에 해당된다.
도 11은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로(1100)는 도 5의승압 전압 발생 회로(500)와 비교하여 차아지 보상부(1110)를 더 포함한다. 차아지 보상부(1110)는 승압 전압(VPP) 레벨과 전원 전압(VCC) 레벨의 차와 노드 N330의 전압 레벨을 비교하여 노드 N330으로의 차아지 공급을 결정한다. 차아지 보상부(1110)는 구체적으로 도 12에 도시되어 있다.
도 12를 참조하면, 차아지 보상부(1110)는 동일한 저항 값(R)을 갖는 제1 내지 제4 저항들(R1, R2, R3, R4), 제1 비교기(1112), 제2 비교기(1114), 그리고 엔모스 트랜지스터(1116)를 포함한다. 제1 비교기(1112)의 (+) 입력 단자에 VPP/2 전압 레벨이 잡히고 (-) 입력 단자로도 VPP/2 전압 레벨이 잡힌다. 이에 따라, 제1 비교기(112)의 출력 노드(N1112)는 키르히호프 전류 법칙(KCL)에 따라 VPP-VCC 레벨로 잡힌다. 제2 비교기(1114)는 (+) 입력 단자의 VPP-VCC 전압 레벨과 (-) 입력 단자의 노드 N330의 전압 레벨을 비교하여 그 출력으로 엔모스 트랜지스터(1116)를 선택적으로 구동시킨다.
즉, 노드 N330의 전압 레벨이 VPP-VCC 전압 레벨 보다 낮을 경우 제2 비교기(1114) 출력은 로직 하이레벨로 출력된다. 로직 하이레벨의 제2 비교기(1114) 출력에 응답하여 엔모스 트랜지스터(1116)가 턴온되어 노드 N330으로 승압 전압(VPP) 레벨의 차아지가 공급된다. 이에 반하여, 노드 N330의 전압 레벨이 VPP-VCC 전압 레벨 보다 높을 경우 제2 비교기(1114) 출력은 로직 로우레벨로 출력되어 엔모스 트랜지스터(1116)를 턴오프시켜서 노드 N330으로의 차아지 공급이 차단된다.
차아지 보상부(1110)의 동작은 노드 N330을 항상 VPP-VCC 레벨로 유지시키게 된다. 이는 프리차아지 구간 동안 노드 N330의 전압 레벨을 일정 레벨로 유지시켜 제1 내지 제3 펌핑 회로(310, 320, 330)에 의한 펌핑 동작에 따른 펌핑 효율을 일정하게 유지시키기 위함이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 승압 전압 발생 회로에 의하면, 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가되고, 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.
또한, 본 발명의 승압 전압 발생 회로에 의하면, 프리차아지 구간 동안 차아지 펌핑된 노드의 전압 레벨을 일정하게 유지시키기 때문에, 이 후의 펌핑 구간에서의 펌핑 동작시 펌핑 효율이 일정하게 유지된다.
도 1은 종래의 승압 전압 발생 회로를 설명하는 도면이다.
도 2는 도 1의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 3은 본 발명에 따른 승압 전압 발생 회로를 개념적으로 설명하는 도면이다.
도 4는 도 3의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 5는 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.
도 6A 및 도 6B는 도 5의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.
도 7은 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.
도 9는 도 8의 제어부를 구체적으로 도시한 도면이다.
도 10은 도 9의 제어부 동작에 따른 프리차아지 동작을 설명하는 도면이다.
도 11은 본 발명의 제4 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.
도 12는 도 11의 차아지 보상부를 구체적으로 도시한 도면이다.

Claims (42)

  1. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;
    상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;
    상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;
    제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;
    상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부;
    제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및
    제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  2. 제1항에 있어서, 상기 제1 펌프단은
    상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;
    상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및
    상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  3. 제1항에 있어서, 상기 제2 펌프단은
    상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;
    상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;
    상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;
    상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및
    상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  4. 제1항에 있어서, 상기 제3 펌프단은
    상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;
    상기 제3 프리차아지 신호를 부스팅하는 제6 커패시터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및
    상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  5. 제1항에 있어서, 상기 제1 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  6. 제1항에 있어서, 상기 제2 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  7. 제1항에 있어서, 상기 제3 스위치부는
    상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;
    상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  8. 제1항에 있어서, 상기 제4 스위치부는
    상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;
    상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;
    상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  9. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;
    상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;
    상기 전원 전압과 제4 부스트 노드 사이에 상기 제4 부스트 노드의 플로팅을 방지하는 키퍼가 연결되고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;
    제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;
    상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부;
    제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및
    제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  10. 제9항에 있어서, 상기 키퍼는
    큰 저항으로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.
  11. 제9항에 있어서, 상기 키퍼는
    너비(width) 대비 길이(length)가 큰 트랜지스터로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.
  12. 제9항에 있어서, 상기 제1 펌프단은
    상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;
    상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및
    상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  13. 제9항에 있어서, 상기 제2 펌프단은
    상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;
    상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;
    상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;
    상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및
    상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  14. 제9항에 있어서, 상기 제3 펌프단은
    상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;
    상기 제3 프리차아지 신호를 부스팅하는 제6 커패시터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및
    상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  15. 제9항에 있어서, 상기 제1 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  16. 제9항에 있어서, 상기 제2 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  17. 제9항에 있어서, 상기 제3 스위치부는
    상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;
    상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  18. 제9항에 있어서, 상기 제4 스위치부는
    상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;
    상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;
    상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  19. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;
    상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;
    프리차아지 제어 신호에 응답하여 상기 제4 부스트 노드를 선택적으로 프리차아지시키고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;
    제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;
    상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부;
    제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및
    제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  20. 제19항에 있어서, 상기 프리차아지 제어 신호는
    상기 전원 전압 레벨과 상기 제4 부스트 노드 레벨을 비교하는 제어부에 의해 발생되고,
    제어부는
    상기 제3 프리차아지 신호에 응답하여 제1 연결점을 접지 전압 레벨로 리셋시키는 제1 엔모스 트랜지스터;
    상기 제3 프리차아지 신호를 입력하여 소정 시간 지연시키는 지연부;
    상기 제3 프리차아지 신호에 응답하여 상기 전원 전압 레벨과 상기 제4 부스트 노드 레벨을 비교하는 비교부;
    상기 전원 전압과 상기 제1 연결점 사이에 연결되고 상기 비교부 출력에 게이팅되는 피모스 트랜지스터;
    상기 지연된 제3 프리차아지 신호에 응답하여 상기 제1 연결점의 레벨을 래치하는 플립플롭;
    상기 플립플롭 출력 및 상기 제3 프리차아지 신호를 입력하는 노아 게이트;
    상기 노아 게이트 출력을 부스팅하는 커패시터; 및
    상기 전원 전압과 상기 제4 부스트 노드 사이에 연결되고 상기 커패시터 출력에 게이팅되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  21. 제19항에 있어서, 상기 제1 펌프단은
    상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;
    상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및
    상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  22. 제19항에 있어서, 상기 제2 펌프단은
    상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;
    상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;
    상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;
    상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및
    상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  23. 제19항에 있어서, 상기 제3 펌프단은
    상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;
    상기 제3 프리차아지 신호를 부스팅하는 제6 커패시터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및
    상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  24. 제19항에 있어서, 상기 제1 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  25. 제19항에 있어서, 상기 제2 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  26. 제19항에 있어서, 상기 제3 스위치부는
    상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;
    상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  27. 제19항에 있어서, 상기 제4 스위치부는
    상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;
    상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;
    상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  28. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;
    상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;
    상기 전원 전압 레벨과 승압 전압 레벨을 비교하는 차아지 펌프부에 의해 상기 제4 부스트 노드를 소정의 전압 레벨로 프리차아지시키고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;
    제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;
    상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부;
    제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및
    제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 상기 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  29. 제28항에 있어서, 상기 차아지 보상부는
    상기 전원 전압에 한쪽 단이 연결되는 제1 저항;
    상기 승압 전압에 한쪽 단이 연결되는 제2 저항;
    상기 제2 저항의 한쪽 단과 접지 전압 사이에 연결되는 제3 저항;
    상기 제1 저항의 다른쪽 단과 상기 제2 저항의 다른쪽 단을 입력하는 제1 비교기;
    상기 제1 저항의 다른쪽 단과 상기 제1 비교기의 출력 사이에 연결되는 제4 저항;
    상기 제1 비교기 출력과 상기 제4 부스트 노드를 입력하는 제2 비교기; 및
    상기 승압 전압에 그 소스가 연결되고 상기 제4 부스트 노드에 그 드레인이 연결되고 상기 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  30. 제28항에 있어서, 상기 제1 펌프단은
    상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;
    상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;
    상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및
    상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  31. 제28항에 있어서, 상기 제2 펌프단은
    상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;
    상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;
    상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;
    상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;
    상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및
    상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  32. 제28항에 있어서, 상기 제3 펌프단은
    상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;
    상기 제3 프리차아지 신호를 부스팅하는 제6 커패시터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;
    상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및
    상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  33. 제28항에 있어서, 상기 제1 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  34. 제28항에 있어서, 상기 제2 스위치부는
    상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;
    상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;
    상기 전원 전압과 상기 제3 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;
    상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  35. 제28항에 있어서, 상기 제3 스위치부는
    상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;
    상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;
    상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  36. 제28항에 있어서, 상기 제4 스위치부는
    상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;
    상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;
    상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;
    상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  37. 프리차아징과 부스팅 동작의 연속으로 승압 전압을 발생하는 승압 전압 발생 회로에 있어서,
    최종 부스팅 동작으로 부스트된 부스트 노드를 상기 승압 전압으로 전달하는 스위치; 및
    상기 프리차아징시 상기 부스트된 부스트 노드로부터 전원 전압으로의 경로 형성을 방지하는 키퍼를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  38. 제37항에 있어서, 상기 키퍼는
    상기 전원 전압과 상기 부스트 노드 사이에 연결되는 큰 저항으로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.
  39. 제37항에 있어서, 상기 키퍼는
    상기 전원 전압과 상기 부스트 노드 사이에 연결되는 너비(width) 대비 길이(length)가 큰 트랜지스터로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.
  40. 프리차아징과 부스팅 동작의 연속으로 승압 전압을 발생하는 승압 전압 발생 회로에 있어서,
    최종 부스팅 동작으로 부스트된 부스트 노드를 상기 승압 전압으로 전달하는 스위치; 및
    상기 프리차아징시 상기 부스트 노드의 전압 레벨을 소정의 레벨로 일정하게 유지시키는 차아지 보상부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
  41. 제40항에 있어서, 상기 차아지 보상부는
    상기 부스트 노드의 전압 레벨이 상기 승압 전압 레벨과 전원 전압 레벨의 차이 만큼 유지시키는 것을 특징으로 하는 승압 전압 발생 회로.
  42. 제40항에 있어서, 상기 차아지 보상부는
    전원 전압에 한쪽 단이 연결되는 제1 저항;
    상기 승압 전압에 한쪽 단이 연결되는 제2 저항;
    상기 제2 저항의 한쪽 단과 접지 전압 사이에 연결되는 제3 저항;
    상기 제1 저항의 다른쪽 단과 상기 제2 저항의 다른쪽 단을 입력하는 제1 비교기;
    상기 제1 저항의 다른쪽 단과 상기 제1 비교기의 출력 사이에 연결되는 제4 저항;
    상기 제1 비교기 출력과 상기 제4 부스트 노드를 입력하는 제2 비교기; 및
    상기 승압 전압에 그 소스가 연결되고 상기 제4 부스트 노드에 그 드레인이 연결되고 상기 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.
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Publication number Priority date Publication date Assignee Title
KR100695285B1 (ko) * 2005-10-06 2007-03-16 주식회사 하이닉스반도체 비트라인 이퀄라이즈 신호 구동 회로 및 방법
KR20240018861A (ko) 2022-08-03 2024-02-14 울산과학기술원 하이브리드제어 고전압 생성기 및 자극 발생 장치
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