KR20050093782A - 상변화 물질을 포함하는 전기 장치 및 그 제조 방법 - Google Patents

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KR20050093782A
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마티즌 에이치 알 랭크호스트
프란시스쿠스 피 비데르쇼벤
로베르투스 에이 엠 월터스
빌헬무스 에스 엠 엠 케텔라스
에르빈 알 메인데르스
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

전기 장치(100)는 첫 번째 상과 두 번째 상 사이에서 가변적인 상변화 물질을 가지는 저항(107)이 있는 본체(102)를 포함하되, 저항(107)은 상변화 물질이 첫 번째 상에 놓일 때 제 1 전기 저항값을 포함하며 상변화 물질이 두 번째 상에 놓일 때 제 1 전기 저항값과 상이한 제 2 전기 저항값을 포함하고, 상변화 물질은 제 1 접촉 영역과 제 2 접촉 영역 사이에 전도 경로를 구성하고 전도 경로의 단면은 제 1 접촉 영역과 제 2 접촉 영역보다 작다. 본체(102)는 전기 전류를 전달하여 첫 번째 상에서 두 번째 상으로의 전이를 가능하게 하는 발열체(106)를 포함한다. 발열체(106)는 저항(107)에 병렬로 배열된다.

Description

상변화 물질을 포함하는 전기 장치 및 그 제조 방법{ELECTRIC DEVICE WITH PHASE CHANGE MATERIAL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 첫 번째 상(phase)과 두 번째 상 사이에서 가변적인 상변화 물질(PCM; phase change material)로 구성되는 저항을 가진 본체를 포함하는 전기 장치에 관한 것으로, 상기 저항은 상변화 물질이 첫 번째 상의 상태일 때 제 1 전기 저항값을 갖고 상변화 물질이 두 번째 상의 상태일 때 제 1 전기 저항값과 상이한 제 2 전기 저항값을 갖는다.
본 발명은 또한 이 전기 장치를 제조하는 방법에 관한 것이다.
US 5,933,365는 첫 번째는 예컨대 결정상(crystalline phase)의 상태로, 두 번째는 예컨대 비결정상(amorphous phase)의 상태로 존재할 수 있는 상변화 물질로 구성된 저항을 포함하는 전기 장치의 실시예를 개시한다. 첫 번째 상의 상변화 물질을 포함하는 저항과 두 번째 상의 상변화 물질을 포함하는 저항은 상이한 전기 저항값을 가진다. 첫 번째 상 및/또는 두 번째 상은 일부 비결정 상태이거나 일부 결정 상태일 수 있다. 나머지 부분의 "결정" 및 "비결정"이란 용어는 각각 결정상 또는 주로 결정상, 또한 비결정상 또는 주로 비결정상을 지칭하는데 사용된다.
전기 저항값을 측정할 수 있도록 저항은 제 1 전도체와 제 2 전도체에 전기적으로 접속된다. 저항, 제 1 전도체 및 제 2 전도체는 전류를 전달할 수 있으므로 가열을 통해 첫 번째 상과 두 번째 상 사이에서 상변화 물질의 전이가 가능하다. 결정상이나 주로 결정상과 같이 상대적으로 우수한 전도율(conductivity)을 포함하는 상에서 비결정상 또는 주로 비결정상과 같이 상대적으로 열등한 전도율을 포함하는 상으로 전이하기 위하여, 충분히 강한 전류에 의한 가열로 상변화 물질을 융해시킨다고 알려져 있다. 전류의 스위치를 끄면 가열은 중단된다. 이후 상변화 물질은 냉각되고 비결정 정렬이 더 많이 나타난다.
상대적으로 낮은 전기 전도율을 가지는 상에서 상대적으로 높은 전기 전도율을 가지는 상으로 전이를 유도할 때, 가열은 초기에 열등한 전도율에 의해 방해를 받아 상변화 물질을 통해 전달되는 전류를 제한한다. 충분히 높은 전압, 즉 소위 임계전압(threshold voltage)보다 높은 전압을 저항에 인가함으로써 상변화 물질에서 국소적으로 전기적 파괴현상(electrical breakdown)이 유도되어 국소적으로 높은 밀도의 전류를 일으킬 수 있다고 알려져 있다. 이후 대응하는 가열은 상변화 물질의 온도를 결정 온도 이상으로 충분히 증가시킨다. 따라서 비결정상에서 결정상으로 상의 전이가 가능하게 된다.
공지된 전기 장치는 전기적으로 기록하고 삭제할 수 있는 메모리 셀로 전기 저항값 상태로 암호화된 정보를 저장한다. 메모리 셀은 저항값이 상대적으로 낮을 때 예컨대 "0"으로, 저항값이 상대적으로 높을 때 "1"로 할당된다. 저항값은 저항에 전압을 공급하여 대응하는 전류를 측정함으로써 용이하게 측정할 수 있다. 상술한 바와 같이 첫 번째 상에서 두 번째 상으로 전이를 유도함으로써 메모리 소자는 기록되고 삭제된다.
공지된 전기 장치는 첫 번째 상과 두 번째 상 사이에서 반복적으로 스위칭될 때 품질이 저하되는, 즉 수명(lifespan) 또는 내구성이라 지칭되는 전기 장치의 존속기간(lifetime)이 제한되는 단점이 있다.
도 1은 제 1 제조 단계의 전기 장치의 일 실시예의 평면도,
도 2는 Ⅱ-Ⅱ 선을 따르는 도 1의 사전 제조된 전기 장치의 단면도,
도 3은 제 2 제조 단계에서의 사전 제조된 전기 장치의 평면도,
도 4는 Ⅳ-Ⅳ 선을 따르는 도 3의 사전 제조된 전기 장치의 단면도,
도 5는 제 3 제조 단계에서의 사전 제조된 전기 장치의 평면도,
도 6은 도 5의 Ⅵ-Ⅵ 선을 따르는 제 4 단계에서의 사전 제조된 전기 장치의 단면도,
도 7 및 도 8은 각각 제 5 또한 제 6 제조 단계에서의 사전 제조된 전기 장치의 나머지 실시예의 평면도 및
도 9는 Sb/Te 비의 함수로서 결정속도(crystallization speed)를 나타내는 도면이다.
도면들은 본래의 크기대로 도시되지 않는다.
본 발명의 목적은 서두에 설명한 바와 같이 상대적으로 우수한 내구성을 가지는 전기 장치를 제공하는데 있다.
본 발명은 독립 청구범위로 정의된다. 종속 청구범위는 바람직한 실시예를 정의한다.
본 발명의 목적은 상변화 물질이 제 1 접촉 영역 및 제 2 접촉 영역보다 작은 단면(cross-section)의 전도경로를 제 1 접촉 영역 및 제 2 접촉 영역 사이에 포함하는 것을 특징으로 한다. 본 명세서에서 "접촉 영역(contact area)"이란 상변화 물질이 제 1 전도체 또는 제 2 전도체와 같은 전기 전도체에 전기 접속되는 영역으로, 상변화 물질과 다른 물질로 구성된다. 상변화 물질은 공지의 장치에서 개구부(aperture)에 위치한다. 접촉 영역 및 전도 경로의 단면은 모두 개구부의 단면과 균등하다. 즉, 접촉 영역은 전도 경로의 단면과 균등하다. 공지의 장치의 상변화는 접촉 영역을 포함하는 한 부피의 상변화 물질에서 발생한다. 반복적인 상변화와 이에 대응하는 높은 밀도의 전류는 인터페이스에서, 즉 접촉 영역에서 상변화 물질을 열화시키는데 특히 상변화 물질이 Te와 같이 비교적 반응성인 원자(reactive atoms)를 포함할 때 전기 장치의 품질이 떨어지게 된다. 본 발명에 따르는 전기 장치에 있어서 전도 경로의 최소 단면은 상변화 물질 내부에 적절히 존재하며 공지의 전기 장치에서와 같이 접촉 영역과 동일하지 않다. 이후 전류 밀도가 상변화 물질 내부에서 최고가 되므로 주울열(Joule heating)은 상변화 물질 내에서 더욱 효과가 있다. 이로 인해 인터페이스 즉, 제 1 접촉 영역 및/또는 제 2 접촉 영역의 상변화 물질과 나머지 물질들 간에 상호 작용이 감소되어 내구성이 향상된다.
일 실시예에서 상술한 단면을 가지는 전도 경로의 일부는 상변화 물질의 부피를 포함한다. 이 부피는 상변화 물질이 첫 번째 상이거나 두 번째 상인 여부에 관계없이 제 1 접촉 영역 및/또는 제 2 접촉 영역의 전기 접촉 저항값보다 큰 전기 저항값을 포함한다. 이 전기 장치에서 제 1 접촉 영역의 주울열 및/또는 제 2 접촉 영역의 주울열은 각기 전류 밀도가 높은 상변화 물질 부피 내부의 주울열보다 작다. 이로 인해 제 1 접촉 영역 및/또는 제 2 접촉 영역의 상변화 물질과 나머지 물질들 간에 상호작용이 더 감소되어 내구성이 향상된다. 주로 상변화가 발생하는 장소에서 전력이 소모되는 즉, 열로 바뀌는 것은 추가적인 이점이다. 상변화가 발생하지 않는 위치에서의 소모를 줄임으로써 상전이를 유도하는데 필요한 전체 전력이 감소된다.
상변화 물질이 첫 번째 상이거나 두 번째 상인 여부에 관계없이 상변화 물질 부피의 전기 저항값은 제 1 접촉 영역과 제 2 접촉 영역 사이의 전기 접촉 저항값보다 큰 것이 바람직하다. 이 경우 상변화가 부피 형태로 발생하므로 상변화 물질 내부에 확실히 존재하게 된다.
제 1 접촉 영역과 제 2 접촉 영역에서의 소모가 비교적 적기 때문에 제 1 접촉 영역과 제 2 접촉 영역의 접촉 저항은 10-7 V ㎠/A보다 작은 것이 바람직하다.
일 실시예에서 전기 장치는 주울열에 의한 상전이를 촉진하기 위하여 전류를 전달할 수 있는 발열체(heating element)를 더 포함한다. 발열체에 의한 가열은 상전이 유도 시에 전기 에너지를 더욱 효과적으로 사용할 수 있게 한다. 발열체는 저항과 병렬로 배열되는 경우 바람직하다. 저항과 병렬로 놓인 발열체를 가지는 전기 장치는 본 명세서와 같은 날에 제출된 유럽 특허 출원 "상변화 물질 및 병렬 발열체를 포함하는 전기 장치(Electric device with phase change material and parallel heater)"의 동일 출원인에 의해 기술된다. 이는 본 명세서에서 그대로 참조로서 인용된다. 이 경우 스위칭 동작이 임계전압보다 큰 전압에 의해 유도되는 전기적 파괴현상을 더 이상 요구하지 않기 때문에 전기 장치의 내구성은 더욱 향상된다. 본 실시예에 따른 전기 장치의 발열체가 저항과 병렬로 놓이기 때문에 발열체에 의한 주울열은 상변화 물질이 비결정상인 때에도 효과가 있다. 상변화 물질이 비결정상의 상태일 때, 저항에 인가되는 전압은 발열체를 통해 흐르는 전류를 적어도 부분적으로 일으킨다. 따라서 전기적 파괴현상을 요구하지 않으면서 상변화 물질의 효과적인 가열을 유도할 수 있다. 이 가열은 상변화를 촉진시키므로 전기 장치의 내구성이 향상된다.
일 실시예에서 발열체는 제 1 전기 저항값 및 제 2 전기 저항값보다 작은 발열체 전기 저항값 RH를 포함하되, 특히 비결정상의 상변화 물질을 가지는 저항인 RR,A의 저항값보다 작다. 그 결과 상변화 물질이 비결정상일 때 전류는 주로 발열체를 통하여 흐른다. 발열체의 전기 저항값 RH은 전기 저항값 RR,A보다 작은 10 이상의 팩터인 경우가 바람직하다. 상전이 유도가 전기 장치를 통과하는 전류에 의해 제어될 때, 전기 저항값 RR,A에 대한 발열체의 전기 저항값 RH가 작을수록 발열체를 통해 흐르는 전류가 높아지고 대응하는 주울열이 높아진다. 상전이 유도가 저항에 걸리는 전압에 의해 제어되는 경우, 병렬의 발열체는 낮은 전압을 사용할 수 있다는 장점이 있다. 전기 저항값 RR,A에 대해 발열체의 전기 저항값 RH가 작을수록 발열체와 저항에 요구되는 전압은 작아진다. 이후 상변화를 유도하는데 필요한 주울열은 낮은 전압에서 발열체를 통과하는 높은 전류에 의해 얻어진다. 이는 전기 장치가 상대적으로 낮은 전압의 진보된 집적회로 과정(advanced-IC process)으로 구성되는 경우 특히 이점이 있다. 동시에 상변화 물질을 통과하는 전류가 감소되므로 상변화 물질에서의 전자 이동(electro-migration)이 감소되어 내구성이 향상된다.
상술된 단락의 실시예에서, 상변화 물질에서 전기적 파괴현상 없이 상전이가 유도된다. 전기적 파괴현상에 의해 상변화 물질을 반복적으로 스위칭함으로써 전기 장치의 품질이 저하되고 Te와 같은 비교적 반응성인 원자로 구성되는 상변화 물질에서 특히 저하된다. 따라서 본 발명의 실시예에 따른 전기 장치는 전기적 파괴현상을 피해감으로 내구성이 향상된다.
전기적 파괴현상에 의한 스위칭과 연관된 또 다른 단점은 전기적 파괴현상이 통계적 과정(statistical process)이라는 것이다. 따라서 파괴 전압 또한 통계적 파라미터(parameter)이므로 온도와 마지막 스위칭 이후 경과된 시간에 좌우될 수 있다. 신뢰성 높은 스위칭을 보장하기 위해, 평균 임계전압보다 높은 전압이 공지의 전기 장치에 인가되어야 한다. 그러나 CMOS 장치에 이용 가능한 전압은 CMOS 장치 면적이 감소하면서 함께 감소한다. 그러므로 미래의 전기 장치는 상대적으로 낮은 전압에서 신뢰성 높게 작동되어야 한다. 본 발명의 실시예의 전기 장치는 전기적 파괴현상이 필요치 않고 임계전압 미만의 전압이 상전이를 충분히 유도한다.
발열체의 전기저항값 RH의 하한은 제 1 전기 저항값 및 제 2 전기 저항값의 최소값의 0.3배보다 큰, 즉 결정상의 상변화 물질을 가지는 저항 RR,C의 전기 저항값의 0.3배보다 큰 것이 바람직하다. 이 조건을 충족하는 전기 장치는 저항값 변화를 신뢰성 높게 측정할 수 있는 장점이 있다.
저항과 발열체가 병렬 접속될 때, 이 두 요소의 전체 전기 저항값 RT는 RT=RR*RH/(RR+RH)로 주어진다. 저항의 전기 저항값 RR은 상변화 물질의 상에 좌우되지만 발열체의 전기 저항값 RH는 상변화 물질의 상에 좌우되지 않는다. 발열체의 전기 저항값 RH가 전기 저항값 RR,A에 비해 훨씬 작은 경우, 비결정상의 상변화 물질을 포함하는 전체 전기 저항값 RT,A는 RH와 거의 동일하다.
스켈링 팩터(scaling factor) k가 RH=k*RR,C로 정의되는 경우, 결정상의 상변화 물질을 포함하는 전체 전기 저항값 RT,C는 RT,C=RR,C*k/(k+1)이다. 전체 전기 저항값의 변화는 이다. 이 근사치 내에서 전체 저항값의 상대적인 변화는 △RT/RT,C=k이다. 전체 저항값이 상대적으로 작게 변화할수록 신뢰성 있는 측정이 어려워진다. 전체 저항값이 상대적으로 작게 변화할 때 대체로 더 정교한 검출(detection) 회로 및/또는 더 긴 측정 시간이 필요하다. 발명자들은 0.3, 즉 30% 이상의 상대적인 변화는 비교적 쉽게 단시간에 측정할 수 있음을 입증하였다.
전체 저항값의 변화 △RT를 상대적으로 확실히 검출하고 동시에 발열체에 의한 주울열이 비교적 유효하기 때문에 스캘링 팩터 k는 1과 4 사이, 즉 1≤k≤4에 있어야 하는 것이 바람직하다.
이후 발열체에 의한 주울열이 특히 효과가 있기 때문에 발열체와 저항이 직렬 접속인 경우 이점이 있다. 같은 이유로 발열체가 제 1 접촉 영역 및 제 2 접촉 영역보다 작은 단면을 가지는 상변화 물질의 부피와 직렬접속인 경우 이점이 있다.
일 실시예에서 발열체는 X100-(t+s)SisYt 조성의 발열체 물질로 이루어진다. 여기서 t와 s는 t<0.7 또한 s+t>0.3을 만족하는 원자 백분율을 의미하고 X는 Ti 및 Ta에서 선택된 하나 이상의 원소를 포함하고 Y는 C 및 N에서 선택된 하나 이상의 원소를 포함한다. 바람직하게, Ta가 Ti보다 상변화 물질에 덜 반응하기 때문에 X는 실질적으로 Ti로부터 자유롭다. s는 0.7보다 작거나 같은 것이 바람직하다. 그렇지 않은 경우 병렬 히터의 전도율은 상대적으로 낮기 때문에 상대적으로 큰 병렬 가열기를 필요로 한다. 상변화 물질이 Ge를 포함할 때 s가 0.7보다 작거나 같다면 Ge와 Si의 혼합은 감소된다. Y가 N을 포함하는 경우 발열체는 질소 원자가 있으므로 대개 안정화된 다결정(polycrystalline) 구조를 가지기 때문에 더 이점이 있다. 즉 다결정 구조는 상변화 물질 가열 시 비교적 적게 변화된다.
일 실시예에서 저항은 메모리 소자를 포함한다. 또한 본체는 메모리 셀 배열을 포함하고 각 메모리 셀은 개개의 메모리 소자와 개개의 선택장치 및 격자의 선택선을 포함하며 각 메모리 셀은 각 선택 장치에 접속되는 각 선택선을 통하여 개별적으로 접근가능하다. 선택 장치는 바이폴라 트랜지스터 또는 다이오드, 예컨대 pn 다이오드를 포함할 수 있다. 이러한 전기 장치는 RAM(random access memory) 장치이므로 비활성(non-volatile) 메모리 장치로서 적합하다.
본 실시예의 바람직한 변형에서, 선택 장치는 소스 영역, 드레인 영역, 게이트 영역을 가지는 MOSFET(metal oxide semiconductor field transistor)을 포함한다. 또한 격자의 선택선은 N과 M이 정수인 N개의 제 1 선택선, M개의 제 2 선택선 및 출력선을 포함한다. 각 메모리 소자의 저항은 대응하는 MOSFET의 소스 영역과 드레인 영역에서 선택된 제 1 영역을 출력선에 전기 접속한다. 또한 소스 영역과 드레인 영역에서 선택되고 제 1 영역과 접촉하지 않는 대응하는 MOSFET의 제 2 영역은 N개의 제 1 선택선 중 하나에 전기 접속된다. 게이트 영역은 M개의 제 2 선택선 중 하나에 전기 접속된다. 이러한 메모리 장치의 메모리 소자들은 MOSFET에 의하여 선택되므로 상대적으로 높은 동작 속도와 상대적으로 낮은 동작 전압을 고려한다.
본 발명에 따른 전기 장치의 제조 방법은 사전 제조된 전기 장치의 주표면을 상변화 물질층에 제공하는 단계, 제 1 접촉 영역 및 제 2 접촉 영역 사이의 층에서 전도 경로의 단면을 감소하되 단면은 제 1 접촉 영역 및 제 2 접촉 영역보다 작은 단계를 포함한다. 제조 과정에서 예컨대 층 증착에 의하여 상변화 물질층을 먼저 형성하는 것이 편리하다. 또한 요구되는 작은 단면을 가지는 층을 직접 형성하는 대신 그 형태를 변화시켜 단면을 감소시키는 것이 편리하다. 본 발명에 따르면 상변화 물질층이 제 1 접촉 영역 및/또는 제 2 접촉 영역에 접촉하기 전에 단면을 감소시키는 단계가 수행될 수 있다.
본 방법의 일실시예에서 주표면은 계단형 프로파일을 포함하며 단면을 감소시키는 단계는 이방성 에칭(anisotropic etching) 단계를 포함하여 적어도 계단형 프로파일의 일부에 따라 측벽 스페이서를 형성한다. 단면은 이후 측벽 스페이서의 단면이고 상변화 물질층의 두께와 계단형 프로파일의 높이에 의해 결정된다. 계단형 프로파일은 유전물질층을 증착함으로써 얻어질 수 있고 이어서 예컨대 리소그래피(lithography)에 의해 패턴화된다. 이 경우 계단형 프로파일의 높이는 유전 물질층의 두께와 동일하다. 따라서 상변화 물질층을 얻을 수 있으므로 예컨대 리소그래피에 의해 획득 가능한 최소 면적에 관계없이 이들 두 층의 두께에 의해 전체적으로 결정되는 단면을 포함한다. 단면의 면적은 전형적으로 20nm*20nm 미만이다. 면적은 10nm*10nm 미만이 바람직하다.
본 발명에 따른 전기 장치의 이들 및 다른 측면은 도면을 참조하여 더 설명될 것이다.
도 1 내지 도 8에 나타낸 다양한 제조 단계의 전기 장치(100)는 예컨대 p 도핑된 단일 결정의 실리콘 반도체 웨이퍼로 이루어진 기판(101)을 가지는 본체(102)를 포함한다. 본체(102)의 저항(107)은 예컨대 SiO(silicon oxide)인 유전체(123 및 126)에 내장(embedded)된다. 저항(107)은 첫 번째 상과 두 번째 상 사이에서 가변적인 상변화 물질을 포함한다. 저항(107)은 상변화 물질이 첫 번째 상일 때 제 1 전기 저항값을 포함하고 상변화 물질이 두 번째 상일 때 제 1 전기 저항값과 상이한 제 2 전기 저항값을 포함한다.
일 실시예에서 상변화 물질은 0.05≤c≤0.61을 만족하는 Sb1-cMc의 조성을 포함하되 M은 Ge, In, Ag, Ga, Te, Zn 및 Sn 그룹에서 선택된 하나 이상의 원소이다. 이러한 조성의 상변화 물질을 포함하는 전기 장치는 출원번호 03100583.8, 대리인 일람 번호 PHNL030259, 우선권이 본 명세서에 의해 주장되고 본 명세서에 그대로 참조로서 인용된 미 사전 공개된 유럽 특허 출원서에 기재되어 있다. c는 0.05≤c≤0.5를 만족하는 것이 바람직하다. c는 0.10≤c≤0.5를 만족하는 것이 더 바람직하다. 바람직한 상변화 물질 그룹은 전체적으로 25보다 작은 원자 백분율 농도의 Ge와 Ga와 다른 하나 이상의 원소 M을 포함하고/하거나 전체적으로 30 미만의 원자 백분율의 Ge 및/또는 Ga을 포함한다. 농도가 20 이상의 원자 백분율의 Ge 및 Ga와 전체적으로 5에서 20 사이인 원자 백분율의 In과 Sn에서 선택된 하나 이상의 원소를 가지는 상변화 물질은 상대적으로 높은 결정 속도와 동시에 상대적으로 높은 비결정상의 안정성을 포함한다.
일 실시예에서 상변화 물질은 조성식 SbaTebX100-(a+b)이며 a, b 및 100-(a+b)은 1≤a/b≤8과 4≤100-(a+b)≤22를 만족하는 원자 백분율을 나타내며 X는 Ge, In, Ag, Ga 및 Zn에서 선택된 하나 이상의 원소이다. 상변화 물질은 예컨대 Sb72Te20Ge8일 수 있다.
다른 실시예에서 상변화 물질은 조성식 (TeaGebSb100-(a+b))cTM100-c이다. 여기에서 첨자(subscript)는 원자 백분율을 나타내고 a는 70% 미만, b는 5% 초과 50% 미만, c는 90에서 99.99% 사이다. 또한 TM은 하나 이상의 전이 금속 원소를 나타낸다. 이와 달리, 전이 금속은 생략되고 상변화 물질은 조성식 TeaGebSb100-(a+b)이다. 여기에서 첨자는 원자 백분율이고 a는 70% 미만, b는 5% 초과 50% 미만으로 예를 들어 Ge2Sb2Te5이다. 상변화 물질의 그외 예는 Te81Ge15S2As2과 Te81Ge15S2Sb2이다.
상변화 물질은 Japanese Journal of applied Physics(2001), volume 40(1592-1597쪽)의 H.J.Borg et al의 "Phase-change media for high-numerical-aperture and blue-wavelength recording"의 기사에서 설명된 바와 같이 스퍼터링(sputtering)에 의하여 증착될 수 있다.
저항(107)은 메모리 소자(170)를 포함하고 본체(102)는 메모리 셀 배열을 포함하며 각 메모리 셀은 개개의 메모리 소자(170)와 개개의 선택 장치(171)를 포함한다. 도 1 내지 도 8에 나타낸 실시예에서 전기 장치(100)는 3x3 배열을 가지되 본 발명은 이 크기의 배열 또는 이러한 형태의 배열에 한정되지 않는다. 본체(102)는 격자의 선택선(120, 121)을 더 포함하여 각 메모리 셀은 각 선택 장치(171)에 접속되는 각각의 선택선(120, 121)을 통하여 개별적으로 접근 가능하다.
도 1 내지 도 8에 나타낸 실시예에서 선택 장치(171)는 MOSFET(metal oxide semiconductor field transistor)과 특히 NMOS 트랜지터를 포함한다. MOSFET은 n 도핑된 소스 영역(172), n 도핑된 드레인 영역(173)과 게이트 영역(174)을 포함한다. 소스 영역(172)과 드레인 영역(173)은 가볍게 도핑된 n-부분과 좀더 무겁게 도핑된 n+부분과 같은 한 부분 이상의 n 도핑된 물질을 포함한다. n 도핑된 소스 영역(172)과 n 도핑된 드레인 영역(173)은 채널 영역에 의해 분리된다. 게이트 영역(174)은 채널 영역 위에 형성되어 채널 영역을 통하여 소스 영역(172)에서 드레인 영역(173)으로 흐르는 전류를 제어한다. 게이트 영역(174)은 다결정 실리콘 층을 포함하는 것이 바람직하다. 게이트 영역(174)은 게이트 유전체 층에 의하여 채널 영역으로부터 분리된다.
격자의 선택선(120, 121)은 N이 3인 제 1 선택선(120), M이 3인 제 2 선택선(121)과 출력선을 포함한다. 각 메모리 소자(170)의 저항(107)은 대응하는 MOSFET의 소스 영역(172)과 드레인 영역(173)에서 선택된 제 1 영역을 출력선에 전기 접속한다. 소스 영역(172)과 드레인 영역(173)에서 선택되고 제 1 영역과 접속하지 않는 MOSFET의 제 2 영역은 N개의 제 1 선택선(120) 중 하나에 전기 접속된다. 게이트 영역(174)은 M개의 제 2 선택선(121) 중 하나에 전기 접속된다. 도 2 내지 도 9에 도시된 실시예에 있어서 제 1 영역은 소스 영역(172)이고 제 2 영역은 드레인 영역(173)이다. 다른 실시예(도시되지 않음)에서 제 1 영역은 드레인 영역(173)이고 제 2 영역은 소스 영역(172)이다. 선택선(120, 121)은 선 선택장치 및 행 선택 장치에 각각 접속된다. 이들 후자의 선택장치는 도시되지 않는다.
게이트 영역(174)과 드레인 영역(173)이 텅스텐 실리사이드(tungsten silicide)와 텅스텐 플러그(tungsten plugs)(122) 층에 제공되어 게이트 영역(174)과 드레인 영역(173)을 선택선(120, 121)에 각각 전기 접속한다. 선택선(120, 121)은 예컨대 알루미늄 또는 구리와 같은 전도성 물질로 형성된다. 소스 영역(172)도 텅스텐 실리사이드와 텅스텐 플러그 층에 제공된다.
전기 장치(100)를 제조하는 과정에 있어서 먼저 선택장치(171)의 배열과 격자의 선택선(120, 121)은 예컨대 표준 IC 기술을 이용하여 형성된다. 도 1 내지 도 8의 소스 영역(172)의 실시예에서 각 선택장치(171)의 단자는 예컨대 텅스텐 플러그와 같은 전기 전도체(124)에 제공된다. 선택장치(171), 선택선(120, 121) 및 전기 전도체(124)는 각자 상호 유전체(123)에 의해 절연되어 있고 예컨대 SiO2(silicon dioxide)인 유전체(123)에 내장되므로 도 1과 도 2에 도시한 바와 같이 전기 전도체(124)가 드러나 있다. 노출된 전도체(124)를 포함하는 표면은 CMP(chemical mechanical polishing)에 의하여 연마되어 상대적으로 매끄러운 평면을 가지는 것이 바람직하다.
다음 단계에서 이 표면은 SiNx(silicon nitride) 또는 SiC(silicon carbide)와 같은 유전체층(109)에 제공된다. 유전체층(109)에서 개구(108)는 예컨대 리소그래피를 이용하여 형성되므로 전도체(124)와 전도체(124)에 인접한 유전체(123)의 일부가 도 4에서와 같이 노출된다. 이렇게 얻어진 사전 제조된 전기 장치(100)의 주표면은 계단형 프로파일을 가진다. 다음으로 사전 제조된 전기 장치(100)의 주표면 즉 유전체층(109)과 개구(108)가 도 5에 나타낸 바와 같이 상변화 물질 층(107)에 제공된다. 층(107)의 두께(LT)는 전형적으로 5-50 nm이지만 약 15 nm가 바람직하고 하기에 설명되는 바와 같이 상변화 물질의 최소 단면의 폭을 결정한다. 일 실시예에서 예를 들어 TiN과 같은 전도 물질 층(110)은 상변화 물질 층(107) 위에 증착된다. 층(110)은 전기 전도체(124)와 상변화를 거치는 층(107)의 일부 사이에서 전기 저항값을 감소시키는데 사용된다. 다른 실시예에서(도시하지 않음) 층(110)은 생략된다.
층(107) 위에 또는 층(110)(존재하는 경우) 위에 마스크(111, 112)가 리소그래피(lithography) 또는 전자빔 기록에 의하여 형성된다. 마스크(111)는 각각 층(107)과 층(110)(존재하는 경우)의 일부를 커버하여 각각의 전도체(124)를 커버한다. 마스크(112)는 이후에 전기 전도체(125)가 더 형성될 층(107)과 층(110)(존재하는 경우)의 다른 부분을 커버한다. 마스크(111, 112)는 모든 메모리 소자에 대해 전형적으로 300nm 미만이고 20~200nm인 거리(L)만큼 떨어지는 것이 바람직하다. 리소그래피가 마스크(111, 112)를 형성하는데 사용된다면, 최소거리(L)는 리소그래피에 의해 달성할 수 있는 최소 면적과 거의 균등한 것이 바람직하다. 거리(L)가 짧을수록 첫 번째 상과 두 번째 상 사이의 상전이를 유도하는데 필요한 전력은 작아진다. 거리(L)는 상변화 물질의 길이를 결정하므로, 이하 설명되는 바와 같이 전기 전도체(124)에서의 상변화 물질보다 작은 단면을 포함할 것이다. 감소된 단면을 포함하는 상변화 물질은 상변화 물질의 부피로 지칭된다.
마스크(111, 112)에 의해 커버되지 않는 층(110)(존재하는 경우)의 부분은 등방성 에칭(isotropic etching), 예컨대 HF를 포함하는 용해제에 의해 제거된다. 전기 장치(100)를 제조하는 과정의 본 단계에서 얻어진 결과는 도 4에 도시된다. 등방성 에칭으로 인해 언더에칭(underetch)이 발생하는 것에 유의한다(도 4와 도 5 참조). 다음으로 마스크(111, 112)에 의해 커버되지 않은 층(107)의 일부는 예컨대 Cl을 포함하는 반응성 이온 에칭(reative ion etch)를 사용하여 비등방성으로(anisotropically) 에칭된다. 그 결과 상변화 물질로 이루어진 측벽 스페이서가 마스크(111, 112)에 의해 커버되지 않은 위치에서 개구(108) 내부에 형성된다. 이로 인해 마스크(111)에 의해 커버되는 제 1 접촉 영역과 마스크(112)에 의해 커버되는 제 2 접촉 영역 사이에서 층(107)의 전도 경로의 단면이 감소하게 된다. 단면은 제 1 접촉 영역과 제 2 접촉 영역보다 작다. 층(107)에 의해 형성되는 측벽 스페이서는 각 메모리 소자(170)에 대해 에칭 단계 동안 마스크(111, 112)에 의해 커버된 층(107)과 층(110)(존재하는 경우)의 부분들과 전기적으로 접속된다. 도 6의 단면에 나타낸 바와 같이 층(107)으로 이루어진 측벽 스페이서는 층(107)의 두께(LT)와 실질적으로 균등한 폭(W)을 가진다. 즉, 주표면은 층(109)에 의해 형성되는 계단형 프로파일(step profile)을 포함하고 단면을 감소하는 단계는 이방성 에칭 단계를 포함하여 적어도 계단형 프로파일의 일부에 따라 측벽 스페이서를 형성한다.
마스크(111, 112)를 제거한 후, 도 5의 평면도에 도시한 사전 제조된 전기 장치(100)가 얻어진다. 전기 장치(100)의 모든 메모리 셀은 상변화 물질층(107)을 포함하되, 마스크(111)에 의해 정의된 일부와 마스크(112)에 의해 정의된 일부를 포함한다. 이들 두 부분은 층(107)으로 형성되는 두 개의 측벽 스페이서에 의하여 연결된다.
일 실시예에서 본 방법은 도 5의 사전 제조된 전기 장치(100)를 발열체 물질층(106)으로 커버하여 첫 번째 상에서 두 번째 상으로 전이할 수 있도록 전류를 전달할 수 있는 발열체(106)를 형성하는 단계를 포함한다. 층(106)은 상변화 물질보다 높은 융해점(melting point)을 가지는 발열체 물질로 이루어진다. 발열체 물질의 융해점은 적어도 섭씨 100도가 바람직하고, 상변화 물질보다 높은 최소한 섭씨 250도가 더 바람직하다. 발열체 물질은 상변화 물질에 반응하지 않는 것이 바람직하다. 발열체 물질의 저항력은 0.1~10 cm mV/A의 범위가 바람직하다. 상변화 물질이 첨자가 원자 백분율, a는 70% 미만, b는 5% 초과 50% 미만인인 TeaGebSb100-(a+b) 부문에서 선택될 때 상변화 물질은 1~4 cm mV/A, 예컨대 2 cm mV/A의 저항력을 가진다. 또한 발열체 물질의 저항력은 0.5~20 cm mV/A가 바람직하다. 상변화 물질이 0.05≤c≤0.61이고 M은 Ge, In, Ag, Ga, Te, Zn 및 Sn의 그룹에서 선택되는 하나 이상의 원소인 Sb1-cMc부문에서 선택될 때, 상변화 물질은 약 0.2~0.8 cm mV/A의 저항력을 가지고 발열체 물질의 저항력은 0.1~4 cm mV/A가 바람직하다.
일 실시예에서 발열체 물질은 X100-(t+s)SisYt의 조성이다. 여기서 t와 s는 t<0.7 및 s+t>0.3을 만족하는 원자 백분율을 나타내고 X는 Ti와 Ta에서 선택된 하나 이상의 원소를 포함하며 Y는 C와 N에서 선택된 하나 이상의 원소를 포함한다. Ta가 Ti에 비해 상변화 물질에 적게 반응하기 때문에 바람직하게 X는 실질적으로 Ti로부터 자유롭다. s는 0.7보다 작거나 같은 것이 바람직하다. 그러한 이유는 그렇지 않으면 병렬 가열기의 전도율이 비교적 낮아 비교적 큰 병렬 가열기를 필요로 하기 때문이다. 상변화 물질이 Ge를 포함한다면, s가 0.7보다 작거나 같을 때 Ge와 Si의 혼합은 감소된다. Y가 N을 포함한다면 발열체 물질이 대체로 질소 원자에 의해 안정되는 다결정 구조를 포함하기 때문에 즉 상변화 물질 가열 시 다결정 구조는 상대적으로 적게 변화하기 때문에 더 이점이 있다. 이러한 발열체 물질의 분류는 예를 들어 TaSiN, Ta20Si40N40, TiSiN 또는 Ta20Si40C40이 있다. 다르게는 발열체 물질은 TiN, TaSi2, 0.3<x<0.7을 만족하는 TaNx, TiAlN, TiC, TiWC나 예컨대 p 도핑된 다결정 실리콘으로 구성될 수 있다.
발열체 물질의 층(106)을 제공한 후, 마스크(111, 112)와 유사한 마스크(111', 112')가 형성된다. 다음으로 층(106)은 예컨대 CF4:CHF3으로 이루어진 플라즈마 에칭을 사용하여 비등방성으로 에칭된다. 도 6의 단면에 나타낸 바와 같이 측벽 스페이서는 층(107)의 측벽 스페이서를 형성하는 방식과 유사하게 층(106)으로 형성된다. 층(106)으로 형성된 측벽 스페이서는 층(106)의 두께와 실제 균등한 폭(V)을 포함한다.
다른 실시예에서 층(107) 및 층(106)은 맞교환된다. 즉 층(106)이 제공된 후 층(106)의 상부에 층(107)이 제공된다. 다른 실시예에서 층(106)은 예컨대 SiO2로 이루어질 수 있는 중간층(intermediate layer)에 의해 층(107)으로부터 분리된다. 또한 본 실시예에서 발열체(106)는 저항(107)과 병렬이다. 상술한 실시예와는 대조적으로 본 실시예에서 저항(107)은 발열체(106)와 직접 접속되지 않는다.
다른 실시예에서 층(107)과 층(106)은 마스크(111, 112)를 형성하기 전에 제공된다. 다음으로 층(107)과 층(106)은 모두 비등방성으로 에칭되고 마스크(111', 112')를 형성하는 추가 단계는 필요 없다.
일 실시예에서 전기 장치(100)를 제조하는 방법은 개구(129)를 가지는 마스크(128)가 제공되는 단계를 포함하므로, 각 메모리 셀에 대하여 층(107)으로 형성된 두 개의 측벽 스페이서 중 한 개가 노출되고 다른 한 개는 도 7에 나타낸 바와 같이 마스크(128)에 의해 커버된다. 다음 단계에서 이 마스크는 에칭에 의하여 층(106)과 층(107)의 노출된 부분을 제거하는데 사용된다. 그 결과 모든 메모리 셀에 있어서 이들 두 부분이 층(107)으로 형성되는 하나뿐인 측벽 스페이서에 의해 즉시 접속된다. 다음으로 마스크(128)는 제거된다. 다른 실시예에서 마스크(128)는 생략되고 층(106)과 층(107)은 각기 두 개의 측벽 스페이서를 포함한다.
사전 제조된 전기 장치(100)는 예컨대 SiO2의 유전층(126)에 제공된다. 일실시예에서 도 7에 도시된 사전제조된 전기 장치는 이후 CMP(chemical mechanical polishing; 화학적 기계적 연마)와 같은 물질 제거 처리를 거치고 층(106)과 층(107)의 측벽 스페이서의 높이를 감소시켜 매끄러운 면을 획득하므로 앞으로의 과정에 이점이 있다. 이후 층(109)은 상이한 물질의 두 층, 예컨대 상부에 SiO와 같은 비교적 유연한 물질의 층이 있는 SiNx과 같은 비교적 단단한 물질의 저층으로 구성된다. 물질 제거 처리 도중 비교적 단단한 층은 정지층(stop layer)으로 사용되고 바람직하게는 10~100 nm로 잘 정의된 높이(H)의 층(107)의 측벽 스페이서를 제공한다. 물질 제거 처리 후, 도 7에 나타낸 표면(199)이 얻어진다. 이렇게 얻어진, 즉 하나 또는 두 개의 측벽을 가지는 층(107)은 전기 장치(100)의 저항(170)을 형성한다.
다음으로, 추가 유전층(126')이 제공되고 여기에 도 8에 나타낸 개구(132)가 만들어져 각 메모리 셀에 대해 층(106)(존재하는 경우), 도전층(110)(존재하는 경우) 또는 전단계에서 마스크(112)에 의해 커버된 층(107)의 일부를 노출시킨다. 개구(132)는 저항을 전기적으로 접속하기 위해 전기 전도체를 더 제공한다. 다음 단계에서 더 제공된 전기 전도체는 출력선에 전기 접속된다.
이렇게 얻어진 전기 장치(100)는 저항(170)을 가지는 본체(102)를 포함한다. 저항(170)은 첫 번째 상과 두 번째 상 사이에서 가변적인 상변화 물질층(107)으로 이루어진다. 저항(170)은 상변화 물질이 첫 번째 상으로 있을 때 제 1 저항값을 가지고, 상변화 물질이 두 번째 상으로 있을 때 제 1 저항값과 상이한 제 2 저항값을 가진다. 본체(102)는 층(106)으로 형성되는 발열체를 더 포함한다. 발열체는 전류를 전달하여 첫 번째 상에서 두 번째 상으로의 전이를 가능하게 한다. 발열체는 저항과 병렬로 배열된다.
상변화 물질은 제 1 접촉 영역과 제 2 접촉 영역 사이의 전도 경로를 구성한다. 층(110)이 생략될 때 제 1 접촉 영역은 전기 전도체(124)가 상변화 물질층(107)에 맞닿는 영역이다(도 1 및 도 4 참조). 또한 제 2 접촉 영역은 개구(132)에 더 제공된 전기 전도체가 상변화 물질층(107)과 맞닿는 영역이다(도 8 참조). 상변화 물질층에 의해 이루어진 전도 경로의 단면은 제 1 접촉 영역 및 제 2 접촉 영역보다 작다. 층(110)이 존재할 때, 제 1 접촉 영역과 제 2 접촉 영역은 실제적으로 전류가 층(110)에서 층(107)으로 흐르는 영역이다. 층(110)의 등방성 에칭과 층(107)의 비등방성 에칭으로 인하여 층(110)은 층(107)의 측벽 스페이서와 직접 맞닿아있지 않고 거리를 두고 떨어져 있다(도 4 및 도 5 참조). 이 경우 제 1 접촉 영역과 제 2 접촉 영역은 여전히 측벽 스페이서에 의해 정의되는 부피의 경계에 있지 않고 측벽 스페이서의 단면에 비해 크다.
측벽 스페이서 내부의 전류 밀도가 제 1 접촉 영역과 제 2 접촉 영역보다 높기 때문에 제 1 접촉 영역과 제 2 접촉 영역보다는 측벽 스페이서의 상변화 물질이 상전이를 거친다.
일 실시예에서 층(110)은 생략되고 감소된 단면을 포함하는 상변화 물질의 부피는 길이(L)가 50 nm, 높이(H)가 20 nm와 폭(W)이 15 nm이다. 단면은 H*W이므로 300nm2이다. 전기 전도체(124)에 의해 정의되는 제 1 접촉 영역은 개구(132)에 의해 정의되는 제 2 접촉 영역과 균등하고 100 nm * 100 nm이다. 따라서 제 1 접촉 영역과 제 2 접촉 영역 크기는 각각 300 nm2의 단면보다 큰 10000 nm2이다. 상변화 물질은 Sb72Te20Ge8 이다. 감소된 단면을 포함하는 저항의 부피는 상변화 물질이 결정상일 때 800 Ohm의 저항값을, 상변화 물질이 비결정상일 때 100 kOhm 이상의 저항값을 포함한다. 전기 전도체(124)와 더 제공된 전기 전도체는 텅스텐으로 이루어진다. 제 1 접촉 영역과 제 2 접촉 영역의 접촉 저항값은 각 100 Ohm이다. 따라서 제 1 접촉 영역과 제 2 접촉 영역의 접촉 저항값은 감소된 단면을 포함하는 상변화 물질의 부피 저항값보다 각각 작다.
전기 장치(100)는 상변화 물질이 1 m/s 이상의 결정속도로 빠르게 증가하는 물질인 경우 특히 이점이 있다. 이러한 형태의 상변화 물질은 0.05≤c≤0.61이고 M이 Ge, In, Ag, Ga, Te, Zn, Sn의 그룹에서 선택된 하나 이상의 원소인 조성식 Sb1-cMc을 포함하고 M이 Te를 포함하는 경우 대개 Sb/M 비(도 9 참조)의 선형함수인 결정속도 Vcr을 포함한다. 선택장치(171)의 대역폭에 의하여 부과될 수 있는 주어진 원하는 스위칭 시간(t)에 대하여 길이(L)와 상변화 물질의 조성은 되도록 조정된다. 여기에서 계수 2는 감소된 단면을 가지는 상변화 물질 부피의 두 개의 외곽부분(outer end)으로부터 결정이 시작된다는 사실을 설명한다.
전기 장치(100)와 층(109)을 제조하는 방법의 다른 실시예는 생략한다. 상변화 물질층(107)은 도 1에 도시되는 사전 제조된 전기 장치(100)에 즉시 제공된다. 다음으로 전자에 민감한 레지스트층(resist layer)이 제공된다. 패턴은 레지스트층에 전자빔으로 기록된다. 패턴은 최소한의 상변화 물질의 부피를 정의한다. 일 실시예에서 전자빔은 상술한 실시예에 마스크(111, 112)에 의해 정의되는 패턴을 또한 기록한다. 다른 실시예에서 마스크(111, 112)는 상술된 실시예와 유사한 방식으로 포토리소그래피(photolithography)에 의해 형성된다. 또한 전자빔은 감소된 단면을 가지는 상변화 물질의 부피를 정의하는 패턴을 기록하는데 유일하게 사용된다. 후자의 실시예들은 전자빔이 패턴의 비교적 작은 부분만을 정의하기 위해서 사용되어야 하기 때문에 비교적 처리량이 높다는 이점이 있다. 다음으로 레지스트가 발현되고 또 다른 전기 장치는 상술된 실시예와 유사한 방식으로 더 처리된다.
요약하면 전기 장치(100)는 첫 번째 상과 두 번째 상 사이에서 가변적인 상변화 물질로 구성되는 저항(107)을 가지는 본체(102)를 포함한다. 저항(107)은 상변화 물질이 첫 번째 상에 있을 때 제 1 전기 저항값을 포함하며, 상변화 물질이 두 번째 상에 있을 때 제 1 전기 저항값과 상이한 제 2 전기 저항값을 포함한다. 상변화 물질은 제 1 접촉 영역과 제 2 접촉 영역 사이에 전도 경로를 구성한다. 전도 경로의 단면은 제 1 접촉 영역과 제 2 접촉 영역에 비해 작다. 본체(102)는 전류를 전달하는 발열체(106)를 더 포함하여 첫 번째 상에서 두 번째 상으로의 전이를 가능하게 한다. 발열체(106)는 저항(107)과 병렬로 배열되는 것이 바람직하다.
상술된 실시예는 본 발명을 한정하지 않고 예를 들어 설명하고 당업자라면 매우 다양한 본 발명의 실시예를 첨부한 청구범위의 범주로부터 벗어남 없이 구성할 수 있다는 것을 이해해야 한다. 청구 범위에서 괄호 안의 참조 기호는 청구범위를 한정하지 않는 것으로 이해한다. "포함(comprising)"이란 말은 청구범위에 열거한 것과 다른 요소나 단계가 있음을 포괄한다. 요소 앞의 "a, an"는 다수의 요소를 배제하지는 않는다.

Claims (12)

  1. 첫 번째 상과 두 번째 상 사이에서 가변적인 상변화 물질을 가지는 저항(107)을 구비한 본체(102)를 포함하는 전자 장치(100)에 있어서,
    상기 저항(107)은 상기 상변화 물질이 상기 첫 번째 상에 놓일 때 제 1 전기 저항값을 가지며 상기 상변화 물질이 상기 두 번째 상에 놓일 때 상기 제 1 전기 저항값과 다른 제 2 전기 저항값을 가지며,
    상기 상변화 물질은 제 1 접촉 영역과 제 2 접촉 영역 사이에 전도 경로를 구성하고 상기 전도 경로의 단면은 상기 제 1 접촉 영역과 상기 제 2 접촉 영역보다 작은
    전기 장치(100).
  2. 제 1 항에 있어서,
    상기 단면을 가지는 상기 전도 경로의 일부가 상변화 물질 부피를 구성하며,
    상기 상변화 물질이 상기 첫 번째 상이나 상기 두 번째 상에 놓이는 여부에 관계없이 상기 부피는 상기 제 1 접촉 영역 및/또는 상기 제 2 접촉 영역의 전기접촉 저항에 비해 큰 전기 저항을 갖는
    전기 장치(100).
  3. 제 1 항에 있어서,
    전기 전류를 전달하여 상기 첫 번째 상에서 상기 두 번째 상으로의 전이를 가능하게 하는 발열체(106)를 더 포함하는
    전기 장치(100).
  4. 제 3 항에 있어서,
    상기 발열체(106)는 상기 저항(107)에 병렬로 배열되는
    전기 장치(100).
  5. 제 4 항에 있어서,
    상기 발열체(106)는 상기 제 1 전기 저항값과 상기 제 2 전기 저항값보다 작은 발열체 전기 저항값을 갖는
    전기 장치(100).
  6. 제 5 항에 있어서,
    상기 발열체의 전기 저항값은 상기 제 1 전기 저항값과 상기 제 2 전기 저항값의 최소값의 0.3배보다 큰
    전기 장치(100).
  7. 제 3 항에 있어서,
    상기 발열체(106)는 상기 저항(107)에 직접 접속되는
    전기 장치(100).
  8. 제 1 항에 있어서,
    상기 저항(107)은 메모리 소자(170)를 구성하고,
    상기 본체(102)는 메모리 셀 배열- 각 메모리 셀은 개개의 메모리 소자(170)와 개개의 선택장치(171)를 포함함 -과,
    격자(grid)의 선택선(120, 121)을 포함하되,
    각 메모리 셀은 상기 개개의 선택장치(171)에 접속되는 개개의 선택선(120, 121)을 통해 개별적으로 접근 가능한
    전기 장치(100).
  9. 제 8 항에 있어서,
    상기 선택장치(171)는 소스 영역(172), 드레인 영역(173) 및 게이트 영역(174)을 가지는 MOSFET(metal oxide semiconductor field effect transistor)을 포함하고,
    상기 격자의 선택선(120, 121)은 N개의 제 1 선택선(120), M개의 제 2 선택선(121)과 출력선을 포함하되,
    각 메모리 소자(170)의 상기 저항(107)은 상기 대응하는 MOSFET의 상기 소스 영역(172)과 상기 드레인 영역(173)에서 선택된 제 1 영역을 상기 출력선에 전기 접속하고, 상기 소스 영역(172)과 상기 드레인 영역(173)에서 선택되고 상기 제 1 영역과의 접촉이 자유로운 상기 대응하는 MOSFET의 제 2 영역은 N개의 제 1 선택선(120) 중 하나에 전기 접속하며, 상기 게이트영역(174)은 상기 M개의 제 2 선택선(121) 중 하나에 전기 접속되는
    전기 장치(100).
  10. 청구항 1의 전자 장치(100)의 제조 방법에 있어서,
    사전 제조된 전기 장치(100)의 주표면에 상기 상변화 물질층(107)을 제공하는 단계와,
    제 1 접촉 영역과 제 2 접촉 영역 간의 상기 층(107)의 전도 경로 단면을 감소시키는 단계를 포함하되,
    상기 단면은 상기 제 1 접촉 영역과 상기 제 2 접촉 영역보다 작은
    전기 장치(100) 제조 방법.
  11. 제 10 항에 있어서,
    상기 주표면은 계단형 파로파일(step profile)을 포함하며,
    상기 단면을 감소하는 단계는 비등방성 에칭(anisotropic etching) 단계를 포함하여 적어도 상기 계단형 프로파일의 적어도 일부에 따라 측벽 스페이서(sidewall spacer)를 형성하는 단계를 포함하는
    방법.
  12. 제 10 항에 있어서,
    상기 단면을 가지는 상기 전도 경로 일부가 상변화 물질의 부피를 구성하고,
    상기 단면을 감소하는 단계는
    전자(electrons)에 민감한 레지스트층(resist layer)을 제공하는 단계와,
    전자빔으로 상기 레지스트층에 패턴을 기록하되, 상기 패턴은 적어도 상기 상변화 물질의 부피를 정의하는 단계와,
    상기 레지스트를 발현하는 단계
    의 하위 단계를 포함하는
    방법.
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