JP2023549671A - 統合された不揮発性メモリ電極薄膜抵抗体キャップおよびエッチ・ストップ - Google Patents
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Abstract
不揮発性メモリ・セルは、頂部状態影響電極と頂部ワイヤとの間に薄膜抵抗体(TFR)を直列に含む。このTFRは、頂部状態影響電極における頂部ワイヤからの電流を制限し、または概して低減させる。そのため、不揮発性メモリ・セルの耐久性を向上させることができ、不揮発性メモリ・セルに隣接する構成要素に対する不利な影響を限定することができる。TFRはさらに、頂部ワイヤの製造に関連した頂部ワイヤ・トレンチを形成するときのエッチ・ストップとしても利用される。セルが対称であることが望ましい一部の不揮発性メモリ・セルでは、底部ワイヤと底部状態影響電極との間に追加のTFRを形成することができる。
Description
本発明の実施形態は一般に半導体デバイスの分野に関し、より詳細には不揮発性固体メモリ・デバイスに関する。
一部の先端ノード(14nm以降)半導体デバイスは、金属除去ウェット・エッチング剤を利用する金属ハードマスク・エッチング方式を利用して製造されることがある。このような技術は、金属頂部電極を使用する固体不揮発性メモリ(non-volatile memory)(NVM)セルに適合しないことがある。さらに、これらの金属頂部電極は、最適なまたは所望のNVMデバイス動作に関して導電性が大きすぎることがある。例えば、抵抗ランダム・アクセス・メモリ(resistive random access memory)(RRAM)セルでは、フィラメント形成(filament formation)を制御するため、および電流コンプライアンス(currentcompliance)を強制するために、電流制御または電流制限デバイス(例えばトランジスタまたは他の同種のもの)が必要になることがある。別の例では、高速な負性微分抵抗切り換え(negative differential resistance switching)または他の同種のもののために、NVMセルが電流オーバシュート(current overshoot)を経験することがある。この電流オーバシュートは、NVMセルの耐久性に影響を及ぼすことがあり、NVMセルの周囲の構成要素に不利な影響を与えることがある。
本発明の一実施形態では、不揮発性メモリ(NVM)が提示される。このNVMは、状態変化構造体(state changing structure)と接する頂部状態影響電極(topstate influencing electrode)を含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性は、NVMによって記憶されたデータ値を表す。NVMはさらに、頂部ワイヤと、頂部状態影響電極と頂部ワイヤの間にあって、頂部状態影響電極および頂部ワイヤのそれぞれと接する第1の薄膜抵抗体(thin film resistor)(TFR)とを含む。
本発明の別の実施形態では、集積回路(IC)デバイス製造方法が提示される。この方法は、底部ワイヤの上に、底部ワイヤとインライン(in-line)の底部状態影響電極(bottom state influencingelectrode)を形成することを含む。この方法は、底部状態影響電極上に状態変化構造体を形成することを含む。この方法はさらに、状態変化構造体上に直接に頂部状態影響電極を形成することを含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性はデータ値を表す。この方法はさらに、頂部状態影響電極上に直接に薄膜抵抗体(TFR)を形成することを含む。
本発明のさらに別の実施形態では、集積回路(IC)デバイス製造方法が提示される。この方法は、底部ワイヤ上に直接に底部薄膜抵抗体(TFR)を形成することを含む。この方法はさらに、底部ワイヤとインラインの底部状態影響電極をTFR上に直接に形成することを含む。この底部TFRは、底部ワイヤと底部状態影響電極を電気的に直列に接続する。この方法はさらに、底部状態影響電極上に状態変化構造体を形成することを含む。この方法はさらに、状態変化構造体上に直接に頂部状態影響電極を形成することを含む。この頂部状態影響電極は、状態変化構造体の検出可能な属性に影響を及ぼす。この状態変化構造体の検出可能な属性はデータ値を表す。この方法はさらに、頂部状態影響電極上に直接に頂部TFRを形成することを含む。
これらの実施形態、特徴、態様および利点、ならびにその他の実施形態、特徴、態様および利点は、以下の説明、添付の特許請求の範囲および添付図面を参照することによってより完全に理解されるであろう。
上に挙げた本発明の特徴が達成され、それらを詳細に理解することができるように、添付図面に示されている本発明の実施形態を参照することによって、上に概要を簡単に示した本発明のより具体的な説明を得ることができる。
しかしながら、添付図面は、本発明の典型的な実施形態だけを示しており、したがって、添付図面を、本開示の範囲を限定するものとみなすべきではないことに留意すべきである。これは、本発明が、等しく有効な他の実施形態を受け入れる可能性があるためである。
図面は必ずしも一定の倍率では描かれていない。図面は単なる概略図であり、図面が本発明の特定のパラメータを表現することは意図されていない。図面は、本発明の例示的な実施形態だけを示すことが意図されている。図面では同じ符号が同じ要素を表している。
本明細書では、特許請求の範囲に記載された構造体および方法の詳細な実施形態を開示する。しかしながら、開示された実施形態は単に、さまざまな形態で実施することができる請求の範囲に記載された構造体および方法の例を示しているだけであることが理解される。これらの例示的な実施形態は、本開示が網羅的で完全なものとなるように、また、本開示が本発明の範囲を当業者に十分に知らせるものとなるように提供したものである。この説明および図面では、提示された実施形態を不必要に不明瞭にすることを防ぐため、よく知られた特徴および技術の詳細が省かれていることがある。
以下では、同じ構成要素には同じ符号が付けられている図面を参照して、1つまたは複数のPCMメモリ・セル100を含むICデバイスを形成する例示的な製造ステップを図示し、より詳細に説明する。この説明では、ICデバイスのいくつかの構成要素が単数形で記載されることがあるが、ICデバイス内に2つ以上の構成要素が含まれることがあることに留意すべきである。図面に示された特定の構成要素および断面の向きは、本明細書に記載されたさまざまな実施形態を最もよく示すように選択した。
不揮発性メモリ・セルは、頂部状態影響電極と頂部ワイヤとの間に薄膜抵抗体(TFR)を直列に含む。このTFRは、頂部状態影響電極における頂部ワイヤからの電流を制限し、または概して低減させる。そのため、不揮発性メモリ・セルの耐久性を向上させることができ、不揮発性メモリ・セルに隣接する構成要素に対する不利な影響を限定することができる。TFRはさらに、頂部ワイヤの製造に関連した頂部ワイヤ・トレンチを形成するときのエッチ・ストップ(etch stop)としても利用される。セルが対称であることが望ましい一部の不揮発性メモリ・セルでは、底部ワイヤと底部状態影響電極との間に追加のTFRを形成することができる。図1は、本発明のさまざまな実施形態による、統合された薄膜抵抗体およびエッチ・ストップを含む相変化(phase change)ランダム・アクセス・メモリ(PCRAM)セルの断面を示している。
図1は、本発明のさまざまな実施形態による、本明細書ではTFR112と呼ぶ、統合されたTFRおよびエッチ・ストップ112を含むPCRAMセル100の断面を示している。
PCRAMは、相変化材料(PCM)の、特にゲルマニウム-アンチモン-テルル(GST)などのカルコゲニド化合物の、異なる電気抵抗を有する状態間の、熱により支援された可逆的切り換えを利用する不揮発性固体メモリ技術である。この基本記憶単位(「セル」)を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
PCMデバイスでは、それぞれのセルを少なくとも2つの状態、すなわち「SET」状態および「RESET」状態にセットすることができ、これにより1セルにつき1ビットの記憶を可能にすることができる。相変化材料の完全に最大限にアモルファスの状態に対応するRESET状態では、セルの電気抵抗が非常に高い。その結晶点よりも高い温度まで加熱し、次いで冷却することによって、相変化材料を、低抵抗の完全な結晶状態に変態させることができる。この低抵抗状態がセルのSET状態を提供する。次いで、このセルを、相変化材料の融点よりも高い高温に加熱した場合、材料は、急速冷却後、完全にアモルファスのRESET状態に戻る。マルチレベルPCMデバイスでは、セルを、s>2個のプログラム可能な状態にセットすることができ、これにより1セルにつき2ビット以上の記憶を可能にすることができる。異なるプログラム可能な状態は、相変化材料の体積中のアモルファス相および結晶相の異なる相対割合に対応する。具体的には、シングルレベル動作のために使用される2つの状態に加えて、マルチレベル・セルは、セルが、異なる体積のアモルファス相をさもなければ結晶性のPCM中に含む、中間状態を利用する。これらの2つの材料相は大きな抵抗対照性を示すため、全セル体積中のアモルファス相のサイズの変動は対応するセル抵抗の変動を生み出す。
PCMセルにおけるデータの読取りおよび書込みは、それぞれのセルに関連した一対の電極を介して相変化材料に適切な電圧を印加することによって達成される。書込み動作では、その結果生じるプログラミング信号によって、相変化材料が、冷却後に所望のセル状態を誘起する適切な温度にジュール加熱される。PCMセルの読取りは、セル抵抗をセル状態のメトリック(metric)として使用して実行される。読取り電圧を印加するとセルに電流が流れ、この読取り電流はセルの抵抗に依存する。したがって、セルの読取り電流を測定することによってプログラムされたセル状態の指示が得られる。この抵抗メトリックに対しては、読取り電圧の印加がプログラムされたセル状態を乱さないことを保証するために、十分に低い読取り電圧が使用される。次いで、この抵抗メトリックを、s個のプログラム可能なセル状態に対する予め定められた参照レベルと比較することによって、セル状態の検出を実行することができる。
PCRAMセル100は、頂部電極106とヒータ層および底部電極130との間に置かれた一定の体積のPCM102を含む。示されたセル状態は、材料102が結晶相とアモルファス相の両方を含む中間状態を表している。アモルファス相は、底部電極130の上方の陰影が付けられた半球形の体積104によって示されている。結晶相105は、PCM102の体積の残りの部分を占めている。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、高抵抗のアモルファス相104を流れるよりもむしろ、主として、結晶相105から底部電極130に至るこの電流経路を通って流れる。
PCRAMセル100は、頂部電極106の頂面に置かれたTFR112を含む。いくつかの実施態様では、相変化材料を低い駆動電流でアモルファス化することを可能にするのに、電極106もしくは底部電極130またはその両方の導電率が高すぎることがある。デバイスの抵抗状態切り換えの間に、この高い導電率が、電流の急増に起因するエレクトロマイグレーションを引き起こすことがある。そのため、TFR112を含めることは、PCM102の切り換えの間、動作中の周囲の集積回路からの電流を制限する電流低減手段の役目を果たす。PCM102の体積を通る電流をTFR112によって制限することによって、PCRAMセル100の耐久性を向上させることができ、PCRAMセル100に隣接する構成要素に対する不利な影響を制限することができる。さらに、TFR112は、PCM102の切り換え動作中の熱障壁の役割を果たすこともできる。PCM体積102中で発生した熱は一般に頂部電極106を通して伝達され、失われる。TFR112は、この熱損失、およびPCRAMセル100のPCM体積102の状態を切り換えるのに必要な電流を低減させる。
TFR112は一般に、NVMセルの頂部状態影響電極または底部状態影響電極と対応するそれぞれの頂部ワイヤ140または底部ワイヤ150との間のその電極の表面の全体を覆う膜またはシートである。したがって、該当するとき、頂部ワイヤ140または底部ワイヤ150はそれぞれ、頂部状態影響電極または底部状態影響電極から、TFR112によって電気的に直列に接続されている。
TFR112は、例えば1キロオームから10メガオームの間の抵抗を有する半導体、誘電体または絶縁体材料で形成されている。TFR112は、窒化アルミニウム(AlN)または他の同種のものとすることができる。一般に、TFR112の抵抗は、メモリ・セル(TFR112を除く)を横切る抵抗によって決まる。セル(TFR112を除く)の抵抗が導電側にある(メモリ・セル抵抗が例えばTaNと同様の抵抗を有する)場合には、TFR112を半導体で形成することができる。通常は、TFR112のターゲット抵抗を、メモリ・セルの最も低い抵抗状態の抵抗の1/1000~1/10とすることができる。例えば、PCRAMセル100(TFR112を除く)を横切る最も低い抵抗が1メガオームである場合、TFR112は、25キロオームの抵抗を有することができる。TFR112の抵抗が大きすぎる場合にはTFR112がセルを支配し、電圧必要量が大きくなりすぎることがあり、TFR112の抵抗が小さすぎる場合には、TFR112が安定抵抗器(ballast resistor)として適当でないことがある。
PCM102の体積の側壁もしくは側方境界、頂部電極106の側壁もしくは側方境界、およびTFR112の側壁もしくは側方境界にカプセル化(encapsulation)スペーサ108を置くことができ、またはPCM102の体積の側壁もしくは側方境界、頂部電極106の側壁もしくは側方境界およびTFR112の側壁もしくは側方境界に、他のやり方でカプセル化スペーサ108を接続することができる。カプセル化スペーサ108の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ108の下面はPCM体積102の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ108を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、PCM102の体積の側壁または側方境界、頂部電極106の側壁または側方境界、およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極130に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図2は、本発明のさまざまな実施形態による、TFR112を含むRRAMセル200の断面を示している。
RRAMは、印加された電場の下での2元金属酸化物などの絶縁体の抵抗切り換えの変化を利用する不揮発性固体メモリ技術である。この基本記憶単位(「セル」)を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
RRAMアーキテクチャは通常、一般にMIM構造と呼ばれる金属-絶縁体-金属構造を有する抵抗切り換えメモリ・セルからなる。この構造は、2つの金属(M)電極間にはさまれた絶縁層(I)を含む。RRAMセルを横切って電圧パルスを印加すると、一般に論理値「0」と呼ばれる高抵抗状態(high resistance state)(HRS)またはOFF状態から一般に論理値「1」と呼ばれる低抵抗状態(low resistance state)(LRS)またはON状態へのデバイスの遷移、およびこれとは逆方向のデバイスの遷移を引き起こすことができる。
このように製造されたRRAMセルは通常、最初はHRSにあり、デバイスをHRSからLRSに切り換えるために電圧(例えば高電圧パルスなど)を印加すると、切り換え層内に、フィラメントと呼ばれることがある導電性経路を形成することができ、RRAMセルはLRSに切り換えられる。金属絶縁体金属(MIM)構造のソフトブレークダウン(soft breakdown)によって起こるこの過程は普通「エレクトロフォーミング(electroforming)」と呼ばれ、この過程が起こる電圧はフォーミング電圧(forming voltage)と呼ばれる。RRAMセルをLRSからHRSに切り換えるためには、RESET電圧と呼ばれる電圧パルスを印加する。
RRAMセルからデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を印加して、セルが論理0(HRS)状態にあるのかまたは論理1(LRS)状態にあるのかを判定する。印加電圧を除いた後も、LRSおよびHRSはともにその対応するそれぞれの値を保持しているため、RRAMは不揮発性メモリである。
RRAMセルの切り換えは、絶縁層内の導電性フィラメント(conductivefilament)(CF)の成長に基づく。CFは、メモリ・セルの頂部電極と底部電極とを接続する、ナノメートル程度の直径を有するチャネルである。高い導電率を有する低LRSは、電極間にCFが接続されているときに得られ、HRSは、フィラメントが断たれており、電極間に途絶箇所があるときに得られる。
マルチレベルRRAMデバイスでは、セルを、s>2個のプログラム可能な状態にセットすることができ、これにより1セルにつき2ビット以上の記憶を可能にすることができる。異なるプログラム可能な状態は、絶縁材料の体積中のCFの異なる相対割合に対応する。具体的には、シングルレベル動作のために使用される2つの状態に加えて、マルチレベル・セルは、セルが、特定のCFの異なる体積または別個のCFの異なる数を含む、中間状態を利用する。LRSとHRSは大きな抵抗対照性を示すため、全セル体積中の1つのCFのサイズの変動または別個のCFの数の増加は、セル抵抗の対応する変動を生み出す。
RRAMセル200は、頂部電極206と底部電極210の間に置かれた絶縁体材料202を含む。示されたセル状態は、絶縁体202中でCF204が形成されている中間状態を表している。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、CF204が形成されていない高抵抗の絶縁体材料202を流れるよりもむしろ、主として、CF204を通って頂部電極206から底部電極210に至る電流経路を通って流れる。
RRAMセル200はさらに、頂部電極206の頂面に置かれたTFR112を含む。いくつかの実施態様では、絶縁体202内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極206の導電率が高すぎることがあるため、TFR112は、頂部電極206からの絶縁体202を通る電流を制限し、または概して低減させる電流低減手段の役目を果たす。TFR112は、RRAMセル200のフィラメント204が形成されたときに安定抵抗器の役割を果たすことができる。接続がなされるとすぐに、所与の電圧における電流は急増し、TFR112は、セル200の全体の安定抵抗器の役目を果たす。絶縁体202を通る電流をTFR112によって制限することによって、RRAMセル200の耐久性を向上させることができ、RRAMセル200に隣接する構成要素に対する不利な影響を限定することができる。
このMIMスタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界にカプセル化スペーサ208を置くことができ、またはMIMスタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界に他のやり方でカプセル化スペーサ208を接続することができる。カプセル化スペーサ208の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ208の下面は底部電極210の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ208を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、MIMスタックの側壁または側方境界およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極210に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図3は、本発明のさまざまな実施形態による、TFR112を含むMRAMセル300の断面を示している。
MMRAMは、2つの強磁性体プレートの磁気配向に対する絶縁体の抵抗切り換えの変化を利用する不揮発性固体メモリ技術である。この基本記憶単位(「セル」)を、異なる抵抗特性を示す少なくとも2つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
MMRAMアーキテクチャは通常、トンネル障壁と呼ばれることもある誘電体スペーサ層によって2つの強磁性体層が分離された磁気トンネル接合(magnetic tunnel junction)(MTJ)構造に依存する。トンネル障壁が非常に薄いとき、通常は<2nmであるとき、障壁を通り抜ける電子の量子機械的トンネリングによって、MTJは、障壁の厚さに指数関数的に依存し、面内障壁面積(in-plane barrier area)の逆数に比例する抵抗を有する抵抗体のように振る舞う。トンネル電流は、強磁性体電極の非対称バンド構造によってスピン偏極しており、これによってトンネル磁気抵抗が生じる。
これらの2つの層の磁化の相対的配向がMTJデバイスの抵抗を決定する。大部分の材料については、LRSが、2つの層の磁化が平行であるときである。これは、マジョリティ・バンド(majority band)電子は、障壁の反対側のマジョリティ・バンド中にトンネリングすることができるためである。HRSは、この配向が反平行であるときに存在する。これは、マジョリティ・バンド電子は、反対側の層のマイノリティ・バンド(minority band)中にトンネリングしなければならないためである。
これらの強磁性体層の一方は、時に記録層または記憶層と呼ばれる自由層であり、記憶した情報を保持している強磁性体層である。トンネル障壁は通常、スピン偏極したトンネル電流によって自由層の状態を切り換え、読み取る手段を提供する非磁性絶縁層である。もう一方の強磁性体層は、固定層または基準層であり、自由層の読取りおよび切り換えのための安定した基準磁化方向を提供する。この固定層は、メモリ動作中に決して切り換わらないように、自由層よりもはるかに高い磁気異方性を有するように設計されている。
MRAMセルへのデータの書込みは、MRAMセルの上方および下方のワイヤに電流を流し、それによって自由層が受け入れる磁場を誘起することによって実施することができる。
MRAMセルからのデータの読取りは、セルの電気抵抗を測定することによって実施することができる。トンネル磁気抵抗のため、セルの電気抵抗は、2つのプレートの磁化の相対的配向によって変化する。特定のMRAMセル内の抵抗を決定することによって、自由層の磁化の極性を決定することができる。
MRAMセル300は、頂部強磁性体自由層304と底部強磁性体固定層310との間に置かれた障壁層302を含む。MRAMセル300は、頂部強磁性体自由層304の頂面に接続された頂部電極306をさらに含み、また、底部強磁性体固定層310の底面に接続された底部電極312を含むことができる。示されたセル状態は、頂部強磁性体自由層304と底部強磁性体固定層310との間の磁気配向が反平行であるHRS状態を表している。
MRAMセル300はさらに、頂部電極306の頂面に置かれたTFR112を含む。いくつかの実施態様では、強磁性体自由層304内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極306の導電率が高すぎることがあるため、TFR112は、強磁性体自由層304に影響を与える頂部電極306を通る電流を制限し、または概して低減させる電流低減手段の役目を果たす。頂部電極306を通る電流をTFR112によって制限することによって、MRAMセル300の耐久性を向上させることができ、MRAMセル300に隣接する構成要素に対する不利な影響を限定することができる。
MTJスタックの側壁もしくは側方境界、頂部電極306の側壁もしくは側方境界、およびTFR112の側壁もしくは側方境界にカプセル化スペーサ308を置くことができ、またはMTJスタックの側壁もしくは側方境界、頂部電極306の側壁もしくは側方境界、およびTFR112の側壁もしくは側方境界に他のやり方でカプセル化スペーサ308を接続することができる。カプセル化スペーサ308の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ308の下面は底部電極312の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ308を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、MTJスタックの側壁または側方境界、頂部電極306の側壁または側方境界、側壁または側方境界330、およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極312に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図4は、本発明のさまざまな実施形態による、TFR抵抗体112を含むFRAMセル400の断面を示している。
FRAMは、電極間に強誘電体(ferroelectric dielectric)を含むキャパシタ内の電荷の存在または不在を利用する不揮発性固体メモリ技術である。この基本記憶単位(「セル」)を、異なる電荷特性を示す少なくとも2つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
FRAMアーキテクチャは、このようなキャパシタのグリッドならびにそれらのキャパシタの関連配線およびシグナリング・トランジスタからなることができる。それぞれのセルは通常、1つのシグナリング・トランジスタとともに動作する。データは、強誘電体キャパシタ内の電荷の存在または不在として記憶することができ、電荷の不在は一般に「0」を表し、電荷の存在は「1」を表す。書込みは、強誘電体層の両側の電極に電荷を蓄えることにより強誘電体層を横切る場を印加することによって実施され、この場は、内部の原子を(電荷の極性によって決まる)「アップ」または「ダウン」配向に強制し、それによって「1」または「0」を記憶する。セルの読取りは、シグナリング・トランジスタが、セルを特定の状態、例えば「0」に強制することによって実施することができる。セルが既に「0」を保持している場合、出力線では何も起こらない。セルが「1」を保持している場合には、膜の中の原子の再配向により、「ダウン」側の金属から電子を押し出すときに出力に短い電流パルスが現れる。このパルスの存在は、セルが「1」を保持していたことを意味する。この過程はセルを上書きするため、FRAMの読取りは破壊的過程であり、セルの再書込みが必要となる。
FRAMセル400は、頂部電極406と底部電極410との間に置かれた強誘電体層408を含む。FRAMセル400は、当技術分野で知られているとおり、スイッチング・トランジスタとともに動作することができる。示されたセル状態は、強誘電体層408に電荷が存在する帯電状態を表しており、この状態は通常、セル400が「1」を記憶していることを表す。
FRAMセル400はさらに、頂部電極406の頂面に置かれたTFR112を含む。いくつかの実施態様では、強誘電体層408内の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極406の導電率が高すぎることがあるため、TFR112は、頂部電極406を通る電流を制限し、または概して低減させ、その結果として強誘電体層408を横切る電荷を減らす電流低減手段の役目を果たす。頂部電極406を通る電流をTFR112によって制限することによって、FRAMセル400の耐久性を向上させることができ、FRAMセル400に隣接する構成要素に対する不利な影響を限定することができる。
キャパシタ・スタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界にカプセル化スペーサ408を置くことができ、またはキャパシタ・スタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界に他のやり方でカプセル化スペーサ408を接続することができる。カプセル化スペーサ408の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ408の下面は底部電極410の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ408を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、キャパシタ・スタックの側壁または側方境界およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極410に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図5は、本発明のさまざまな実施形態による、TFR112を含むECRAMセル500の断面を示している。
ECRAMは、イオンの追加または除去に起因する混合イオン電子伝導体材料(mixedionic electronic conductor material)の抵抗変化を利用する不揮発性固体メモリ技術である。一部の混合イオン電子伝導体材料では、この変化が、電荷担体の導入または除去によって起こる。他の混合イオン電子伝導体材料では、この変化が、電子遷移(electronic transition)(例えばモット転移(Motttransition))によって起こる。この基本記憶単位(「セル」)を、異なる抵抗特性を示す少なくとも2つの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
ECRAMは、底部電極、第1の混合イオン電子伝導体、障壁、第2の混合イオン電子伝導体および頂部電極を含むことができる。電場を印加したときの障壁を横切る第1の混合イオン電子伝導体と第2の混合イオン電子伝導体との間のイオン交換により、セルを横切る抵抗は調整される。この電荷移動過程は、電力が印加されていないときの状態の維持と、別個の状態のプログラミングの両方を可能にする。
適切な高電圧の書込みまたはプログラミング・パルスが印加されると、イオンは、障壁を横切って電荷移動および移動する。プログラミング後、イオンは緩和する。この高いプログラミング・パルスによって、イオンは、混合イオン電子伝導体の1つから引き出され、その伝導体の抵抗は低下し、それによりセルはLRSにプログラムされる。低いプログラミング・パルスが印加された場合、第1の混合イオン電子伝導体から移動するイオンは不十分であり、セル状態はHRSに維持される。セルがHRSにあることを保証するために、プログラミング後、リセット電圧を印加することによってセルをリセットすることができる。
ECRAMセルからデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を印加して、セルが論理0(HRS)状態にあるのかまたは論理1(LRS)状態にあるのかを判定する。印加電圧を除いた後も、LRSおよびHRSはともにその対応するそれぞれの値を保持しているため、ECRAMは不揮発性メモリである。
ECRAMセル500は、底部電極510、第1の混合イオン電子伝導体512、導電性イオン障壁520、第2の混合イオン電子伝導体514および頂部電極506を含む。電場を例えば頂部電極506または底部電極510に印加したときの障壁520を横切る第1の混合イオン電子伝導体512と第2の混合イオン電子伝導体514との間のイオン交換により、セル500を横切る抵抗は調整される。この電荷移動過程は、電力が印加されていないときの状態の維持と、別個の状態のプログラミングとの両方を可能にする。
適切な高電圧の書込みまたはプログラミング・パルスが例えば頂部電極506または底部電極510に印加されると、イオンは、障壁520を横切って電荷移動および移動する。例えば、示されているように、頂部電極506に高い書込み電圧が印加され、第2の混合イオン電子伝導体514からイオンが引き出され、それらのイオンは、障壁520を横切って第1の混合イオン電子伝導体512に移動する。その結果、第2の混合イオン電子伝導体514の抵抗は低下し、それによりセルはLRSにプログラムされる。
ECRAMセル500からデータを読み取るためには、セルの現在の状態を乱さない読取り電圧を例えば頂部電極506または底部電極510に印加して、セルが論理0(HRS)状態にあるのかまたは論理1(LRS)状態にあるのかを判定する。印加電圧を除いた後も、LRSおよびHRSはともにその対応するそれぞれの値を保持しているため、ECRAMは不揮発性メモリである。
ECRAMセル500はさらに、頂部電極506の頂面に置かれたTFR112を含む。TFR112は、イオンを緩和することによって与えられる電圧束を軽減することができる。ECRAMでは、セル500をプログラムした後に、イオンが、再び障壁520を横切って緩和することがあり、その結果、セル500はある電圧を保持する。いくつかの用途では、TFR112が、イオンが再び障壁520を横切って緩和するこの効果を軽減することができる。さらに、セル500が障壁520を横切る短絡を形成する場合には、TFR112が、例えばニューラル・ネットからのドロップを識別するベース抵抗値を提供する。さらに、いくつかの実施態様では、混合イオン電子伝導体512、514間の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極506の導電率が高すぎることがあり、TFR112は、頂部電極506を横切る電流を制限し、または概して低減させる電流低減手段の役目を果たす。頂部電極506を通る電流をTFR112によって制限することによって、ECRAMセル500の耐久性を向上させることができ、ECRAMセル500に隣接する構成要素に対する不利な影響を限定することができる。
混合イオン電子伝導体512、514、障壁520、底部電極510、頂部電極506およびTFR112の側壁もしくは側方境界にカプセル化スペーサ508を置くことができ、または混合イオン電子伝導体512、514、障壁520、底部電極510、頂部電極506およびTFR112の側壁もしくは側方境界に他のやり方でカプセル化スペーサ508を接続することができる。カプセル化スペーサ508の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ508の下面は、底部電極510の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ508を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、混合イオン電子伝導体512、514、障壁520、底部電極510、頂部電極506およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極510に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150、150’またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図1から5には異なる固体NVMセルが示されているが、これらのセルはそれぞれ頂部状態影響電極を含んでいる。本明細書では用語「頂部状態影響電極」を、NVMセル内の頂部導電性電極であって、やはりNVMセル内にある状態または属性変化材料または構造体と直接に接触しており(すなわち、理論上、この電極と状態または属性変化材料もしくは構造体との間には抵抗/インピーダンスがなく)、この電極が直接に接続された状態または属性変化材料もしくは構造体の状態、属性などに影響を与える、頂部導電性電極と定義する。上部ワイヤ140などのNVMセルの概して上方の配線特徴を頂部状態影響電極と解釈すべきではない。これは、上部ワイヤ140は一般にNVMセルの部分でないため、および上部ワイヤ140は、NVMセル内の属性変化材料または構造体に間接的に接続されているだけである(すなわち、この頂部ワイヤ140と状態または属性変化材料もしくは構造体との間には、例えば頂部電極106、206、306、406、506などによって抵抗/インピーダンスが存在する)ためである。
例えば、図1では、頂部電極106が頂部状態影響電極である。なぜなら、頂部電極106は、PCRAMセル100内の頂部導電性電極であり、この電極は、PCM102と直接に接触しており、PCM102の材料の相に基づいて状態(すなわち抵抗)を変化させるからである。図2については、頂部電極206が頂部状態影響電極である。なぜなら、頂部電極206は、RRAMセル200内の頂部導電性電極であり、この電極は、絶縁体202と直接に接触しており、絶縁体202中でのCF204の成長に基づいて状態(すなわち抵抗)を変化させるからである。図3については、頂部電極306が頂部状態影響電極である。なぜなら、頂部電極306は、MRAMセル300内の頂部導電性電極であり、この電極は、強磁性体自由層304と直接に接触しており、絶縁体302の抵抗の変化を駆動する状態(すなわち極性)を変化させるからである。図4については、頂部電極406が頂部状態影響電極である。なぜなら、頂部電極406は、FRAMセル400内の頂部導電性電極であり、この電極は、強誘電体層408と直接に接触しており、強誘電体層408を横切る電場の存在に基づいて状態(すなわち、強誘電体層408内の原子が「アップ」配向しているのかまたは「ダウン」配向しているのか)を変化させるからである。図5については、頂部電極506が頂部状態影響電極である。なぜなら、頂部電極506は、ECRAMセル500内の頂部導電性電極であり、この電極は、混合イオン電子伝導体514と直接に接触しており、導電性混合イオン電子伝導体514中の抵抗変化を駆動する状態(すなわち材料をより導電性にするイオンの減少)を変化させるからである。図19については、頂部電極906が頂部状態影響電極である。なぜなら、頂部電極906は、CBRAMセル900内の頂部導電性電極であり、この電極は、固体電解質902と直接に接触しており、固体電解質902中でのCF904の成長に基づいて状態(すなわち抵抗)を変化させるからである。
図6から図14は、本発明のさまざまな実施形態による、TFR112を含む1つまたは複数の固体NVMセルを含むICデバイスを形成する製造方法の製造段階の断面図を示している。示された例示的な製造段階では、TFR112を含むRRAMセル200が製造される。同様の技術を利用して、本明細書で企図されている残りのタイプのNVMセルを製造することもできる。そのような技術が図6から13に関して説明されることがあるが、それらの技術は、参照されているその特定のタイプのNVMセルに関連している。
図6は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階600の断面図を示している。
段階600で、基板700に底部ワイヤ150を形成することができる。底部ワイヤ150は、例えば銅、タングステン、白金、窒化チタン、窒化タンタル、窒化チタンアルミニウムまたは他の同種のものなど、ICデバイス・ワイヤとして利用されている材料で形成されたものとすることができる。基板700は一般に誘電体材料から形成されたものである。好ましい実施態様では、基板700を、低k誘電体材料(すなわち二酸化シリコンに比べて小さな誘電体を有する材料)から形成されたものとすることができる。いくつかの実施態様では、基板700を、それによって以前にその下にICデバイスの追加の層が製造された層間誘電体(ILD)層とすることができる。
底部ワイヤ150は、当技術分野で知られている任意の方法によって基板700内に形成することができる。例えば、知られているフォトリソグラフィ技術によって基板700内にトレンチを形成し、次いでそのトレンチに底部ワイヤ150の材料を充填することができる。化学機械平坦化または他の知られている方法を使用して、基板700の上面から過剰な底部ワイヤ150材料を除去することができる。
当技術分野で知られているとおり、1つまたは複数の電気経路によって、底部ワイヤ150をICデバイスの他の構成要素に電気的に接続することができる。例えば、1つまたは複数の電気経路によって、底部ワイヤ150をメモリ・コントローラまたは他の同種のものに接続することができる。このように、底部ワイヤ150によってNVMセルにICデバイスの構成要素を電気的に接続することができる。
図7は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階602の断面図を示している。
段階602で、基板700および底部ワイヤ150上に加熱層704を形成し、および加熱層704内に底部電極130を形成することができる。
加熱層704は例えば、シリコン層または窒化シリコン層などのシリコン・ベースの層とすることができる。底部電極130は、当技術分野で知られている任意の方法によって加熱層704内に形成される。例えば、知られているフォトリソグラフィ技術を利用して加熱層704内にトレンチを形成し、次いでそのトレンチに底部電極130材料を充填することができる。化学機械平坦化または他の知られている方法を使用して、加熱層704の上面から過剰な底部電極130材料を除去することができる。底部電極130材料は、例えばタングステン、白金、窒化チタン、窒化タンタル、窒化チタンアルミニウムまたは他の同種のものなど、電極として使用されている概して導電性の任意の導電性材料とすることができる。
ある実施態様では、このトレンチを加熱層704を貫いて形成し、それによって、基板700内に以前に形成した底部ワイヤ150の上面の部分を露出させる。そのため、底部電極130は底部ワイヤ150と接触することができる。
明確にするために付言すると、本明細書で企図されているNVMセルのうち、PCMセル100、RRAMセル200、CBRAM900および他の同種のものなどのいくつかのセルは加熱層704を利用することがある。しかしながら、MRAMセル300、FRAMセル400およびECRAM500などの他のNVMセルは加熱層704を利用しないことがある。そのため、加熱層704もしくは加熱層704内に形成される底部電極130またはその両方の製造は、製造する所望のNVMセルに依存する任意選択の製造段階であることがある。
図8は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階604の断面図を示している。
段階604で、NVMセル・ビルドアップ(build up)層を製造する。例えば、RRAMセル200を製造するために、示されているように、加熱層704上に底部電極材料層710を形成し、底部電極材料層710上に絶縁体材料層712を形成し、絶縁体材料層712上に頂部電極材料層714を形成し、頂部電極材料層714上にエッチ・ストップTFR層716を形成し、もしくはエッチ・ストップTFR層716上にキャッピング層718を形成し、またはこれらの組合せを実行する。
底部電極材料層710は、加熱層704上もしくは電極130上またはその両方に窒化チタンなどの導電性電極材料を堆積させることによって加熱層704上に形成することができる。底部電極材料層710は、5から75nmの間の厚さに形成することができる。好ましい実施形態では、底部電極材料層710を20から30nmの間の厚さに形成することができる。
絶縁体材料層712は、底部電極材料層710上に窒化シリコンなどの誘電体材料を堆積させることによって底部電極材料層710上に形成することができる。絶縁体材料層712は、10から100nmの間の厚さに形成することができる。好ましい実施形態では、絶縁体材料層712を、40から50nmの間の厚さに形成することができる。
頂部電極材料層714は、絶縁体材料層712上に窒化チタンなどの導電性電極材料を堆積させることによって絶縁体材料層712上に形成する。必須ではないが、頂部電極材料層714は一般に、底部電極材料層710の材料と同じ材料で形成される。頂部電極材料層714は、5から75nmの間の厚さに形成することができる。好ましい実施形態では、頂部電極材料層714を、15から25nmの間の厚さに形成することができる。
エッチ・ストップTFR層716は、頂部電極材料層714上に、窒化アルミニウムガリウム(AlGaN)、窒化物に富む窒化タンタル、または他の同種のものなどの抵抗材料を堆積させることによって、頂部電極材料層714上に形成する。エッチ・ストップTFR層716は、1から20nmの間の厚さに形成することができる。好ましい実施形態では、エッチ・ストップTFR層716を、2から10nmの間の厚さに形成することができる。
キャッピング層718は、エッチ・ストップTFR層716上に、窒化シリコンまたは他の同種のものなどの誘電体材料を堆積させることによって、エッチ・ストップTFR層716上に形成する。キャッピング層718は、10から80nmの間の厚さに形成することができる。好ましい実施形態では、キャッピング層718を、30から40nmの間の厚さに形成することができる。
PCRAMセル100の実施形態では、加熱層704上に相変化材料層を堆積させ、相変化材料層上に頂部電極材料層を堆積させ、頂部電極材料層上にエッチ・ストップTFR層を堆積させ、およびエッチ・ストップTFR層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。
MRAMセル300の実施形態では、基板上もしくは底部ワイヤ上またはその両方に強磁性体固定材料層を堆積させ、強磁性体固定材料層上に障壁材料層を堆積させ、障壁材料層上に頂部強磁性体自由層を堆積させ、頂部電極材料層上にエッチ・ストップTFR層を堆積させ、およびエッチ・ストップTFR層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。
FRAMセル400の実施形態では、基板上もしくは底部ワイヤ上またはその両方に底部電極材料層を堆積させ、底部電極材料層上に強誘電体材料層を堆積させ、強誘電体材料層上に頂部電極材料層を堆積させ、頂部電極材料層上にエッチ・ストップTFR層を堆積させ、およびエッチ・ストップTFR層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。
ECRAMセル500の実施形態では、基板上および底部ワイヤ上に底部電極材料層を堆積させ、底部電極材料層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に障壁材料を堆積させ、障壁層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップTFR層を堆積させ、およびエッチ・ストップTFR層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。
CBRAMセル900の実施形態では、基板/加熱層上に底部電極材料層を堆積させ、底部電極材料層上に固体電解質材料層を堆積させ、固体電解質材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップTFR層を堆積させ、およびエッチ・ストップTFR層上にキャッピング層を堆積させることによって、このセル・ビルドアップ層を製造することができる。
さらに、キャッピング層上に、マスク層および現像剤層などの知られているフォトリソグラフィ層を形成することができ、マスク層上に現像剤層を形成することができる。
図9は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階606の断面図を示している。段階606で、エッチング技術によって、所望でないまたは露出したセル・ビルドアップ層部分を除去し、所望のセル・ビルドアップ層部分を維持して、セル・スタック711を形成する。
知られているフォトリソグラフィ技術を利用して、セル・ビルドアップ層の最上位層の上のマスク層の部分を残すようにマスク層を現像またはパターニングし、それによってその下のセル・ビルドアップ層を画定し、また、化学的エッチングのエッチング剤またはドライ・エッチングの高エネルギー運動エネルギー(イオン、電子もしくは光子)ビームからその下のセル・ビルドアップ層を保護する。それによって、保護されたその下の所望のセル・ビルドアップ層は維持され、これらの層が事実上セル・スタック711を形成する。このエッチング技術は一般に、所望でないセル・ビルドアップ層部分を除去し、一般に、形成されたセル・スタック711の概して外側の領域の加熱層704(存在する場合)または基板700(加熱層704が存在しない場合)を露出させる。
段階606で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階606のエッチング技術が物理的なドライ・エッチングであり、そのため、形成されたセル・スタック711の材料に対する損傷のリスクがより小さい(例えば、化学的エッチング剤を使用しないため、セル・スタック711の材料が経験する側方エッチングが限定されることがある)。
RRAMセル200の実施形態では、示されているように、セル・スタック711が、底部電極材料層710の維持された部分から形成された底部電極210、絶縁体材料層712の維持された部分から形成された絶縁体材料202、頂部電極材料層714の維持された部分から形成された頂部電極206、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含む。
PCRAMセル100の実施形態では、セル・スタック711が、相変化材料層の維持された部分から形成された1つの体積のPCM102、頂部電極材料層の維持された部分から形成された頂部電極106、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含むことができる。
MRAMセル300の実施形態では、セル・スタック711が、強磁性体固定材料層の維持された部分から形成された底部強磁性体固定層310、障壁材料層の維持された部分から形成された障壁層302、頂部強磁性体自由層の維持された部分から形成された頂部強磁性体自由層304、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含むことができる。
FRAMセル400の実施形態では、セル・スタック711が、底部電極材料層の維持された部分から形成された底部電極410、強誘電体材料層の維持された部分から形成された強誘電体層408、頂部電極材料層の維持された部分から形成された頂部電極406、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含むことができる。
ECRAMセル500の実施形態では、セル・スタック711が、底部電極材料層の維持された部分から形成された底部電極510を含むことができ、混合イオン電子伝導体材料層の維持された部分から形成された混合イオン電子伝導体512を含むことができ、障壁材料層の維持された部分から形成された障壁520を含むことができ、混合イオン電子伝導体材料層の維持された部分から形成された混合イオン電子伝導体514を含むことができ、頂部電極材料層の維持された部分から形成された頂部電極506を含むことができ、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含むことができる。
CBRAMセル900の実施形態では、セル・スタック711が、底部電極材料層710の維持された部分から形成された底部電極910、固体電解質層の維持された部分から形成された固体電解質902、頂部電極材料層714の維持された部分から形成された頂部電極906、エッチ・ストップTFR層716の維持された部分から形成されたTFR112、およびキャッピング層718の維持された部分から形成されたキャップ718’を含む。
図10は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階608の断面図を示している。段階608で、露出した領域の加熱層704上(存在する場合)または露出した領域の基板700上(加熱層704が存在しない場合)、ならびにセル・スタック711上およびセル・スタック711の周囲に、カプセル化層720を形成する。
カプセル化層720は、さまざまなセル層間の短絡を防ぎまたは制限する誘電体材料層である。例えば、カプセル化層720から形成されたスペーサ208は、底部電極210と頂部電極206とが接触することを防ぐ。カプセル化層720は、露出した領域の加熱層704上(存在する場合)または露出した領域の基板700上(加熱層704が存在しない場合)、ならびにセル・スタック711上およびセル・スタック711の周囲に、窒化シリコン、酸化シリコン、酸窒化シリコン、アモルファス炭素、窒化アルミニウムまたは他の同種のものなどの共形の誘電体絶縁材料を堆積させることによって形成することができる。例えば、カプセル化層720は、以前に露出させた領域の加熱層704上(存在する場合)または露出した領域の基板700上(加熱層704が存在しない場合)、セル・スタック711の側壁または側面、およびセル・スタック711の上面にブランケット誘電体材料層を堆積させることによって形成することができる。
カプセル化層720の厚さは、カプセル化スペーサ層720の所望でない部分の後続のエッチングの間、所望でないカプセル化スペーサ層720がその領域からは除去されるが、セル・スタック711の側壁または側面では維持されるような態様で、セル・スタック720を保護するのに十分な厚さとすることができる。例えば、カプセル化層720は、2から100nmの間の厚さに形成することができる。好ましい実施形態では、カプセル化層720を、40から70nmの間の厚さに形成することができる。
図11は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階610の断面図を示している。段階610で、所望でないカプセル化層720部分をエッチングにより除去し、セル・スタック711の側壁の所望のカプセル化層720’の部分を維持する。
知られている方向性エッチング技術を利用して、所望でないカプセル化層720部分をエッチングまたは他の手段で除去することができる。図11の断面図に示されているように、これらの所望でないカプセル化層720部分は概して水平である(すなわち層部分は高さより大きな幅を有する)ことがある。この方向性エッチング・プロセスは、セル・スタック711の側壁上にある所望のカプセル化層720’部分を維持することができる。図11の断面図に示されているように、これらの所望のカプセル化層720’部分は概して垂直である(すなわち層部分は幅よりも大きな高さを有する)ことがある。
段階610で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階610のエッチング技術が化学的なウェット・エッチングである。そのため、加熱層704(存在する場合)および基板700(加熱層704が存在しない場合)を、エッチ・ストップとなるように構成することができる。
明確にするために付言すると、いくつかの実施態様では、例えば図12に示されているILD730がセル・スタック711を取り囲むことが望ましい場合、段階608および段階610を省くことができる。
図12は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階611の断面図を示している。段階611で、加熱層704上(存在する場合)または基板700上(加熱層704が存在しない場合)、ならびに維持されたカプセル化層720’部分上(存在する場合)およびキャップ718’上にILD730を形成する。カプセル化スペーサが存在しない場合には、段階611で、加熱層704上(存在する場合)または基板700上(加熱層704が存在しない場合)、ならびにセル・スタック711上およびセル・スタック711の周囲にILD730を形成する。
ILD730は、加熱層704、基板700、維持されたカプセル化層720’部分、キャップ718’上に低k誘電体材料などの誘電体材料のブランケット層を適切にまたは所望のとおりに堆積させることによって形成することができる。ILD730は、キャップ718’の上面の高さよりも概して大きな厚さ、またはキャップ718’の上面よりも概して高い厚さに形成することができる。
代替実施態様では、ILD730を、キャップ718’の上面と概して共面の厚さに形成することができる。これらの実施態様では、図14に例示的に示されているVIA(垂直相互接続アクセス(Vertical Interconnect Access))746を、底部ワイヤ150に接触するようにILD730を貫いて形成することができ、ILD730上およびVIA746上に別のまたは第2のILD層を形成することができる。続いて、図14に例示的に示されているように、VIA746に接触するように第2のILD層を貫いて頂部ワイヤ140を形成することができ、TFR112に接触するように第2のILD層を貫いて頂部ワイヤ140を形成することができる。
図13は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階612の断面図を示している。段階612で、セル・スタック711内のTFR112をエッチ・ストップとして利用してILD730内に配線トレンチ(wiring trench)732、734を形成する。
配線トレンチ732、734は、底部ワイヤ150の概して上方のILD730の所望でない部分もしくはセル・スタック711の概して上方のILD730の所望でない部分またはその両方を除去する、知られている選択的除去技術によって形成することができる。配線トレンチ734は概して、それぞれ、その下の導電性構造体の少なくとも一部分を露出させる。配線トレンチ732は概して、セル711内のTFR112の上面を露出させ、TFR112の頂面とともにカプセル化層720’部分の頂面を平坦化し、それによって、製造中のNVMセルに応じたカプセル化スペーサ108、208、308、408、508または他の同種のものを形成する。
好ましい実施態様では、示されているように、ワイヤ・トレンチ732が、NVMセルの上面全体(すなわちカプセル化スペーサ(存在するな場合)の頂面およびTFR112の頂面)を露出させる。
知られているエッチング技術を利用して、直角型の側壁(すなわちNVMセルの側壁と平行な側壁)を有する配線トレンチを形成すること、または、示されているように、傾斜型の側壁を有する配線トレンチを形成することができる。
本発明の実施形態によれば、TFR112は、配線トレンチ732を形成するエッチングがそこで止まるストップ層として利用される。このようにして、次のより高位(上位)の配線トレンチ732を、NVMセルに埋め込まれたまたは他のやり方でNVMセルに含まれるエッチ・ストップを利用して形成する。
段階612で利用するエッチング技術は、物理的なエッチング技術もしくはドライ・エッチング技術、または化学的なウェット・エッチングとすることができる。好ましい実施態様では、段階612のエッチング技術が化学的なウェット・エッチングであり、TFR112がウェット・エッチング剤ストップとして構成されている。したがって、希望に応じて、異なるタイプのエッチングに対するエッチ・ストップ層であるようにTFR112を構成することができる。
図14は、本発明のさまざまな実施形態による、TFR112を含むNVMセルを含むICデバイスを形成する製造方法の製造段階614の断面図を示している。段階614で、配線トレンチ732、734内にそれぞれ頂部ワイヤ140を形成する。頂部ワイヤ140は、配線トレンチ732、734内にそれぞれ導電性材料を堆積させることによって形成することができる。
図14の右側の配線構造体に示されているように、頂部ワイヤ140は、NVMセルのTFR112に直接に接続することができる。例えば、ワイヤ140は、TFR112の上面全体、および製造された特定のNVMセルに応じたスペーサ108、208、308、408、508などの上面全体と接触する。いくつかの実施態様では、この頂部ワイヤ140が、TFR112の上面全体と接触し、さらに、隣り合うそれぞれのカプセル化スペーサ108、208、308、408、508などの上面の少なくとも一部分と接触する。頂部ワイヤ140は、頂部状態影響電極と直接に接触する代わりに、NVMセルのTFR112に接触または接続しているため、頂部ワイヤ150からNVMセルに入る電流はTFR112の抵抗によって低減される(この抵抗は、TFR112の材料の選択に基づいて調整可能である)。NVMセルに入る電流をTFR112によって制限することによって、NVMセルの耐久性を向上させることができ、NVMセルに隣接する構成要素に対する不利な影響を限定することができる。
当技術分野で知られているとおり、ICデバイス内の1つまたは複数の電気経路によって、頂部ワイヤ140をICデバイスの他の構成要素に電気的に接続することができる。例えば、1つまたは複数の電気経路によって、頂部ワイヤ140をメモリ・コントローラまたは他の同種のものに接続することができる。このようにして、製造されたNVMセルにICデバイスの構成要素を電気的に接続することができる。
いくつかの実施態様では、水平二等分線に関してNVMセルが対称であることが有益であることがある。そのため、セルの下部の底部ワイヤ150と底部状態影響電極との間に第2のTFR112を追加することができる。本明細書では用語「底部状態影響電極」を、NVMセル内の底部導電性電極であって、NVMセルの水平二等分線をはさんで頂部状態影響電極を反転させたNVMセル内の位置にある底部導電性電極と定義する。
図15では、RRAMセル200が、本発明のさまざまな実施形態に従って、頂部電極206と頂部ワイヤ140との間および底部電極210と底部ワイヤ150との間にTFR112を含む。底部電極210は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極210は、セル200内の底部導電性電極であって、水平二等分線691をはさんで頂部電極206(すなわち頂部状態影響電極)を反転させた位置にある底部導電性電極であるからである。このようなセル200を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層710と加熱層704(存在する場合)との間または底部電極材料層710と基板700(加熱層704が存在しない場合)との間に、追加のエッチ・ストップTFR層716を形成することができる。
セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側壁もしくは側方境界にカプセル化スペーサ208を置くことができ、または他のやり方でカプセル化スペーサ208を接続することができる。カプセル化スペーサ208の上面は上部TFR112の上面と共面とすることができ、カプセル化スペーサ208の下面は底部TFR112の下面と共面とすることができる。頂部ワイヤ140はTFR112の頂面に接続することができ、底部ワイヤ150は底部TFR112に接続することができる。
図16では、FRAMセル400が、本発明のさまざまな実施形態に従って、頂部電極406と頂部ワイヤ140との間のTFR112、および底部電極410と底部ワイヤ150との間にTFR112を含む。底部電極410は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極410は、セル400内の底部導電性電極であって、水平二等分線691をはさんで頂部電極406(すなわち頂部状態影響電極)を反転させた位置にある底部導電性電極であるからである。このようなセル400を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層710と基板700との間に追加のエッチ・ストップTFR層716を形成することができる。
セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側壁もしくは側方境界にカプセル化スペーサ408を置くことができ、または他のやり方でカプセル化スペーサ408を接続することができる。カプセル化スペーサ408の上面は上部TFR112の上面と共面とすることができ、カプセル化スペーサ408の下面は底部TFR112の下面と共面とすることができる。頂部ワイヤ140はTFR112の頂面に接続することができ、底部ワイヤ150は底部TFR112に接続することができる。
図17では、MRAMセル300が、本発明のさまざまな実施形態に従って、頂部電極206と頂部ワイヤ140との間および底部電極312と底部ワイヤ150との間にTFR112を含む。底部電極312は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極312は、セル300内の底部導電性電極であって、水平二等分線691をはさんで頂部電極306(すなわち頂部状態影響電極)を反転させた位置にある底部導電性電極であるからである。このようなセル300を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極材料層710と基板700との間に追加のエッチ・ストップTFR層716を形成することができる。
セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側壁もしくは側方境界にカプセル化スペーサ308を置くことができ、または他のやり方でカプセル化スペーサ308を接続することができる。カプセル化スペーサ308の上面は上部TFR112の上面と共面とすることができ、カプセル化スペーサ308の下面は底部TFR112の下面と共面とすることができる。頂部ワイヤ140はTFR112の頂面に接続することができ、底部ワイヤ150は底部TFR112に接続することができる。
図18は、本発明のさまざまな実施形態による、集積回路(IC)デバイス製造方法800を示している。方法800を利用して、頂部状態影響電極と頂部ワイヤ140との間にTFR112を含む少なくとも1つのNVMメモリ・セルを含む、プロセッサ、マイクロプロセッサ、メモリ、FPGAまたは他の同種のものなどのICデバイスを形成することができる。
方法800は、ブロック802から始まり、続いてNVMセル・スタックを形成する(ブロック804)。例えば、製造するNVMセルのタイプに応じて、適宜、基板700上または加熱層704/底部電極130上にNVMセル・スタック711を形成する。
PCRAM100の実施形態では、加熱層704/底部電極130上に1つの体積のPCM102を形成し、PCM102体積上に頂部電極106を形成し、および頂部電極106上にTFR112を形成することによって、セル・スタック711を形成することができる。いくつかの実施形態では、TFR112上にキャップ718’を形成することによってセル・スタック711をさらに形成することができる。
RRAM200の実施形態では、加熱層704/底部電極130上に底部電極210を形成し、底部電極210上に絶縁体204を形成し、絶縁体204上に頂部電極206を形成し、および頂部電極206上にTFR112を形成することによって、セル・スタック711を形成することができる。いくつかの実施形態では、TFR112上にキャップ718’を形成することによってセル・スタック711をさらに形成することができる。
MRAMセル300の実施形態では、基板700上もしくは底部ワイヤ150上またはその両方に底部電極312を形成し、底部電極312上に底部強磁性体固定層310を形成し、底部強磁性体固定層310上に障壁層302を形成し、障壁層302上に頂部強磁性体自由層304を形成し、頂部強磁性体自由層304上に頂部電極306を形成し、および頂部電極306上にTFR112を形成することによって、セル・スタック711を形成することができる。いくつかの実施形態では、TFR112上にキャップ718’を形成することによってセル・スタック711をさらに形成することができる。
FRAMセル400の実施形態では、基板704上もしくは底部ワイヤ150上またはその両方に底部電極410を形成し、底部電極410上に強誘電体層408を形成し、強誘電体層408上に頂部電極406を形成し、および頂部電極406上にTFR112を形成することによって、セル・スタック711を形成することができる。いくつかの実施形態では、TFR112上にキャップ718’を形成することによってセル・スタック711をさらに形成することができる。
ECRAMセル500の実施形態では、基板704上および底部ワイヤ150上に底部電極510を形成し、底部電極510上に混合イオン電子伝導体512を形成し、混合イオン電子伝導体512上に障壁520を形成し、障壁520上に混合イオン電子伝導体514を形成し、混合イオン電子伝導体514上に頂部電極506を形成し、および頂部電極506上にTFR112を形成することによって、セル・スタック711を形成することができる。いくつかの実施形態では、TFR112上にキャップ718’を形成することによってセル・スタック711をさらに形成することができる。
いくつかの実施態様では、NVMセル・スタック層を形成し(ブロック808)、セル・スタック層上に頂部電極層を形成し(ブロック810)、および頂部電極層上にTFR層を形成することによって(ブロック812)、セル・スタック711を形成することができる。例えば、PCRAMセル100の実施形態では、加熱層704上に相変化材料層を形成し、加熱層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップTFR層716を形成し、およびエッチ・ストップTFR層716上にキャッピング層718を形成することによって、セル・スタック711層を形成することができる。
RRAM200の実施形態では、加熱層704上に底部電極材料層710を形成し、底部電極材料層710上に絶縁体材料層712を形成し、絶縁体材料層712上に頂部電極材料層714を形成し、頂部電極材料層714上にエッチ・ストップTFR層716を形成し、およびエッチ・ストップTFR層716上にキャッピング層718を形成することによって、セル・スタック711を形成することができる。
MRAMセル300の実施形態では、底部電極材料層を形成し、底部電極材料層上に強磁性体固定材料層を形成し、強磁性体固定材料層上に障壁材料層を形成し、障壁材料層上に頂部強磁性体自由層を形成し、頂部強磁性体自由層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップTFR層716を形成し、およびキャッピング層718を形成することによって、セル・スタック711を形成することができる。
FRAMセル400の実施形態では、底部電極材料層を形成し、底部電極材料層上に強誘電体材料層を形成し、強誘電体材料層上に頂部電極材料層を形成し、頂部電極材料層上にエッチ・ストップTFR層716を形成し、およびエッチ・ストップTFR層716上にキャッピング層718を形成することによって、セル・スタック711を形成することができる。
ECRAMセル500の実施形態では、基板上および第1の底部ワイヤ上に底部電極材料層を形成し、底部電極材料層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に障壁材料を堆積させ、障壁層上に混合イオン電子伝導体材料層を堆積させ、混合イオン電子伝導体材料層上に頂部電極材料層を堆積させ、ゲート電極材料層上にエッチ・ストップTFR層716を堆積させ、およびエッチ・ストップTFR層716上にキャッピング層718を堆積させることによって、セル・スタック711を形成することができる。
いくつかの実施態様では、所望でないNVMセル・スタック層部分をエッチングにより除去し、所望のNVMセル・スタック層部分を維持してNVMセル・スタックを形成することによって(ブロック814)、セル・スタック711をさらに形成することができる。例えば、PCRAMセル100の実施形態では、PCM102の体積を維持し、所望でない相変化材料層部分を除去すること、頂部電極106を維持し、所望でない頂部電極材料層部分を除去すること、TFR112を維持し、所望でないエッチ・ストップTFR層716部分を除去すること、もしくはキャップ718’を維持し、所望でないキャッピング層718部分を除去すること、またはこれらの組合せによって、セル・スタック711を形成することができる。
RRAMセル200の実施形態では、底部電極210を維持し、所望でない底部電極材料層710部分を除去することによって、絶縁体材料202を維持し、所望でない絶縁体材料層712部分を除去することによって、頂部電極206を維持し、所望でない頂部電極材料層714部分を除去することによって、TFR112を維持し、所望でないエッチ・ストップTFR層716部分を除去することによって、およびキャップ718’を維持し、所望でないキャッピング層718部分を除去することによって、セル・スタック711を形成することができる。
MRAMセル300の実施形態では、底部電極312を維持し、所望でない底部電極層材料部分を除去することによって、強磁性体固定層310を維持し、所望でない強磁性体固定材料層部分を除去することによって、障壁層302を維持し、所望でない障壁材料層部分を除去することによって、頂部強磁性体自由層304を維持し、所望でない頂部強磁性体自由層部分を除去することによって、TFR112を維持し、所望でないエッチ・ストップTFR層716部分を除去することによって、およびキャップ718’を維持し、所望でないキャッピング層718部分を除去することによって、セル・スタック711を形成することができる。
FRAMセル400の実施形態では、底部電極410を維持し、所望でない底部電極材料層部分を除去することによって、強誘電体層408を維持し、所望でない強誘電体材料層部分を除去することによって、頂部電極406を維持し、頂部電極材料層部分を除去することによって、TFR112を維持し、所望でないエッチ・ストップTFR層716部分を除去することによって、およびキャップ718’を維持し、所望でないキャッピング層718部分を除去することによって、セル・スタック711を形成することができる。
ECRAMセル500の実施形態では、底部電極510を維持し、所望でない底部電極材料層部分を除去することによって、混合イオン電子伝導体512を維持し、混合イオン電子伝導体材料層の所望でない部分を除去することによって、障壁520を維持し、障壁材料層の所望でない部分を除去することによって、混合イオン電子伝導体514を維持し、混合イオン電子伝導体材料層の所望でない部分を除去することによって、頂部電極506を維持し、頂部電極材料層の所望でない部分を除去することによって、TFR112を維持し、エッチ・ストップTFR層716の所望でない部分を除去することによって、およびキャップ718’を維持し、キャッピング層718の所望でない部分を除去することによって、セル・スタック711を形成することができる。
CBRAMセル900の実施形態では、底部電極910を維持し、所望でない底部電極材料層710部分を除去することによって、固体電解質902を維持し、所望でない固体電解質層部分を除去することによって、頂部電極906を維持し、所望でない頂部電極材料層714部分を除去することによって、TFR112を維持し、所望でないエッチ・ストップTFR層716部分を除去することによって、およびキャップ718’を維持し、所望でないキャッピング層718部分を除去することによって、セル・スタック711を形成することができる。
方法800は、続いて、NVMスタック側壁にカプセル化スペーサを形成することができる(ブロック816)。例えば、NVMスタック711の側壁にカプセル化スペーサ108、208、308、408、508または他の同種のものを形成する。カプセル化スペーサは、適宜、基板700上または加熱層704上にカプセル化層を形成し、NVMスタックの周囲にカプセル化層を形成することによって(ブロック818)形成することができる。
カプセル化層の所望でない部分を除去することによって(ブロック820)、カプセル化スペーサをさらに形成することができる。例えば、所望でないカプセル化層部分を、化学的または物理的エッチングによって除去する。それらの所望のまたは維持されたカプセル化層部分は、カプセル化スペーサ108、208、308、408、508または他の同種のものを事実上形成し、NVMスタックの側壁または側面に位置する(ブロック822)。
方法800は、続いて、TFR112上もしくはカプセル化スペーサ上またはその両方に頂部ワイヤを形成することができる(ブロック824)。例えば、TFR112の上面の上方およびカプセル化スペーサの上面の上方に形成されたILD730内に頂部ワイヤ140を形成する。TFR112の頂面をエッチ・ストップとして利用してILD730内にワイヤ・トレンチ732を形成することができ(ブロック826)、それによってTFR112の上面を露出させ、スペーサ108、208、308、408、508または他の同種のものの上面の少なくとも一部分を露出させることができる。頂部ワイヤ150は、ワイヤ・トレンチ732内に導電性材料を、導電性材料がTFR112の上面と接触し、スペーサの少なくとも一部分と接触するように堆積させることによって形成することができる(ブロック828)。化学機械研摩を利用して、頂部ワイヤ140の頂面およびILD730の頂面を平坦化することができる。ブロック830で方法800を終了することができる。
図19は、本発明のさまざまな実施形態による、TFR112を含むCBRAMセル900の断面を示している。
CBRAMは、デバイスを低抵抗にする金属プレート間の可逆的導電性フィラメント(CF)の成長を利用する不揮発性固体メモリ技術である。この基本記憶単位(「セル」)を、異なる抵抗特性を示すいくつかの異なる状態またはレベルにプログラムすることができる。これらのプログラム可能なセル状態を使用して異なるデータ値を表現することができ、これにより情報の記憶を可能にすることができる。
CBRAMセルは、銅、銀または他の同種のものなどの犠牲金属層である頂部電極(アノード)を含むことができる。セルはさらに、頂部電極と底部電極との間にはさまれた絶縁体層を形成するGeS2、AlOx、GdOx、MOxなどの固体電解質の薄膜を含む。底部電極(カソード)は、タングステン、白金または他の同種のものなどの不活性金属からなる。
シングルレベルCBRAMデバイスでは、それぞれのセルを、s=2個の状態、すなわちLRSおよびHRSのうちの1つにセットすることができ、これにより1セルにつき1ビットの記憶を可能にすることができる。特定の極性の電圧をデバイスを横切って印加すると、犠牲活性金属のイオンは電解質を通って拡散し、カソードで還元される。このことは、頂部電極と底部電極とを接続する導電性フィラメント(CF)の形成につながり、これによってデバイスはLRSまたはオン状態になる。反対極性の電圧を印加すると、CFは消失し、デバイスはHRSまたはオフ状態に戻る。これらの異なる状態(LRS/HRS)が、セルに記憶されたビット(1または0)を示す。
CBRAMセルにおけるデータの読取りおよび書込みは、セルに適切な電圧を印加することによって達成される。書込み動作では、所望のセル状態を誘起するために、その結果生じるプログラミング信号によって、CFが形成され、または形成されない。CBRAMセルの読取りは、セル抵抗をセル状態のメトリックとして使用して実行される。読取り電圧を印加するとセルに電流が流れ、この読取り電流はセルの抵抗に依存する。したがって、セルの読取り電流を測定することによってプログラムされたセル状態の指示が得られる。この抵抗メトリックに対しては、読取り電圧の印加がプログラムされたセル状態を乱さないことを保証するために、十分に低い読取り電圧が使用される。次いで、この抵抗メトリックを、プログラム可能なセル状態に対する予め定められた参照レベルと比較することによって、セル状態の検出を実行することができる。
CBRAMセル900は、頂部電極906と底部電極910との間に置かれた固体電解質902を含む。示されたセル状態は、絶縁体902中でCF904が形成されている中間状態を表している。プログラムされたセル状態を読み取るために読取り電圧を印加すると、その結果生じる読取り電流は、CF904が形成されていない固体電解質902を流れるよりもむしろ、主として、頂部電極906と底部電極910との間のCF904を通る電流経路を通って流れる。
CBRAMセル900はさらに、頂部電極906の頂面に置かれたTFR112を含む。TFR112は、イオンを緩和することによって与えられる電圧束を軽減することができる。ECRAMでは、セル500をプログラムした後に、イオンが、再び障壁520を横切って緩和することがあり、その結果、セル500はある電圧を保持する。いくつかの用途では、TFR112が、イオンが再び障壁520を横切って緩和するこの効果を軽減することができる。さらに、障壁520を横切る短絡をセル500が形成する場合には、TFR112が、例えばニューラル・ネットからドロップするための識別に対するベース抵抗値を提供する。さらに、いくつかの実施態様では、固体電解質902中の最適なまたは所望の状態変化振る舞いを駆動するのに、頂部電極906の導電率が高すぎることがあり、TFR112は、頂部電極906から固体電解質902を通って流れる電流を制限し、または概して低減させる電流低減手段の役目を果たす。TFR112は、CBRAMセル900のCF904が形成されたときに安定抵抗器の役割を果たすことができる。電極間にCF904接続ができるとすぐに、所与の電圧における電流は急増し、TFR112は、セル900の全体の安定抵抗器の役目を果たす。絶縁体904を通る電流をTFR112によってこのように制限することによって、CBRAMセル900の耐久性を向上させることができ、CBRAMセル900に隣接する構成要素に対する不利な影響を限定することができる。
このMIMスタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界にカプセル化スペーサ908を置くことができ、またはMIMスタックの側壁もしくは側方境界およびTFR112の側壁もしくは側方境界に他のやり方でカプセル化スペーサ908を接続することができる。カプセル化スペーサ908の上面はTFR112の上面と共面とすることができ、カプセル化スペーサ908の下面は底部電極910の下面と共面とすることができる。
いくつかの実施態様では、カプセル化スペーサ908を省くことができ、その代わりに、例えば図12に示されているILD730を形成することができる(すなわち、ILD730は、MIMスタックの側壁または側方境界およびTFR112の側壁または側方境界に接触することができる)。
TFR112の頂面に頂部ワイヤ140を接続することができ、底部電極910に底部ワイヤ150を接続することができる。当技術分野で知られているとおり、頂部ワイヤ140もしくは底部ワイヤ150またはその両方を、メモリ・コントローラまたは他の同種のものなどのICデバイスの他の構成要素に電気的に接続することができる。
図20では、CBRAMセル900が、本発明のさまざまな実施形態に従って、頂部電極906と頂部ワイヤ140との間および底部電極910と底部ワイヤ150との間にTFR112を含む。底部電極910は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極910は、セル900内の底部導電性電極であって、水平二等分線691をはさんで頂部電極906(すなわち頂部状態影響電極)を反転させた位置にある底部導電性電極であるからである。このようなセル900を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極910材料層と加熱層704(存在する場合)との間または底部電極910材料層と基板700(加熱層704が存在しない場合)との間に、追加のエッチ・ストップTFR層716を形成することができる。
セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側方境界にカプセル化スペーサ908を置くことができ、またはセル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側方境界に他のやり方でカプセル化スペーサ908を接続することができる。カプセル化スペーサ908の上面は上部TFR112の上面と共面とすることができ、カプセル化スペーサ908の下面は底部TFR112の下面と共面とすることができる。頂部ワイヤ140はTFR112の頂面に接続することができ、底部ワイヤ150は底部TFR112に接続することができる。
図21では、ECRAMセル500が、本発明のさまざまな実施形態に従って、頂部電極506と頂部ワイヤ140との間および底部電極510と底部ワイヤ150との間にTFR112を含む。底部電極510は、底部状態影響電極であると解釈すべきである。なぜなら、底部電極510は、セル500内の底部導電性電極であって、水平二等分線691をはさんで頂部電極506(すなわち頂部状態影響電極)を反転させた位置にある底部導電性電極であるからである。このようなセル500を製造するために、本明細書で企図されている他の製造段階に加えて、底部電極510材料層と基板700との間に追加のエッチ・ストップTFR層716を形成することができる。
セル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側方境界にカプセル化スペーサ508を置くことができ、またはセル層側壁の側壁もしくは側方境界ならびに対称の頂部および底部TFR112層の側方境界に他のやり方でカプセル化スペーサ508を接続することができる。カプセル化スペーサ508の上面は上部TFR112の上面と共面とすることができ、カプセル化スペーサ508の下面は底部TFR112の下面と共面とすることができる。頂部ワイヤ140は頂部TFR112の頂面に接続することができ、底部ワイヤ150は底部TFR112の底面に接続することができる。
添付図およびこの説明は、本発明の実施形態ならびにそれらの特徴および構成要素を図示および説明したものである。この説明で使用した特定の名称は単に便宜上のものであり、したがって、本発明は、そのような名称によって識別もしくは暗示または識別および暗示される特定のプロセスによって限定されるべきでないことを当業者は理解しよう。したがって、本明細書に記載された実施形態は、あらゆる点で例示を意図したものであり、限定を意図したものではないこと、および本発明の範囲を決定するためには添付の特許請求の範囲を参照することが望まれる。
明確にするために付言すると、本明細書で企図されているさまざまなカプセル化スペーサの頂面は、頂部TFR112の頂面と共面である必要はない。代替実施態様では、さまざまなカプセル化スペーサの頂面を頂部TFR112の底面と共面とすることができ、頂部状態影響電極の頂面と頂部状態影響電極の底面との間に置くことができ、または他の同様の位置に置くことができる。一般に、本明細書で企図されているカプセル化スペーサの頂面は最上位の状態変化構造体の頂面よりも高くすることができ、本明細書で企図されているカプセル化スペーサの底面はセル内の最下位の状態変化構造体の底面よりも低くすることができる。
そうではないと記載されている場合を除いて、または本明細書に記載されていることに加えて、用語「堆積させる(deposit)」、「堆積させている(depositing)」、「堆積させた(deposited)」などは、材料を堆積させるのに適した現在知られているまたは後に開発される任意の技術を含むことができ、それらの技術には、限定はされないが、CVD、LPCVD、PECVD、半常圧(semi-atmosphere)CVD(SACVD)、高密度プラズマCVD(HDPCVD)、急速熱CVD(RTCVD)、超高真空CVD(UHVCVD)、リミテッド・リアクション・プロセシング(limited reaction processing)CVD(LRPCVD)、金属有機CVD(MOCVD)、スパッタリング堆積、イオン・ビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理蒸着(PVD)、原子レベル堆積(ALD)、化学酸化、分子線エピタキシ(MBE)、めっきまたは蒸着が含まれる。
本明細書における「垂直(vertical)」、「水平(horizontal)」などの用語への言及は、基準系(frame ofreference)を確立するために例示のためになされたものであり、限定を意図したものではない。本明細書で使用される用語「水平」は、基板700の実際の空間的向きに関わらず、基板700の従来の平面または表面に対して平行な平面と定義される。用語「垂直」は、上で定義した水平に対して垂直な方向を指す。「上(on)」、「上方(above)」、「下方(below)」、「側方(side)」(「側壁」などに関して)、「より高い(higher)」、「より低い(lower)」、「上方(over)」、「下方(beneath)」および「下(under)」などの用語は水平面に関して定義される。本発明を説明するために、本発明の範囲を逸脱しない範囲で、他のさまざまな基準系を使用することができることが理解される。
Claims (20)
- 不揮発性メモリ(NVM)であって、
状態変化構造体と接する頂部状態影響電極であり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記頂部状態影響電極と、
頂部ワイヤと、
前記頂部状態影響電極と前記頂部ワイヤとの間にあって、前記頂部状態影響電極および前記頂部ワイヤのそれぞれと接する第1の薄膜抵抗体(TFR)と
を備える不揮発性メモリ(NVM)。 - 前記第1のTFRが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、請求項1に記載のNVM。
- 前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記第1のTFRの側壁上のカプセル化スペーサをさらに備える、
請求項1に記載のNVM。 - 前記頂部ワイヤがさらに前記カプセル化スペーサに接続されている、請求項3に記載のNVM。
- 前記第1のTFRが、前記頂部ワイヤから前記頂部状態影響電極への電流を低減させる、請求項1に記載のNVM。
- 前記状態変化構造体の側壁、前記頂部状態影響電極の側壁および前記第1のTFRの側壁が共面である、請求項3に記載のNVM。
- 底部状態影響電極と、
底部ワイヤと、
前記底部状態影響電極と前記底部ワイヤとの間にあって、前記底部状態影響電極および前記底部ワイヤのそれぞれに接続された第2のTFRと
をさらに備える、請求項1に記載のNVM。 - 前記第2のTFRが、前記底部状態影響電極から前記底部ワイヤへの電流を低減させる、請求項7に記載のNVM。
- 集積回路(IC)デバイス製造方法であって、
底部ワイヤの上に、前記底部ワイヤとインラインの底部状態影響電極を形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に薄膜抵抗体(TFR)を形成すること
を含む集積回路(IC)デバイス製造方法。 - 前記TFR上に直接にキャップを形成すること
をさらに含む、請求項9に記載のICデバイス製造方法。 - 前記状態変化構造体の少なくとも1つの側壁上、前記頂部状態影響電極の側壁上および前記TFRの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項10に記載のICデバイス製造方法。 - 前記キャップの頂面の上に、頂面を備えるブランケット層間誘電体(ILD)層を形成すること
をさらに含む、請求項11に記載のICデバイス製造方法。 - 前記TFRをエッチ・ストップとして利用して前記ILD内に頂部ワイヤ・トレンチをエッチングすることをさらに含み、前記エッチングが前記TFRの頂面を露出させる、
請求項12に記載のICデバイス製造方法。 - 前記ワイヤ・トレンチ内および前記TFRの露出した前記頂面上に頂部ワイヤを形成することをさらに含み、前記TFRが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、
請求項13に記載のICデバイス製造方法。 - 集積回路(IC)デバイス製造方法であって、
底部ワイヤ上に直接に底部薄膜抵抗体(TFR)を形成すること、
前記底部ワイヤとインラインの底部状態影響電極を前記底部TFR上に直接に形成することであり、前記底部TFRが、前記底部ワイヤと前記底部状態影響電極を電気的に直列に接続する、前記形成すること、
前記底部状態影響電極上に状態変化構造体を形成すること、
前記状態変化構造体上に直接に頂部状態影響電極を形成することであり、前記頂部状態影響電極が、前記状態変化構造体の検出可能な属性を変化させ、前記状態変化構造体の前記検出可能な属性がデータ値を表す、前記形成すること、および
前記頂部状態影響電極上に直接に頂部TFRを形成すること
を含む、集積回路(IC)デバイス製造方法。 - 前記頂部TFR上に直接にキャップを形成すること
をさらに含む、請求項15に記載のICデバイス製造方法。 - 前記底部TFRの少なくとも1つの側壁上、前記底部状態影響電極の側壁上、前記状態変化構造体の側壁上、前記頂部状態影響電極の側壁上および前記頂部TFRの側壁上にカプセル化スペーサを形成すること
をさらに含む、請求項16に記載のICデバイス製造方法。 - 前記キャップの頂面の上方に、頂面を備えるブランケット層間誘電体(ILD)層を形成すること
をさらに含む、請求項17に記載のICデバイス製造方法。 - 前記頂部TFRをエッチ・ストップとして利用して前記ILD内に頂部ワイヤ・トレンチをエッチングすることをさらに含み、前記エッチングが前記頂部TFRの頂面を露出させる、
請求項18に記載のICデバイス製造方法。 - 前記ワイヤ・トレンチ内および前記頂部TFRの露出した前記頂面上に頂部ワイヤを形成することをさらに含み、前記頂部TFRが、前記頂部ワイヤと前記頂部状態影響電極を電気的に直列に接続する、
請求項19に記載のICデバイス製造方法。
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