KR20050093704A - 반도체 장치의 제조 방법 - Google Patents

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KR20050093704A
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하야노가쯔야
하세가와노리오
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

반도체 장치의 납기를 단축한다. 마스크 기판(2)의 주면 위에, 레지스트막으로 이루어지는 차광막(5)과, 그 차광막(5)의 일부를 개구함으로써 형성된 광 투과 패턴(6a)을 형성하고, 그 차광막(5)을 피복하도록 평탄성 막(8)을 형성하고, 또한 그 평탄성 막(8)의 평탄한 상면 위에 레지스트막으로 이루어지는 위상 시프터(7a)를 형성했다. 노광 시에는, 동일한 치수, 형상 및 배치의 마스크 패턴으로 되지만, 시프터가 반전하도록 배치된 복수의 전사 영역을 동일 위치에 중첩하여 노광한다. 이에 의해, 반도체 웨이퍼 위의 포지티브형의 포토레지스트막에 라인 패턴을 전사한다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치의 제조 기술에 관한 것으로, 특히 위상 시프트 마스크를 이용한 노광 기술에 관한 것이다.
초해상 기술인 위상 시프트 기술에 대해서는, 예를 들면 일본 특개평6-83032호 공보에 기재되어 있으며, 크롬으로 형성된 차광 패턴을 갖는, 소위 크롬 마스크 위에 전자선 묘화용 레지스트로 위상 시프터를 형성하는 위상 시프트 마스크가 개시되어 있다. 또한, 이 문헌에는, 위상 시프터의 재료로서 전자선 묘화용 레지스트를 이용한 경우의 문제로서, 위상 시프터의 투과율에 기인한 노광광의 감쇠를 예로 들어, 이것을 해결하는 수단으로서 위상 시프터의 배치를 반전시킨 2매의 마스크를 준비하고, 이들을 중첩하여 노광함으로써, 위상 시프터에서의 노광광의 감쇠를 상보하는 방법이 개시되어 있다(특허 문헌1 참조). 이 문헌에 기재된 기술에서는, 위상 시프터의 패터닝 자체나 패터닝의 수정이 용이하므로 마스크의 제조 시간을 단축할 수 있는 것 외에, 위상 시프터 패턴의 정밀도를 향상할 수 있고, 게다가 결함 보증의 간략화가 가능하다.
<특허 문헌1> 일본 특개평6-83032호 공보
그런데, 상기 문헌의 기술에서는, 이하의 과제가 있는 것을 본 발명자는 발견하였다.
즉, 차광 패턴이 크롬이기 때문에, 차광 패턴에 대하여 상기한 바와 같은 효과를 기대할 수 없다. 이 때문에, 예를 들면 반도체 장치의 납기의 단축을 한층 더 저해한다는 문제가 있다. 한편, 크롬으로 이루어지는 차광 패턴을 레지스트로 이루어지는 차광 패턴으로 바꾸는 경우에는, 그 레지스트로 이루어지는 차광 패턴에 노광광에 대한 차광성을 갖게 하기 위해서는, 어느 정도의 두께가 필요하게 되어, 그 레지스트로 이루어지는 차광 패턴의 인접간의 어스펙트비가 높아진다. 이 때문에, 위상 시프터용의 레지스트막을 단지 단순하게 마스크 기판 위에 퇴적하면, 레지스트로 이루어지는 차광 패턴의 인접간의 위상 시프터용 레지스트막의 상면에 오목부가 생겨, 두께가 부분적으로 상이하게 된 결과, 하나의 투과 영역을 투과한 광 중에서의 위상 제어가 어렵다는 문제가 있다. 이 문제는, 위상 시프터의 배치를 반전시킨 2매의 마스크를 중첩하여 노광함으로써도 해소할 수 없다.
본 발명의 목적은, 반도체 장치의 납기를 단축할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은, 마스크를 이용한 축소 투영 노광에 의해 반도체 웨이퍼의 주면 위의 레지스트막에 원하는 패턴을 전사하는 공정을 포함하고,
상기 마스크는, 제1면 및 그 반대측의 제2면을 갖는 마스크 기판과, 상기 마스크 기판의 제1면 위에 형성된 레지스트로 이루어지는 차광막과, 상기 레지스트로 이루어지는 차광막에 개구된 광 투과 영역과, 상기 차광막을 피복하도록 상기 마스크 기판의 제1면 위에 형성된 평탄성 막과, 상기 평탄성 막 위에 형성된 레지스트로 이루어지는 위상 시프터를 구비하고,
상기 평탄성 막은, 상기 광 투과 영역 내를 투과하는 광의 위상의 오차가 허용 범위 내로 되도록, 상기 광 투과 영역을 형성하기 때문에 상기 레지스트로 이루어지는 차광막에 개구된 부분에 매립되는 것이다.
본원 발명을 상세히 설명하기 전에, 본 실시예에서의 용어의 의미를 설명하면 다음과 같다.
1. 「차광 영역」, 「차광 패턴」, 「차광막」 또는 「차광」이라고 할 때에는, 그 영역에 조사되는 노광광 중, 40% 미만을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 0% 내지 30% 미만의 것이 사용된다.
2. 「투명」, 「투명막」, 「광 투과 영역」, 「광 투과 패턴」이라고 할 때에는, 그 영역에 조사되는 노광광 중, 60% 이상을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다.
또, 본 실시예에서 마스크라고 할 때에는 레티클도 포함하는 넓은 개념을 나타낸다.
이하의 실시예에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시예로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세 내용, 보충 설명 등의 관계에 있다. 또한, 이하의 실시예에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 되고, 이하이어도 된다. 또한, 이하의 실시예에서, 그 구성 요소(요소 단계 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되어지는 경우 등을 제외하고, 반드시 필수적인 것은 물론 아니다. 마찬가지로, 이하의 실시예에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되어지는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사하거나 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시예를 설명하기 위한 전체 도면에서 동일 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다. 이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다.
(제1 실시예)
우선, 본 제1 실시예의 반도체 장치의 제조 방법에서 이용하는 마스크의 일례를 도 1∼도 3에 도시한다. 도 1은 본 제1 실시예의 마스크(1A)의 전체 평면도를 도시하고, 도 2 및 도 3은 각각 도 1의 XA-XA 선 및 XB-XB 선의 단면도를 도시하고 있다. 또, 도 1은 평면도이지만 도면을 보기편하게 하기 위해 해칭으로 표현한다. 또한, 도 1∼도 3에는 각 도면의 위치 관계를 이해하기 쉽게 하기 위해 좌표 X1∼X12를 도시한다.
본 제1 실시예의 마스크(1A)는, 집적 회로 패턴으로서 라인 패턴(배선이나 전극의 패턴 등)을 전사하기 위한 마스크를 예시하고 있다. 마스크(1A)를 구성하는 평면 구형의 마스크 기판(2)은, 예를 들면 노광광에 대하여 투명한 합성 석영 글래스로 이루어지고, 그 주면(제1면) 전면의 평탄도(flatness)는 Max-Min인데, 예를 들면 0.2∼0.5㎛ 정도이다. 이 마스크 기판(2)의 주면(제1면)에는, 예를 들면 평면 구형의 2개의 전사 영역(3A, 3B)이 도 1의 상하 방향(노광 장치의 스캔 방향 SC)을 따라 배열하여 배치되어 있다. 각 전사 영역(3A, 3B)은, 예를 들면 하나의 반도체 칩(이하, 단순히 칩이라고 함)을 전사하는 영역에 상당하고 있으며, 동일한 평면 형상 및 치수로 형성되어 있다. 또, 본 제1 실시예에서는, 후술한 바와 같이, 이 2개의 전사 영역(3A, 3B)을 중첩하여 노광함으로써 반도체 웨이퍼(이하, 단순히 웨이퍼라고 함)의 하나의 칩 영역 내의 포토레지스트막에 원하는 라인 패턴을 전사한다.
이러한 마스크 기판(1)의 주면 위에는, 2 종류의 차광막(4, 5)이 형성되어 있다. 한쪽의 차광막(4)은, 예를 들면 크롬(Cr)의 단체막 또는 크롬과 산화 크롬과의 적층막 등과 같은 금속막으로 이루어지고, 각 전사 영역(3A, 3B)의 외주 영역에 형성되어 있다. 다른 쪽의 차광막(5)은, 예를 들면 레지스트막으로 이루어지고, 각 전사 영역(3A, 3B)의 내측 영역에 형성되어 있다. 이 차광막(5)은, 그 광학 농도(OD : Optical Density)값이, 일반적으로 규격값으로 되는 OD3(두께 100㎚의 크롬막이 갖는 차광율과 거의 동일함) 또는 OD3 이상(즉, 마스크(1A)에 입사한 노광광의 1/1000 또는 1/1000 이하를 투과하는 정도의 차광율)으로 되도록 구성되어 있다. 이러한 관점으로부터 차광막(5)의 구체적인 레지스트 재료로서는, 예를 들면 폴리비닐페놀계 수지 등이 있다. 또한, 차광막(5)의 두께는, 상기 차광성 상의 조건을 충족시키도록, 상기 금속막으로 이루어지는 차광 패턴(4)보다도 대폭 두껍게 형성되어 있는데, 예를 들면 650㎚ 정도로 되어 있다. 차광막(5)을 구성하는 레지스트막에 색소 등을 첨가함으로써 노광광에 대한 차광성을 높여도 된다.
또한, 각 전사 영역(3A, 3B)에는 라인 패턴을 전사하기 위한 복수의 광 투과 패턴(6a, 6b)이 배치되어 있다. 광 투과 패턴(6a, 6b)은, 상기 차광막(5)의 일부를 개구함으로써 형성되어 있다. 도 1에서는, 상기 각 전사 영역(3A, 3B)에, 광 투과 패턴 밀영역(密領域)(도 1 좌측)과 광 투과 패턴 소영역(疎領域)(도 1 우측)이 존재하는 경우가 예시되어 있다. 광 투과 패턴 밀영역은, 상기 라인 패턴 전사용의 광 투과 패턴(6a, 6b)이 복수 밀집하여 배치되어 있는 영역이다. 한편, 광 투과 패턴 소영역은, 상기 라인 패턴 전사용의 광 투과 패턴(6a, 6b)이 드문드문 고립된 상태로 배치되어 있는 영역이다. 또, 여기서는 광 투과 패턴 소영역에 하나의 광 투과 패턴(6a, 6b)이 배치되어 있는 경우가 예시되어 있지만, 복수의 광 투과 패턴이 배치되어 있는 경우에도, 상호 인접하는 광 투과 패턴의 쌍방의 투과광의 간섭이 적은 상태로 배치되어 있는 경우에는, 소영역의 고립 패턴인 것으로 한다.
각 전사 영역(3A, 3B) 내에서, 광 투과 패턴(6a, 6b)의 설계 상의 형상 및 치수는, 상호 동일하게 되어 있다. 또한, 각 전사 영역(3A, 3B) 내의 광 투과 패턴 밀영역에는, 상호 인접하는 광 투과 패턴(6a, 6b)을 투과한 광의 위상이 180도 반전하도록, 태선으로 나타내는 위상 시프터(이하, 단순히 시프터라고 함 : 7a, 7b)가 배치되어 있다. 즉, 각 전사 영역(3A, 3B)의 광 투과 패턴 밀영역은, 강한 초해상이 실현 가능한 레벤슨형으로 되어 있다. 이와 같이 광 투과 패턴 밀영역의 광 투과 패턴(6a, 6b)에 시프터(7a, 7b)를 배치함으로써, 위상 시프트 효과에 의해, 높은 해상 특성을 얻는 것이 가능하게 되어 있다.
또한, 상기 마스크(1A) 각각의 전사 영역(3A, 3B)의 광 투과 패턴(6a, 6b) 끼리 비교한 경우, 전사 영역(3A)과 전사 영역(3B)에서, 광 투과 패턴 밀영역 및 광 투과 패턴 소영역의 광 투과 패턴(6a, 6b)의 배치는 동일하고, 중첩되는 광 투과 패턴(6a, 6b)의 설계 상의 형상 및 치수도 동일하다. 단, 전사 영역(3A, 3B)의 시프터(7a, 7b)의 배치는 상호 반대로 되어 있다. 즉, 전사 영역(3A, 3B)을 웨이퍼의 하나의 칩 영역에 중첩하여 노광할 때에, 전사 영역(3A)의 소정의 광 투과 패턴(6a)을 투과한 광과, 그 전사 영역(3A)의 소정의 광 투과 패턴(6a)에 대하여 평면적으로 중첩되는 전사 영역(3B)의 소정의 광 투과 패턴(6b)을 투과한 광에서는, 투과광의 위상이 180도 반전하도록 시프터(7a, 7b)가 배치되어 있다. 여기서는, 전사 영역(3A)의 광 투과 패턴 소영역에 시프터를 배치하지 않고, 전사 영역(3B)의 광 투과 패턴 소영역에 시프터(7b)를 배치한 경우를 예시했지만, 각 전사 영역(3A, 3B)의 광 투과 패턴 소영역의 광 투과 패턴(6a, 6b) 모두 시프터(7a, 7b)를 배치하지 않는 구성으로 해도 된다.
상기 시프터(7a, 7b)는, 예를 들면 상부 탑재막 시프터로 되어 있다. 즉, 시프터(7a, 7b)는, 마스크 기판(2)의 주면(제1면) 위의 평탄성 막(8) 위에, 레지스트막을 패터닝함으로써 형성되어 있다. 상부 탑재막 시프터 구성인 경우, 차양 구성을 필요로 하는 홈형 시프터에 비교하여 마스크(1A)의 제조를 매우 용이하게 할 수 있다. 즉, 마스크(1A)의 제조 공정수를 저감할 수 있으므로, 마스크(1A)의 제조 시간을 단축할 수 있다. 또, 마스크(1A)의 수율을 향상시킬 수 있다. 특히 홈 시프터의 차양 구조는, 차양 길이가 길수록 유효하지만, 웨이퍼 위의 패턴의 미세화 요구에 따라 마스크(1A)의 패턴도 미세화되어 있으므로, 차양 길이의 증장(增長)에는 한계가 있다. 따라서, 차양 구조를 채용하지 않아도 패턴 치수 정밀도의 향상을 도모할 수 있는 본 제1 실시예의 기술은, 패턴의 미세화에 적합한 기술이다. 이러한 시프터(7a, 7b) 형성용의 레지스트막은, 시프터(7a, 7b)가 노광광에 대하여 투명하게 되도록 재료 선택이나 두께 설정이 이루어져 있다. 또, 시프터(7a, 7b)의 두께 D에 대해서는, 투과광의 위상을 180도 반전시키기 위해, D=λ/(2(n-1))를 충족하도록 설정되어 있다(상기 식의 n은 소정의 노광 파장의 노광광에 대한 시프터(7a, 7b)의 굴절율, λ은 노광 파장). 이러한 관점으로부터 시프터(7a, 7b)의 구체적인 레지스트 재료로서는, 예를 들면 폴리에틸렌계의 수지 등이 있다. 또한, 시프터(7a, 7b)의 두께는, 상기 차광막(5) 형성용의 레지스트막보다도 얇은데, 예를 들면 115∼120㎚ 정도이다.
상기 평탄성 막(8)은, 마스크 기판(1)의 주면(제1면)의 차광막(4, 5)을 피복하도록 형성되어 있다. 평탄성 막(8)은, 차광막(5)에 기인하는 베이스의 단차를 완화하는 기능을 구비한 막으로서, 평탄성 막(8)의 상면은, 그 상면 내에서 거의 평탄하게 되도록 형성되어 있다. 평탄성 막(8)의 상면은, 완전하게 평탄하면 가장 바람직하지만, 반드시 완전하게 평탄할 필요는 없으며, 시프터(7a)가 배치된 하나의 광 투과 패턴(6a)(또는 시프터(7b)가 배치된 광 투과 패턴(6b)) 안을 투과하는 광에 위상차가 발생하지 않도록, 또는 발생해도 오차의 범위로 되도록, 광 투과 패턴(6a)(또는 광 투과 패턴(6b))용으로 차광막(5)에 형성된 개구부 내에 매립되어 있으면 된다. 구체적으로 설명하면, 평탄화 후의 단차는 노광 파장의 50% 이하로 하면 되고, 30% 이하까지 단차가 저감되는 것이 바람직하다. 이것은 다음과 같은 이유때문이다.
도 4는 일반적인 상부 탑재막 시프터형의 위상 시프트 마스크(50)의 주요부 단면도를 도시하고 있다. 마스크 기판(51)의 주면에는 금속막으로 이루어지는 차광 패턴(52)과, 광 투과 패턴(53)이 형성되어 있다. 상호 인접하는 광 투과 패턴(53)의 한쪽에 시프터(54)가 배치되어 있다. 시프터(54)는 차광 패턴(52)에 접하도록 마스크 기판(52) 위에 형성되어 있으므로, 시프터(54)의 상면은 차광 패턴(52)의 두께에 의해 약간의 오목부가 형성된다. 이 때문에, 시프터(54)가 배치된 하나의 광 투과 패턴(53)을 투과한 노광광 L1, L2의 위상에 차가 발생하는 경우가 있다. 이 위상 시프트 마스크(50)의 경우에는, 차광 패턴(52)이 금속막으로 이루어져 얇기(어스펙트비가 작기) 때문에, 상기 위상차의 문제는 그다지 문제되지 않지만, 도 5에 도시한 바와 같이, 차광막(5)을 레지스트막으로 형성한 경우, 상기한 바와 같이 차광막(5)을 노광광에 대하여 차광성이 얻어지도록 하기 위해 금속막의 차광 패턴보다도 대폭 두껍게 할 필요가 있기(어스펙트비도 크기) 때문에, 그 차광막(5)에 직접 접하도록 마스크 기판(2) 위에 시프터(7a)를 형성하면, 시프터(7a)의 상면에 차광막(5)의 두께에 기인하여 큰 오목부가 형성된다. 이 때문에, 시프터(7a)가 배치된 하나의 광 투과 패턴(6a)을 투과한 노광광 L1, L2의 위상의 차가 커진다. 이 문제는 전사 영역(3A, 3B)을 중첩하여 노광해도 해소할 수 없다. 이것에 대하여, 본 제1 실시예에서는, 도 2, 도 3 및 도 6에 도시한 바와 같이, 평탄성 막(8)을 형성하고, 그 위에 시프터(7a, 7b)를 형성함으로써, 시프터(7a, 7b)의 평탄성을 향상시킬 수 있으므로, 시프터(7a, 7b)가 배치된 하나의 광 투과 패턴(6a, 6b)을 투과한 노광광 L1, L2에 위상차가 발생하지 않도록, 또는 발생해도 허용 범위를 초과하지 않도록 할 수 있다.
또한, 평탄성 막(8)을 형성하지 않는 경우, 베이스의 차광막(8)의 막 두께에 기인하는 단차나 패턴의 소밀의 상태에 따라, 시프터 형성용의 레지스트막의 두께에 변동이 발생하므로, 위상차에도 변동이 발생한다. 또한, 마스크 기판(2)의 주면 내의 시프터 형성용의 레지스트막의 두께 분포는, 그대로 위상차 분포로 되므로, 시프터 형성용의 레지스트막의 두께 제어는 중요하지만, 베이스에 단차나 패턴 소밀의 차가 있으므로, 시프터 형성용의 레지스트막의 두께 제어가 어렵다. 이것에 대하여, 평탄성 막(8)을 형성하는 본 제1 실시예에 따르면, 시프터(7a, 7b) 형성용의 레지스트막의 평탄성을 향상시킬 수 있으므로, 시프터(7a, 7b)의 패터닝을 용이하게 할 수 있다. 또, 마스크(1A)의 주면 내의 복수의 시프터(7a, 7b)의 두께의 균일성이나 치수의 제어성을 향상시킬 수 있다. 이 때문에, 마스크(1A)의 주면 내에서 위상차의 변동을 저감할 수 있다. 이상에 의해, 양호한 패턴 전사가 가능해져, 반도체 집적 회로 장치의 수율이나 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 평탄성 막(8)은, 공기 중의 산소가 차광막(5)에 접촉하는 것을 차단하는 기능도 갖고 있다. 이것은, 차광막(5)이 산소에 접촉되는 상태에서 노광 처리를 행하면, 광 애싱 현상에 의해 차광막(5)이 에칭된 결과, 전사 패턴의 치수가 변화하므로, 그와 같은 문제점을 억제하거나 또는 방지하기 위해서이다. 상기 차광막(5)의 에칭 현상을 억제하거나 또는 방지하는 관점으로부터 노광 시의 마스크 주변을 불활성 분위기(예를 들면 질소 분위기)로 할 수도 있지만, 그와 같이 하기 위해서는 노광 장치의 대폭적인 개조가 필요하고, 작업 상의 안전면에서도 문제가 발생한다. 이것에 대하여, 차광막(5)을 평탄성 막(8)으로 피복하는 본 제1 실시예에 따르면, 노광 장치를 개조하지도 않고, 작업 상의 안전면에서도 특별히 문제를 발생하지 않고, 노광 시에 차광막(5)이 에칭되는 것을 억제하거나 또는 방지할 수 있으므로, 차광막(5)의 막 두께 변동을 저감하거나 또는 방지할 수 있다. 즉, 차광막(5)의 내광성을 향상시킬 수 있다. 도 7은, 노광광 조사량에 대한 레지스트막(차광막(5))이 감소하는 양태를 평탄성 막(8)의 유무로 비교하여 도시한 그래프이다. 파선으로 나타낸 바와 같이 평탄성 막(8)이 없는 경우에는 노광광의 조사에 의해, 산소와 레지스트막이 반응하여 레지스트막이 에칭된다. 이것에 대하여 실선으로 나타낸 바와 같이 평탄성 막(8)(산소 차단막)을 형성한 경우에는, 레지스트막(차광막(5))의 감소화를 최대한으로 저감할 수 있는 것을 알 수 있다. 평탄성 막(8)의 산소 차단 성능은, 완전하면 가장 바람직하지만 완전하게 차단하는 것이 아니어도 된다. 산소 농도가 낮을수록, 산소와 레지스트막의 반응이 작아지고, 그 결과, 마스크의 수명 등을 개선할 수 있다.
상기한 바와 같은 조건을 충족시키기 위한 평탄성 막(8)의 두께는, 예를 들면 600∼700㎚, 바람직하게는 800㎚ 정도이다. 또한, 평탄성 막(8)도 노광광에 대하여 거의 투명한데, 그 재료로서 무기 재료(수용성)와 유기 재료가 있다. 평탄성 막(8)용의 무기 재료로서는, 예를 들면 폴리비닐 알콜(PVA) 또는 폴리비닐페놀(PVP) 등이 있다. 무기 재료로 한 경우, 용제가 물이므로, 하층의 레지스트막(차광막(5))이 변질되지 않는다(믹싱이 발생하지 않는다). 또한, 도포성이 양호하다. 한편, 평탄성 막(8)용의 유기 재료로서는, 예를 들면 폴리에틸렌계 수지 또는 폴리메틸실록산 등과 같은 실리콘(Si)계 수지 등이 있다. 이러한 유기 재료인 경우, 높은 기계적 내성을 얻을 수 있다. 또한, 유기 재료인 경우, 후막화하기 쉬우므로 높은 평탄성을 얻을 수 있다. 또한, 무기 재료와 비교하여 높은 산소 차단성을 얻을 수 있다.
그런데, 본 제1 실시예의 경우, 노광 처리를 계속함에 따라, 마스크(1A)의 주변의 산소와 시프터(7a, 7b)의 재료가 반응(광 애싱 현상)하여, 시프터(7a, 7b)가 에칭되어, 시프터(7a, 7b)의 두께가 원하는 두께보다도 얇아진다. 그 결과, 위상차가 변화한다. 따라서, 본 제1 실시예에서는, 상기한 바와 같이, 시프터(7a, 7b)가 반전한 상태로 배치되어 있는 전사 영역(3A, 3B)을 중첩하여 노광한다. 이에 의해, 위상의 절대값 정밀도(위상의 오차 정밀도)를 완화할 수 있다. 예를 들면 위상 각도의 오차를 ±5도보다도 크게 해도 된다(185도보다도 커도 되고, 175도보다도 작아도 됨). 이 때문에, 시프터(7a, 7b)의 두께 정밀도를 완화할 수 있다. 예를 들면 30도의 위상 편차가 발생하여, 0.2㎛ 디포커스한 경우에, 중첩하여 노광하지 않으면, 도 8에 도시한 바와 같이, 시프터(7a)의 유무로 광 강도의 피크값이 변화한다. 이것에 대하여 이중으로 노광한 경우, 도 9에 도시한 바와 같이, 시프터(7a, 7b)의 유무로 광 강도의 피크값의 언밸런스를 해소할 수 있으므로, 양호한 광 강도 분포를 얻을 수 있다. 또한, 도 10은 초점 위치와 0-π 치수차와의 관계를 1회 노광과 이중 노광으로 비교하여 도시한 그래프이다. 이중 노광인 경우, 0-π 치수차가 발생해도 초점 위치가 안정되어 있는 것을 알 수 있다. 이 때문에, 레지스트막으로 이루어지는 시프터(7a, 7b)가 노광광에 의해 에칭되어, 막 두께가 변동했다고 해도, 상기 위상 반전 배치에 의한 이중 노광에 의해 충분히 위상 시프트 기술의 효과를 얻을 수 있다. 따라서, 상기 다중 노광법을 병용함으로써, 마스크(1A)에 대한 노광광의 조사량 및 내성을 그다지 걱정하지 않고, 본 제1 실시예의 마스크(1A)를 이용한 노광 처리가 가능하게 된다. 또, 평탄성 막(8)과 시프터(7a, 7b)와의 에칭 레이트를 거의 동일하게 함으로써, 광 투과 패턴(6a)을 투과하는 광의 위상의 0도와 180도와의 관계를 거의 동일한 상태로 할 수 있다.
또한, 본 제1 실시예에서는, 다중 노광에 의해 위상의 절대값 정밀도(오차 정밀도)가 다소 나빠도, 180도 위상차일 때와 동일한 해상 특성을 얻을 수 있으므로, 웨이퍼에 전사되는 패턴(전사 패턴)의 치수 정밀도를 향상시킬 수 있다.
또한, 시프터(7a, 7b)의 두께 정밀도를 완화할 수 있기 때문에, 마스크(1A)의 제조 상의 용이성을 대폭 향상시킬 수 있어, 마스크(1A)의 제조 수율을 향상시킬 수 있다. 따라서, 마스크(1A)의 비용을 저감할 수 있다. 특히, 중첩되는 전사 영역(3A, 3B)을 동일한 마스크(1A)의 동일 평면 내의 다른 평면 위치에 형성하는 본 제1 실시예에서는, 그 중첩되는 전사 영역(3A, 3B)을 별개의 마스크에 형성하는 경우와 비교하여, 시프터(7a, 7b)의 두께 및 그 오차량을 마스크 기판(2)의 주면 내에서 거의 균일하게 할 수 있으므로, 위상의 절대값 정밀도를 상대적으로 높게 확보하면서, 용이하게 마스크(1A)를 제조할 수 있다. 또, 1매의 마스크(1A)에 의해 노광하므로, 전사 영역(3A, 3B)을 별개의 마스크에 배치하는 경우와 비교하여 처리량을 향상시킬 수 있다. 단, 전사 영역(3A, 3B)을 별개의 마스크에 배치하고, 전사 영역(3A)을 갖는 마스크로 노광한 후, 전사 영역(3B)을 갖는 마스크로 변환하여 이중 노광해도 된다. 이 방법은, 칩 사이즈가 크고, 동일한 마스크 내에 2개의 전사 영역(3A, 3B)을 배치할 수 없는 경우에 유효하다.
또한, 1회 노광인 경우, 시프터(7a, 7b)가 배치된 광 투과 패턴(6a, 6b)을 투과한 광의 강도가 감쇠한 결과, 시프터(7a, 7b)의 유무에 따라 전사 패턴에 치수차가 발생하는 경우가 있다. 이것에 대하여, 본 제1 실시예에서는, 시프터(7a, 7b)이 배치된 광 투과 패턴(6a, 6b)을 투과한 광과, 시프터(7a, 7b)가 배치되어 있지 않은 광 투과 패턴(6a, 6b)을 투과한 광을 동일 영역에 중첩하여 노광하게 되므로, 쌍방의 광 강도를 평균화할 수 있다. 즉, 광 강도의 언밸런스를 캔슬할 수 있으므로, 광 강도 분포를 균일하게 할 수 있다. 이 때문에, 전사 패턴의 치수 변동을 억제하거나 또는 방지할 수 있고, 전사 패턴의 치수 정밀도를 향상시킬 수 있다. 따라서, 반도체 집적 회로 장치의 특성이나 신뢰성을 향상시킬 수 있다.
또한, 본 제1 실시예에 따르면, 다중 노광에 의해, 마스크(1A)의 전사 영역(3A, 3B)에 랜덤하게 존재하는 결함을 평균화하거나 또는 제거할 수 있으므로, 마스크(1A)의 결함의 전사를 저감하거나 또는 방지할 수 있다. 또한, 마스크(1A)의 결함의 전사 한계를 확대할 수 있다. 즉, 지금까지 무시할 수 없던 치수의 결함도 무시할 수 있게 된다. 예를 들면 마스크(1A) 위의 0.4㎛ 미만의 결함은 무시할 수 있으므로, 마스크(1A)의 결함 검사의 한계 치수를 완화할 수 있다. 따라서, 마스크(1A)의 결함 검사 및 결함 수정을 용이하게 할 수 있으므로, 마스크(1A)의 제조 상의 용이성을 향상시킬 수 있다. 또한, 수차의 평균화 효과, 마스크(1A) 내의 치수 분포의 평균화 효과에 의해 전사 패턴의 치수 정밀도를 향상시킬 수 있다. 따라서, 반도체 집적 회로 장치의 특성이나 신뢰성을 향상시킬 수 있다.
도 11 및 도 12는, 집적 회로 패턴 전사용의 마스크(1A)의 시프터(7a, 7b)의 구체적인 배치예를 도시하고 있다. 도 11의 광 투과 패턴(6a)과 도 12의 광 투과 패턴(6b)을 중첩하여 노광하므로, 시프터(7a, 7b)의 배치가 반전되어 배치되어 있다. 또한, 도 13은, 도 11 및 도 12의 광 투과 패턴(6a, 6b)을 중첩하여 노광함으로써 웨이퍼 위에 형성된 포토레지스트막 PR의 패턴의 형상을 모식적으로 도시하고 있다.
또, 1매의 마스크(1A)에 배치되는 전사 영역의 수는, 상기에 한정되는 것은 아니며 다양하게 변경 가능하다. 또한, 전사 영역(3A, 3B)의 외주의 차광막(4)으로 형성되는 차광 영역에는, 마스크 얼라인먼트 마크나 계측용 마크 등과 같은 다른 광 투과 패턴이 형성되어 있다. 또한, 상기 전사 영역(3A, 3B) 내에, 실질적으로 집적 회로를 구성하는 패턴 외에, 예를 들면 중첩에 이용하는 얼라인먼트 마크 패턴, 중첩 검사에 이용하는 마크 패턴 또는 전기적 특성을 검사할 때에 이용하는 마크 패턴 등과 같은 실질적으로 집적 회로를 구성하지 않은 패턴을 형성해도 된다. 또, 본 제1 실시예의 경우라도 일반적으로 행해지고 있는 것과 마찬가지의 광 근접 효과 보정(OPC : Optical Proximity Correction)이 필요하다. 예를 들면 대상 패턴에 대하여 인접 패턴까지의 거리, 인접 패턴의 폭, 위상 시프터의 유무 등의 변수에 대하여 각각 치수 보정을 가할 필요가 있다.
계속해서, 본 제1 실시예의 마스크(1A)의 제조 방법의 일례를 도 14∼도 17에 의해 설명한다. 또, 도 14∼도 17은, 마스크(1A)의 제조 공정 중의 주요부 단면도를 도시하고 있다.
우선, 도 14에 도시한 바와 같이, 마스크 기판(2)의 주면(제1면) 위에, 예를 들면 레지스트막(5R)을 회전 도포법 등에 의해 도포한 후, 베이킹 처리를 실시함으로써 레지스트막(5R) 내의 용제를 날린다. 베이킹 처리 후의 레지스트막(5R)의 두께는, 예를 들면 노광광으로서 KrF 엑시머 레이저광(파장: 248㎚)을 이용하는 경우에, 예를 들면 600∼700㎚ 정도, 노광광으로서 ArF 엑시머 레이저광(파장: 193㎚)을 이용하는 경우에, 예를 들면 200∼300㎚ 정도가 바람직하다. 레지스트막(5R)의 두께는, 레지스트막(5R)의 재료의 n, k 값에 따라 최적의 두께가 서로 다르다. 계속해서, 전자선 등에 의한 노광, 현상 및 베이킹 처리 등을 실시함으로써, 도 15에 도시한 바와 같이, 레지스트막(5R)으로 이루어지는 차광막(5)을 패턴 형성한다. 차광막(5)이 없는 개구 부분이 광 투과 패턴(6a)이다.
그 후, 도 16에 도시한 바와 같이, 마스크 기판(2)의 주면(제1면) 위에, 차광막(5)을 피복하도록 평탄성 막(8)을 회전 도포법 등에 의해 형성한다. 이 때, 평탄성 막(8)을 회전 도포법에 의해 형성함으로써, 평탄성 막(8)의 상면을 표면 장력에 의해 평탄하게 할 수 있다. 또, 평탄성 막(8)을 회전 중에 건조시킬 수도 있다. 물론 회전 도포 후에 평탄성 막(8)을 건조시켜도 된다. 회전 도포법일 때의 시료대의 회전수는, 예를 들면 1500rpm 정도이다. 상기한 바와 같이 평탄성 막(8)의 재료에는, 예를 들면 PVA나 PVP 등과 같은 무기 재료와, 예를 들면 폴리에틸렌계 수지나 실리콘계 수지 등과 같은 유기 재료가 있다. 평탄성 막(8)의 재료로서 무기 재료를 선택한 경우에는, 상기한 바와 같이 레지스트막(5R)(차광막(5))과의 믹싱이 발생하기 어려우므로, 차광막(5)을 패터닝한 후에나 평탄성 막(8)을 형성한 후의 베이킹 처리는, 예를 들면 100∼120℃ 정도의 탈수 베이킹 처리이면 된다. 그러나, 평탄성 막(8)의 재료로서 유기 재료를 선택한 경우에는, 레지스트막(5R)(차광막(5))과의 믹싱이 발생하기 쉬우므로, 차광막(5)을 패터닝한 후에나 평탄성 막(8)을 형성한 후의 베이킹 처리는, 상기 탈수 베이킹 처리보다도 고온의, 예를 들면 140∼180℃ 정도의 경화 베이킹 처리를 실시하는 것이 바람직하다. 베이킹 처리 후의 평탄성 막(8)의 두께는, 최저라도 600∼700㎚ 정도, 바람직하게는 800㎚ 정도이다.
계속해서, 도 17에 도시한 바와 같이, 상기 평탄성 막(8) 위에 시프터 형성용의 레지스트막(7R)을 회전 도포법 등에 의해 형성한 후, 전자선 등에 의한 노광, 현상 및 베이킹 처리 등을 실시함으로써, 도 1∼도 3에 도시한 바와 같이, 레지스트막(7R)으로 이루어지는 시프터(7a, 7b)를 패턴 형성하여, 마스크(1A)를 작성한다. 본 제1 실시예에 따르면, 평탄성 막(8) 위에 레지스트막(7R)을 형성하므로, 마스크 기판(2)의 주면 내에서의 레지스트막(7R)의 두께의 균일성을 향상시킬 수 있다. 레지스트막(7R)의 두께는, 도포 직후에, 예를 들면 130㎚ 정도, 베이킹 처리 후에, 예를 들면 115∼120㎚ 정도이다. 레지스트막(7R)의 두께는, 레지스트막(7R)의 재료의 n, k값에 따라 최적의 두께가 서로 다르다. 또, 레지스트막(7R)은, 네가티브형의 레지스트막으로 되어 있다. 이것은, 마스크 기판(2)의 주면 내에서의 시프터(7a, 7b)의 형성 영역이 비형성 영역보다도 더 작으므로, 시프터(7a, 7b)의 형성 영역을 전자선 노광한 쪽이, 노광 시간을 더 단축할 수 있기 때문이다. 즉, 레지스트막(7R)을 네가티브형으로 함으로써, 포지티브형으로 한 경우보다도 노광 시간을 단축할 수 있으므로, 마스크(1A)의 제조 시간을 단축할 수 있다.
이상과 같이, 본 제1 실시예에 따르면, 마스크(1A)의 전사 영역(3A, 3B)의 패턴을 모두 레지스트막으로 형성할 수 있다. 즉, 한번도 에칭 공정을 거치지 않고, 마스크(1A)의 전사 영역(3A, 3B)의 패턴을 형성할 수 있다. 에칭 공정이 없으므로 이물의 발생을 저감할 수 있다. 이 때문에, 마스크(1A)의 수율을 향상시킬 수 있다. 또한, 결함이 적은 마스크(1A)를 제공할 수 있다. 또한, 에칭 공정이 없으므로, 보다 짧은 TAT(Turn Around Time)로 마스크(1A)를 작성할 수 있다. 이 때문에, 반도체 집적 회로 장치의 납기를 단축할 수 있다.
계속해서, 본 제1 실시예의 마스크(1A)를 이용한 다중 노광 방법의 일례를 도 18∼도 20에 의해 설명한다. 도 18∼도 20은, 다중 노광 공정 시의 웨이퍼(9)의 전체 평면도를 모식적으로 도시하고 있다. 웨이퍼(9)는, 예를 들면 실리콘을 기판으로 하는 원 형상의 얇은 판자로, 그 주면(디바이스 형성면) 위에는, 예를 들면 두께 200㎚ 정도의 산화 실리콘막이 퇴적되고, 그 위에는, 예를 들면 두께 300㎚ 정도의 포지티브형의 포토레지스트막이 도포되어 있다. 실제의 노광 조건은, 예를 들면 다음과 같다. 축소 투영 노광 장치는, 스캐너를 사용했다. 스캐너의 광원은, 예를 들면 파장이 193㎚인 ArF 엑시머 레이저를 사용하고, 광학 렌즈의 개구수 NA는, 예를 들면 0.70이다. 스캐너의 광원의 형상은, 예를 들면 원 형상(변형 조명)이고, 코히어런트 팩터(σ 값)는, 예를 들면 0.3을 이용했다. 포토레지스트막에의 1회의 노광량은, 예를 들면 150J/㎡로 하고, 이중 노광에 의해 300J/㎡로 되도록 조정했다. 즉, 1회의 노광량은, 필요한 노광량을, 다중 노광의 횟수로 나눈 값으로 되어 있다.
우선, 도 18에 도시한 바와 같이, 마스크(1A)의 전사 영역(3A, 3B)의 패턴을 스캐너에 의해 스캐닝 노광한다. 이 때의 노광량은, 필요량의 1/2 정도로 한다. 계속해서, 도 19에 도시한 바와 같이, 웨이퍼(9)를 도 19의 위 방향으로 이동하여 마스크(1A)의 전사 영역(3A, 3B)의 패턴을 스캐너에 의해 스캐닝 노광한다. 이 때의 웨이퍼(9)의 이동량은, 노광 영역의 1/2로 한다. 이에 의해, 마스크(1A)의 전사 영역(3A)을, 도 18에서 웨이퍼(9)의 포토레지스트막에 전사한 마스크(1A)의 전사 영역(3B)에 중첩되도록 한다. 또한, 이 때의 노광량도, 필요량의 1/2 정도로 한다. 이에 의해, 전사 영역(3A, 3B)이 중첩된 곳에서 노광에 필요한 노광량이 얻어지도록 한다. 계속해서, 도 20에 도시한 바와 같이, 웨이퍼(9)를 도 20의 위 방향으로 이동하여 마스크(1A)의 전사 영역(3A, 3B)의 패턴을 마찬가지로 스캐닝 노광한다. 이 때의 웨이퍼(9)의 이동량도 노광 영역의 1/2로 함으로써, 마스크(1A)의 전사 영역(3A)을, 도 19에서 웨이퍼(9)의 포토레지스트막에 전사한 마스크(1A)의 전사 영역(3B)에 중첩되도록 한다. 또한, 이 때의 노광량도, 필요량의 1/2 정도로 하여, 전사 영역(3A, 3B)이 중첩된 곳에서 노광에 필요한 노광량이 얻어지도록 한다. 이러한 다중 노광 처리 동작을 웨이퍼(9)의 주면 전체면 내에서 반복함으로써, 웨이퍼(9)의 주면에 복수의 칩 영역의 라인 패턴을 전사한다. 상기의 설명에서는, 이중 노광이 이루어지지 않는 영역(예를 들면 웨이퍼(9)의 주면의 최외주에 위치하는 칩 영역)이 발생하지만, 그 영역에 대해서는 노광이 불필요한 영역을 마스킹 블레이드에 의해 차광된 상태에서, 상기 이중 노광 처리를 실시하였다.
계속해서, 상기 스캐너에 대하여 설명한다. 도 21은, 그 스캐너(10)의 일례를 도시하고 있다. 스캐너(10)는, 예를 들면 축소비 4:1의 주사형 축소 투영 노광 장치이다. 스캐너(10)의 노광 조건은, 상기 도 18∼도 20에서 설명한 바와 같다.
노광 광원(10a)으로부터 발하는 노광광 EXL은, 플라이 아이 렌즈(10b), 개구(10c), 컨덴서 렌즈(10d1, 10d2) 및 미러(10e)를 통하여 마스크(레티클 : 1A)를 조명한다. 광학 조건 중, 코히어런트 팩터는 개구(10f)의 개구부의 크기를 변화시킴으로써 조정했다. 마스크(1A)의 주면(제1면) 위에는 이물 부착에 의한 패턴 전사 불량 등을 방지하기 위한 페리클 PE가 형성되어 있다. 마스크(1A) 위에 그려진 마스크 패턴은, 투영 렌즈(10g)를 통하여 시료 기판인 웨이퍼(9)의 주면의 포토레지스트막에 투영된다. 또, 마스크(1A)는, 마스크 위치 제어 수단(10h) 및 미러(10i1)에 의해 제어된 마스크 스테이지(10i2) 위에 장착되고, 그 중심과 투영 렌즈(10g)의 광축과는 정확하게 위치 정렬이 이루어져 있다. 마스크(1A)는, 그 주면(제1면)이 웨이퍼(9)에 대향하도록 마스크 스테이지(10i2) 위에 탑재되어 있다. 노광광 EEXL은, 마스크(1A)의 이면(제2면)으로부터 주면(제1면)을 향하여 조사된다.
웨이퍼(9)는, 시료대(10j) 위에 진공 흡착되어 있다. 시료대(10j)는, 투영 렌즈(10g)의 광축 방향, 즉 시료대(10j)의 웨이퍼 장착면에 수직인 방향(Z 방향)으로 이동 가능한 Z 스테이지(10k) 위에 장착되고, 또한 시료대(10j)의 웨이퍼 장착면에 평행한 방향으로 이동 가능한 XY 스테이지(10m) 위에 탑재되어 있다. Z 스테이지(10k) 및 XY 스테이지(10m)는, 주제어계(10n)로부터의 제어 명령에 따라 각각의 구동 수단(10p, 10q)에 의해 구동되므로, 원하는 노광 위치로 이동 가능하다. 그 위치는 Z 스테이지(10k)에 고정된 미러(10r)의 위치로서, 레이저 측장기(10s)에 의해 정확하게 모니터되어 있다. 또한, 웨이퍼(9)의 표면 위치는, 통상의 노광 장치가 갖는 초점 위치 검출 수단에 의해 계측된다. 계측 결과에 따라 Z 스테이지(10k)를 구동시킴으로써, 웨이퍼(9)의 주면은 항상 투영 렌즈(10g)의 결상면과 일치시킬 수 있다.
마스크(1A)와 웨이퍼(9)는, 축소비에 따라 동기하여 구동되어, 노광 영역이 마스크(1A)의 주면을 주사하면서 마스크 패턴을 웨이퍼(9)의 주면의 포토레지스트막에 축소 전사한다. 이 때, 웨이퍼(9)의 주면 위치도 상술한 수단에 의해 웨이퍼(9)의 주사에 대하여 동적으로 구동 제어된다. 웨이퍼(9)에 형성된 회로 패턴에 대하여 마스크(1A) 위의 회로 패턴을 중첩하여 노광하는 경우, 웨이퍼(9) 위에 형성된 마크 패턴의 위치를 얼라인먼트 검출 광학계(10t)를 이용하여 검출하고, 그 검출 결과로부터 웨이퍼(9)를 위치 결정하여 중첩하여 전사한다. 주제어계(10n)는 네트워크 장치(10u)와 전기적으로 접속되어 있고, 스캐너(10) 상태의 원격 감시 등이 가능하게 되어 있다.
도 22는 상기 스캐너(10)의 스캐닝 노광 동작을 모식적으로 도시한 설명도를 도시하고, 도 23은 스캐너(10)의 노광 영역을 추출하여 모식적으로 도시한 설명도를 도시하고 있다. 또, 도 22 및 도 23에서는 도면을 보기편하게 하기 위해 해칭을 행한다.
스캐너(10)를 이용한 스캐닝 노광 처리에서는, 마스크(1A)와 웨이퍼(9)를 각각의 주면을 평행하게 유지하면서 상대적으로 역방향으로 이동시킨다. 즉, 마스크(1A)와, 웨이퍼(9)는 경면 대칭의 관계로 되므로, 노광 처리 시에, 마스크(1A)의 스캔(주사) 방향과, 웨이퍼(9)의 스캔(주사) 방향은, 도 22의 화살표로 나타내는 스테이지 스캔 방향 G, H로 도시한 바와 같이 역방향으로 된다. 마스크(1A)의 전사 영역(3A, 3B)은, 스캐너(10)의 스캔 방향을 따라 배치되도록 셋팅한다. 구동 거리는, 축소비 4:1인 경우, 마스크(1A)의 이동량인 4에 대하여, 웨이퍼(9)의 이동량은 1로 된다. 이 때, 노광광 EXL을, 개구(10f)의 평면 장방 형상의 슬릿(10fs)을 통하여 마스크(1A)에 조사한다. 즉, 투영 렌즈(10g)의 유효 노광 영역(10ga) 내에 포함되는 슬릿 형상의 노광 영역(노광대) SA1을 실효적인 노광 영역으로서 이용한다. 특별히 한정되지 않지만, 그 슬릿(10fs)의 폭(짧은 방향 치수)은, 통상적으로 웨이퍼(9) 위에 있어서, 예를 들면 4∼7㎜ 정도이다. 그리고, 그 슬릿 형상의 노광 영역 SA1을, 슬릿(10fs)의 폭(짧은) 방향(즉, 슬릿(10fs)의 길이 방향에 대하여 직교 또는 비스듬히 교차하는 방향)으로 연속 이동(주사)시키고, 또한 결상 광학계(투영 렌즈(10g))를 통하여 웨이퍼(9)의 주면에 조사한다. 이에 의해, 마스크(1A)의 전사 영역(3A, 3B) 내의 마스크 패턴(집적 회로 패턴, 제1 실시예에서는 광 투과 패턴(6a, 6b)이며 라인 패턴)을 웨이퍼(9)의 복수의 칩 영역 CA 각각에 전사한다. 또, 여기서는, 스캐너(10)의 기능을 설명하기 위해 필요한 부분만을 나타냈지만, 그 밖의 통상적인 스캐너에 필요한 부분은 통상의 범위에서 마찬가지이다.
도 24에, 스테퍼를 이용한 경우의 노광 영역 SA2(도면을 보기편하게 하기 위해 해칭을 행함)를 도시한다. 스테퍼에서는, 1 샷(1 칩 또는 복수 칩)의 노광이 종료되면 스테이지를 다음의 샷 위치까지 이동시켜, 마찬가지의 노광을 반복함으로써 웨이퍼의 주면 전체면을 노광하도록 되어 있다. 스테퍼의 경우, 투영 렌즈(10g)의 유효 노광 영역(10ga) 내의 평면 정방 형상의 노광 영역 SA2를 실효적인 노광 영역으로서 이용한다. 이 노광 영역 SA2는, 그 네 코너가 유효 노광 영역(10ga)에 내접되어 있다. 본 제1 실시예의 방법은, 노광 장치로서 스테퍼를 사용할 수도 있지만, 통상적으로, 투영 렌즈(10g)에는 다양한 수차가 있기 때문에, 스테퍼를 이용하여 다중 노광하면, 설계대로의 패턴을 양호하게 형성하는 것이 곤란하다. 이것에 대하여, 스캐너(10)를 이용한 노광 처리에서는, 스캔 방향에 직교하는 방향에서 렌즈 수차에 기인하는 위치 어긋남이 발생하지만, 스캔 방향에서 렌즈 수차가 동일하게 되기 때문에 동일한 형상이 유지된다. 본 제1 실시예는, 이 스캐너가 갖는 특성을 이용하고 있는 것으로, 스캐너를 이용한 경우, 전사 영역(3A, 3B)에서 전사되는 각각의 패턴은, 스캔 방향에 직교하는 방향에서 거의 동일한 변형을 가지고 있으며, 게다가 스캔 방향에서 거의 동일한 형상으로 형성된다. 중첩하여 노광을 행하는 전사 영역(3A, 3B)을 스캔 방향을 따라 배치한 것도 이 때문이다. 따라서, 이중 노광해도, 높은 중첩 정밀도로 패턴을 형성할 수 있다.
계속해서, 상기 마스크(1A)를 이용한 반도체 장치의 제조 방법의 일례를 설명한다.
도 25는 본 제1 실시예의 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 평면도이고, 도 26은 도 25의 XC1-XC1선의 단면도를 도시하고 있다. 웨이퍼(9)의 기판(9S)은, 예를 들면 p형의 실리콘 단결정으로 이루어지고, 그 주면의 각 칩 영역에는, 예를 들면 p 채널형의 MOS FET(Metal Oxide Semiconductor Field Effect Transistor) 및 n 채널형의 MOS FET 등과 같은 능동 소자나 저항 등과 같은 수동 소자가 형성되어 있다. p 채널형의 MOS FET 및 n 채널형의 MOS FET에 의해 CMOS(Complementary MOS) 회로가 형성되어, 이에 따라 논리 회로가 형성된다. 이 웨이퍼(9)의 주면 위에는, 예를 들면 산화 실리콘(SiO2 등)으로 이루어지는 절연막(15a∼15d)과, 그것보다도 얇은 질화 실리콘(Si3N4 등)으로 이루어지는 절연막(16a∼16c)이 교대로 퇴적되어 있다. 절연막(15b, 16a)에는, 배선 홈(배선 개구부 : 17a)이 형성되고, 그 배선 홈(17a)에는 제1층째의 매립 배선(18a)(싱글 다마신 배선)이 형성되어 있다. 매립 배선(18a)의 주배선 재료는, 예를 들면 텅스텐 등으로 이루어지며, 그 측면 및 저면에는, 예를 들면 질화 티탄(TiN) 등으로 이루어지는 배리어막이 얇게 형성되어 있다. 절연막(15d) 위에는, 반사 방지막(19a) 및 포지티브형의 포토레지스트막 PR1이 하층으로부터 순서대로 퇴적되어 있다.
우선, 상기한 바와 같은 웨이퍼(9)의 포토레지스트막 PR1에 대하여 마스크를 이용한 노광 처리를 실시한 후, 현상 처리를 실시함으로써, 도 27 및 도 28에 도시한 바와 같이, 홀 패턴 형성용의 개구부(20a)를 갖는 포토레지스트막 PR1의 패턴을 형성한다. 또, 도 27은 도 25 및 도 26에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 평면도이고, 도 28은 도 27의 XC2-XC2선의 단면도를 각각 도시하고 있다.
계속해서, 포토레지스트막 PR1의 패턴을 에칭 마스크로 하여 에칭 처리를 실시함으로써, 도 29에 도시한 바와 같이, 개구부(20a)로부터 노출되는 반사 방지막(19a), 절연막(15d, 16c, 15c)을 순서대로 에칭하여 관통 홀(21a)을 형성한다. 이 때, 관통 홀(21a)의 바닥부의 절연막(16b)이 에치 스토퍼로서 기능하도록 에칭 처리를 실시한다. 이 때문에, 이 단계의 관통 홀(21a)의 바닥부에는 절연막(16b)이 남겨져 있다. 또, 도 29는 도 27 및 도 28에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 단면도를 도시하고 있다.
그 후, 포토레지스트막 PR1 및 반사 방지막(19a)을 제거한 후, 도 30에 도시한 바와 같이, 웨이퍼(9)의 주면에, 관통 홀(21a)을 매립하도록, 새로운 반사 방지막(19b)을 퇴적한다. 또한, 그 반사 방지막(19b) 위에, 포지티브형의 포토레지스트막 PR2를 도포한다. 또, 도 30은 도 29에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 단면도를 도시하고 있다.
계속해서, 웨이퍼(9)의 포토레지스트막 PR2에 대하여 상기 마스크(1A)를 이용하여 노광 처리를 실시한 후, 현상 처리를 실시함으로써, 도 31 및 도 32에 도시한 바와 같이, 라인 패턴 형성용의 개구부(20b)를 갖는 포토레지스트막 PR2의 패턴을 형성한다. 이 때의 노광 장치 및 노광 조건은, 상기한 것과 동일하다. 또한, 도 31은 도 30에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 평면도이고, 도 32는 도 31의 XC3-XC3선의 단면도를 각각 도시하고 있다.
계속해서, 포토레지스트막 PR2의 패턴을 에칭 마스크로 하여 에칭 처리를 실시함으로써, 도 33에 도시한 바와 같이, 개구부(20b)로부터 노출되는 반사 방지막(19b), 절연막(15d)을 순서대로 에칭하여 배선 홈(배선 개구부 : 17b)을 형성한다. 이 때, 배선 홈(17b)의 바닥부의 절연막(16c)이 에치 스토퍼로서 기능하도록 에칭 처리를 실시한다. 이 때문에, 이 단계의 배선 홈(17b)의 바닥부에는 절연막(16c)이 남겨져 있다. 그 후, 포토레지스트막 PR2 및 반사 방지막(19b)을 도 34에 도시한 바와 같이 제거한 후, 배선 홈(17b) 및 관통 홀(21a)의 바닥부의 절연막(16c, 16b)을, 열 인산 등을 이용한 웨트 에칭 처리에 의해 선택적으로 제거하여, 도 35에 도시한 바와 같이, 관통 홀(21a) 및 배선 홈(17b)을 완전하게 형성한다(듀얼 다마신법). 이에 의해, 관통 홀(21a)의 바닥부로부터는 매립 배선(18a)의 상면의 일부가 노출된다. 또, 도 33은 도 31 및 도 32에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 단면도이고, 도 34는 도 33에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 단면도이고, 도 35는 도 34에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 단면도를 각각 도시하고 있다.
계속해서, 웨이퍼(9)의 주면에, 예를 들면 탄탈(Ta), 질화 탄탈(TaN) 또는 질화 티탄(TiN)으로 이루어지는 배리어막을 스퍼터링법 등에 의해 얇게 퇴적하고, 또한 그 위에, 예를 들면 구리(Cu)로 이루어지는 주배선 재료를 도금법이나 CVD법 등에 의해 상대적으로 두껍게 퇴적한 후, 이들의 적층막을 화학 기계 연마(Chemical Mechanical Polishing : CMP)법 등에 의해 연마한다. 이 때, 배선 홈(17b)의 외부의 불필요한 주배선 재료 및 배리어막의 적층막을 제거하여, 그 적층막이 배선 홈(17b) 및 관통 홀(21a) 내에만 남겨지도록 한다. 이에 의해, 도 36 및 도 37에 도시한 바와 같이, 배선 홈(17b) 내에 제2층째의 매립 배선(18b)(듀얼 다마신 배선)을 형성한다. 또, 도 36은 도 35에 이은 반도체 장치의 제조 공정 중의 웨이퍼(9)의 주요부 평면도이고, 도 37은 도 36의 XC4-XC4선의 단면도를 각각 도시하고 있다.
이와 같이 본 제1 실시예에 따르면, 노광 광원으로서 ArF 엑시머 레이저를 이용하여, 65㎚ 노드의 배선 폭 치수(예를 들면 70∼90㎚ 정도)를 갖는 논리 회로를 갖는 반도체 장치를 제조할 수 있다.
(제2 실시예)
본 제2 실시예에서는, 레지스트막으로 형성된 시프터의 노광광에 대한 내성 향상을 목적으로 하여, 시프터의 형성 후에 산소를 차단하는 기능을 구비한 막으로 시프터를 피복하는 구성에 대하여 설명한다.
도 38 및 도 39는, 본 제2 실시예의 마스크(1A)이고, 각각 도 1의 XA-XA 선 및 XB-XB 선에 상당하는 개소의 단면도를 도시하고 있다. 평탄성 막(8) 위에는, 시프터(7a, 7b)를 피복하도록, 산소 차단막(23)이 형성되어 있다. 산소 차단막(23)의 재료, 특징(두께, 노광광에 대한 투명도, 산소 차단량, 평탄도 등) 및 형성 방법은, 상기 평탄성 막(8)과 동일하다. 또한, 도 38 및 도 39에서는, 산소 차단막(23)의 상면도 평탄화되어 있다. 단, 산소 차단막(23)의 상면은 평탄화되어 있을 필요는 없다. 레지스트 재료와 산소의 화학 변화가 노광에 의해 발생하지 않는 범위에서, 산소 농도를 저하시키면 목적을 달성할 수 있다.
본 제2 실시예에 따르면, 산소 차단막(23)을 형성함으로써, 노광 시에 시프터(7a, 7b)가 산소와 반응하여 에칭되는 것을 억제하거나 또는 방지할 수 있다. 즉, 시프터(7a, 7b)의 내광성을 향상시킬 수 있다. 따라서, 본 제2 실시예의 경우, 상기 제1 실시예에서 설명한 바와 같은 다중 노광을 행하지 않아도 양호한 패턴의 전사가 가능하지만, 다중 노광을 행함으로써, 상기 제1 실시예에서 설명한 효과가 얻어진다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면 상기 제1 실시예, 제2 실시예에서는, 이중 노광에 대하여 설명했지만, 이것에 한정되는 것은 아니며 다양하게 변경 가능하고, 예를 들면 3중 노광이나 4중 노광 등, 2회이상 중첩하여 노광해도 된다. 본 실시예에서는, 위상 시프트 마스크를 이용하므로, 위상 반전이 발생하는 것을 고려하면 중첩 횟수는 짝수회가 바람직하다. 이와 같이 중첩하여 노광 횟수를 늘림으로써, 패턴 결함을 저감하거나 또는 없앨 수 있으므로, 단선 불량, 단락 불량 등의 발생을 저감하거나 또는 없앨 수 있다.
또한, 상기 제1 실시예, 제2 실시예에서는, 절연막이나 도체막을 에칭 가공하는 경우에 이용하는 포토레지스트 패턴을 형성하는 경우에 대해 설명했지만, 이것에 한정되는 것은 아니며, 예를 들면 불순물을 웨이퍼에 도입할 때에 마스크로서 이용하는 포토레지스트 패턴을 형성하는 경우에도 적용할 수 있다.
또한, 노광 광원으로서 노광 파장 365㎚의 i선, 노광 파장 248㎚의 KrF 엑시머 레이저 또는 노광 파장 157㎚의 F2 엑시머 레이저를 이용해도 된다.
또한, 노광 광원용의 변형 조명(중앙부의 조도를 내린 조명)으로서, 예를 들면 경사진 방향 조명, 4 중극 조명, 5 중극 조명 등의 다중극 조명을 이용해도 된다. 또한, 변형 조명과 등가인 동공 필터에 의한 초해상 기술을 이용해도 된다.
또한, 상기 제1 실시예에서는, 다마신 배선의 형성 공정에 적용한 경우에 대해 설명했지만, 이것에 한정되는 것은 아니고, 도체막을 패터닝함으로써 배선을 형성하는 경우에도 적용할 수 있다. 이 경우에는, 상기 도체막 위에 네가티브형의 포토레지스트막을 퇴적하여, 그 네가티브형의 포토레지스트막에 상기 다중 노광 방법으로 패턴을 전사한다.
또한, 상기 제1 실시예, 제2 실시예에서는, 웨이퍼가 실리콘을 기판으로서 갖는 반도체 웨이퍼인 경우에 대하여 설명했지만, 이것에 한정되는 것은 아니며, 웨이퍼는, 사파이어 기판, 글래스 기판, 그 밖의 절연, 반절연 또는 반도체 기판 등과 이들의 복합적 기판인 경우도 있다.
또한, 반도체 장치는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판 위에 만들어지는 것외에, 특별히, 그렇지 않다는 취지가 명시된 경우를 제외하고, TFT(Thin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 글래스 등의 다른 절연 기판 위에 만들어지는 것 등도 포함하는 것으로 한다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 반도체 장치의 제조 방법에 적용한 경우에 대해 설명했지만, 그것에 한정되는 것은 아니며 다양하게 적용 가능하고, 예를 들면 액정 표시 장치나 마이크로머신 등과 같은 반도체 장치 이외의 것의 제조 방법에도 적용할 수 있다.
<산업상의 이용가능성>
본 발명은, 미세 가공을 필요로 하는 제품의 제조업에 적용할 수 있다.
본 원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 마스크의 차광 패턴 및 위상 시프터의 양방을 레지스트막으로 형성할 수 있으므로, 반도체 장치의 납기를 단축할 수 있다.
도 1은 본 발명의 일 실시예인 반도체 장치의 제조 방법에서 이용하는 마스크의 전체 평면도.
도 2는 도 1의 XA-XA 선의 단면도.
도 3은 도 1의 XB-XB 선의 단면도.
도 4는 일반적인 상부 탑재막 시프터형의 위상 시프트 마스크의 노광 시의 노광광의 양태를 설명하기 위한 마스크의 주요부 단면도.
도 5는 레지스트막으로 형성된 차광막에 접하도록 위상 시프터를 형성한 구성을 갖는 마스크의 노광 시의 노광광의 양태를 설명하기 위한 마스크의 주요부 단면도.
도 6은 도 1의 마스크의 노광 시의 노광광의 모습을 설명하기 위한 마스크의 주요부 단면도.
도 7은 노광광 조사량에 대한 레지스트막(차광막)이 감소하는 양태를 평탄성 막의 유무로 비교하여 도시한 그래프.
도 8은 다중 노광하지 않은 경우의 광 강도 분포의 설명도.
도 9는 다중 노광하는 경우의 광 강도 분포의 설명도.
도 10은 초점 위치와 0-π 치수차와의 관계를 1회 노광과 이중 노광으로 비교하여 도시한 그래프.
도 11은 집적 회로 패턴 전사용의 마스크의 위상 시프터의 구체적인 배치예를 도시하는 마스크의 주요부 평면도.
도 12는 집적 회로 패턴 전사용의 마스크의 위상 시프터의 구체적인 배치예를 도시하는 마스크의 주요부 평면도.
도 13은 도 11 및 도 12의 광 투과 패턴을 중첩하여 노광함으로써 웨이퍼 위에 형성된 레지스트 패턴의 모습을 모식적으로 도시하는 평면도.
도 14는 도 1의 마스크의 제조 공정 중의 마스크 기판의 주요부 단면도.
도 15는 도 14에 이은 마스크의 제조 공정 중의 마스크 기판의 주요부 단면도.
도 16은 도 15에 이은 마스크의 제조 공정 중의 마스크 기판의 주요부 단면도.
도 17은 도 16에 이은 마스크의 제조 공정 중의 마스크 기판의 주요부 단면도.
도 18은 다중 노광 공정 시의 반도체 웨이퍼의 전체 평면도.
도 19는 도 18에 이은 다중 노광 공정 시의 반도체 웨이퍼의 전체 평면도.
도 20은 도 19에 이은 다중 노광 공정 시의 반도체 웨이퍼의 전체 평면도.
도 21은 본 발명의 일 실시예인 반도체 장치의 제조 방법에서 이용한 노광 장치의 일례의 설명도.
도 22는 도 21의 노광 장치의 주요부의 설명도.
도 23은 도 21 및 도 22의 노광 장치의 노광 영역의 설명도.
도 24는 도 23과는 상이한 노광 장치의 노광 영역의 설명도.
도 25는 본 발명의 일 실시예인 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도.
도 26은 도 25의 XC1-XC1선의 단면도.
도 27은 도 26 및 도 27에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도.
도 28은 도 27의 XC2-XC2선의 단면도.
도 29는 도 28에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 단면도.
도 30은 도 29에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 단면도.
도 31은 도 30에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도.
도 32는 도 31의 XC3-XC3선의 단면도.
도 33은 도 32에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 단면도.
도 34는 도 33에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 단면도.
도 35는 도 34에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 단면도.
도 36은 도 35에 이은 반도체 장치의 제조 공정 중의 반도체 웨이퍼의 주요부 평면도.
도 37은 도 36의 XC4-XC4선의 단면도.
도 38은 본 발명의 다른 실시예인 반도체 장치의 제조 방법에서 이용하는 마스크의 주요부 단면도.
도 39는 도 38의 마스크의 다른 개소의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1A : 마스크
2, 51 : 마스크 기판
3A, 3B : 전사 영역
4, 5 : 차광막
5R, 7R : 레지스트막
6a, 6b : 광 투과 패턴
7a, 7b, 54 : 위상 시프터
8 : 평탄성 막
9 : 반도체 웨이퍼
9S : 기판
10 : 스캐너
10a : 노광 광원
10b : 플라이 아이 렌즈
10c, 10f : 개구
10d1, 10d2 : 컨덴서 렌즈
10e, 10i1, 10r : 미러
10fs : 슬릿
10g : 투영 렌즈
10ga : 유효 노광 영역
10h : 마스크 위치 제어 수단
10i2 : 마스크 스테이지
10j : 시료대
10kZ : 스테이지
10m : XY 스테이지
10n : 주제어계
10p, 10q : 구동 수단
10s : 레이저 측장기
10t : 얼라인먼트 검출 광학계
10u : 네트워크 장치
15a∼15d, 16a∼16c : 절연막
17a, 17b : 배선 홈(배선 개구부)
18a, 18b : 매립 배선
19a, 19b : 반사 방지막
20a, 20b : 개구부
21a : 관통 홀(배선 개구부)
23 : 산소 차단막
50 : 위상 시프트 마스크
52 : 차광 패턴
53 : 광 투과 패턴
SC : 스캔 방향
L1, L2, EXL : 노광광
CA : 칩 영역
PR, PR1, PR2 : 포토레지스트막

Claims (9)

  1. (a) 웨이퍼의 주면 위에 포토레지스트막을 형성하는 공정과,
    (b) 상기 웨이퍼에 대하여 마스크를 이용한 축소 투영 노광 처리를 실시함으로써, 상기 포토레지스트막에 원하는 패턴을 전사하는 공정을 포함하고,
    상기 마스크는, 제1면 및 그 반대측의 제2면을 갖는 마스크 기판과,
    상기 마스크 기판의 제1면 위에 형성된 레지스트로 이루어지는 차광막과,
    상기 레지스트로 이루어지는 차광막에 개구된 광 투과 영역과,
    상기 레지스트로 이루어지는 차광막을 피복하도록 상기 마스크 기판의 제1면 위에 형성된 평탄성 막과,
    상기 평탄성 막 위에 형성된 레지스트로 이루어지는 위상 시프터를 구비하고,
    상기 평탄성 막은, 상기 광 투과 영역 내를 투과하는 광의 위상의 오차가 허용 범위 내로 되도록, 상기 광 투과 영역을 형성하기 위해 상기 레지스트로 이루어지는 차광막에 개구된 부분에 매립되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 평탄성 막은 상기 레지스트로 이루어지는 차광막의 열화를 억제하거나 또는 방지하는 기능을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (b) 공정은, 상기 마스크의 제1 전사 영역과 제2 전사 영역을, 상기 웨이퍼의 주면 위의 포토레지스트막의 하나의 영역에 대하여 중첩하여 노광하는 공정을 포함하며,
    상기 제1 전사 영역과 상기 제2 전사 영역과의 상기 광 투과 영역의 형상, 치수 및 배치는 상호 동일하게 되고,
    상기 제1 전사 영역과 상기 제2 전사 영역과의 상기 위상 시프터는 상호 반전하도록 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 전사 영역과 상기 제2 전사 영역이 동일한 마스크의 동일한 주면에 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 축소 투영 노광 처리는 스캐닝 노광인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 전사 영역과 상기 제2 전사 영역이 동일한 마스크의 동일한 주면에 배치되어 있고, 상기 축소 투영 노광 처리에서는, 상기 제1 전사 영역과 상기 제2 전사 영역이 상기 스캐닝 노광의 방향을 따라 배열되어 배치되도록 마스크를 형성한 상태에서, 상기 스캐닝 노광을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서,
    상기 축소 투영 노광 처리 시의 상기 포토레지스트막의 하나의 영역에의 1회의 노광량이, 필요한 노광량을 다중 노광의 횟수로 나눈 값인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. (a) 웨이퍼의 주면 위에 포토레지스트막을 형성하는 공정과,
    (b) 상기 웨이퍼에 대하여 마스크를 이용한 축소 투영 노광 처리를 실시함으로써, 상기 포토레지스트막에 원하는 패턴을 전사하는 공정을 포함하고,
    상기 마스크는, 제1면 및 그 반대측의 제2면을 갖는 마스크 기판과,
    상기 마스크 기판의 제1면 위에 형성된 레지스트로 이루어지는 차광막과,
    상기 레지스트로 이루어지는 차광막에 개구된 광 투과 영역과,
    상기 레지스트로 이루어지는 차광 패턴을 피복하도록 상기 마스크 기판의 제1면 위에 형성된 평탄성 막과,
    상기 평탄성 막 위에 형성된 레지스트로 이루어지는 위상 시프터를 구비하고,
    상기 평탄성 막은, 상기 광 투과 영역 내를 투과하는 광의 위상의 오차가 허용 범위 내로 되도록, 상기 광 투과 영역을 형성하기 위해 상기 레지스트로 이루어지는 차광막에 개구된 부분에 매립되어 있고,
    상기 (b) 공정은, 상기 마스크의 제1 전사 영역과 제2 전사 영역을, 상기 웨이퍼의 주면 위의 포토레지스트막의 하나의 영역에 대하여 중첩하여 노광하는 공정을 포함하며,
    상기 제1 전사 영역과 상기 제2 전사 영역과의 상기 광 투과 영역의 패턴의 형상, 치수 및 배치는 상호 동일하게 되며,
    상기 제1 전사 영역과 상기 제2 전사 영역과의 상기 위상 시프터는 상호 반전하도록 배치되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 평탄성 막은 상기 레지스트로 이루어지는 차광막의 열화를 억제하거나 또는 방지하는 기능을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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