KR20050092865A - Method for manufacturing semiconductor device - Google Patents

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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 셀 영역과 주변회로 영역을 구비하는 반도체기판 상부에 비트라인 패턴을 형성하는 단계와, 상기 구조의 전체표면 상부에 식각방지막을 비트라인 패턴의 높이보다 높게 형성하는 단계와, 화학적 기계적 연마공정(CMP) 또는 에치백(etch back) 공정을 수행하여 상기 식각방지막의 높이를 비트라인 패턴의 높이와 동일하게 하는 단계와, 셀 영역을 노출하는 마스크를 사용하여 상기 셀 영역의 식각방지막을 제거하는 단계와, 상기 구조의 전체표면 상부에 제 1 층간절연막을 도포한 후, 제 1 층간절연막을 선택적으로 식각하여 하부전극 콘택을 형성하는 단계와, 상기 구조의 전체표면 상부에 제 2 층간절연막을 도포한 후, 제 2 층간절연막을 선택적으로 식각하여 메탈 콘택을 형성하는 단계를 포함하는 반도체소자의 제조방법을 개시한다.The present invention relates to a method of manufacturing a semiconductor device, the method comprising: forming a bit line pattern on an upper surface of a semiconductor substrate having a cell region and a peripheral circuit region; and forming an etch stop layer on the entire surface of the structure than the height of the bit line pattern. Forming a high layer, performing a chemical mechanical polishing (CMP) or etch back process to make the etch barrier the same as the height of the bit line pattern, and using a mask to expose the cell region. Removing the etch stop layer of the cell region, applying a first interlayer dielectric layer over the entire surface of the structure, and selectively etching the first interlayer dielectric layer to form a lower electrode contact; After applying the second interlayer insulating film over the entire surface, selectively etching the second interlayer insulating film to form a metal contact It discloses a method for producing party.

Description

반도체소자의 제조방법{Method for Manufacturing Semiconductor Device}Method for manufacturing semiconductor device {Method for Manufacturing Semiconductor Device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 디램의 비트라인 층에서 레이아웃 설계 효율성을 증대시키는 방법으로서, 메탈 콘택과의 정렬 오차(misalignment)를 방지하고자 구조 변경을 통하여 정렬 오차 마진 향상 및 밀집한 비트라인 레이아웃의 설계를 용이하게 하는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of increasing layout design efficiency in a bit line layer of a DRAM, wherein alignment error margin is changed through a structure change to prevent misalignment with a metal contact. A method for manufacturing a semiconductor device that facilitates the design of an improved and dense bit line layout.

칩의 크기가 줄어들면서 패턴 밀집도가 가장 큰 비트라인의 레이아웃에서 메탈 콘택과 만나는 패드의 크기도 작아지고 있다. 따라서, 비트라인 패턴과 메탈 콘택층 간의 정렬 오차(misalignment)가 발생할 가능성이 높아졌다.As chips shrink in size, the pads that meet the metal contacts in the layout of the bit lines with the largest pattern density are also becoming smaller. Therefore, there is a high possibility of misalignment between the bit line pattern and the metal contact layer.

해상력에 따라 테크놀로지(technology)가 결정되면 디자인 룰(design rule)에 따라 정해진 크기대로 레이아웃을 설계한다. 따라서 디램에서 가장 패턴밀도가 높은 비트라인에 메탈 콘택과 설계 마진만 고려되어 타이트(tight)하게 설계되기 때문에 근접 왜곡현상 보정(OPC; Optical Proximity Correction) 및 패턴 형성에 많은 어려움이 있다. 또한, 후속 공정으로 메탈 콘택을 형성하였을 때 오버레이 (overlay) 마진이 부족하여 정렬 오차가 유발된다. 그 결과, 불량이 생기며 심하면 칩(chip)이 동작하지 않는 문제가 발생한다.When technology is determined according to the resolution, the layout is designed according to a predetermined size according to a design rule. Therefore, since the DRAM is designed tightly considering only the metal contact and the design margin in the bit pattern having the highest pattern density, there are many difficulties in the optical proximity correction (OPC) and pattern formation. In addition, when a metal contact is formed in a subsequent process, an overlay margin is insufficient to cause an alignment error. As a result, a defect occurs and, in serious cases, a chip does not operate.

도 1은 종래기술에 따른 비트라인 설계 레이아웃을 나타내는 도면으로, 현재 칩의 크기가 작아짐에 따라 포토공정의 오버레이 마진 및 비트라인 브릿지 (bridge)/단선을 고려한 설계 레이아웃이 점점 어려워지거나 불가능함을 도시한다.FIG. 1 is a diagram illustrating a bitline design layout according to the prior art, and as the current chip size decreases, it becomes difficult or impossible to design a layout considering the overlay margin and bitline bridge / disconnection of a photo process. do.

본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 디램 칩에서 가장 밀집한 패턴인 비트라인 패턴을 형성한 후 식각방지막을 형성함으로써, 비트라인 패턴과 메탈 콘택간의 정렬 오차 마진을 향상시키고 비트라인 레이아웃의 효율성도 증가시키며 근접 왜곡현상 보정을 용이하게 할 수 있는 반도체소자의 제조방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the problems of the prior art, by forming a bit line pattern that is the most dense pattern in the DRAM chip and then forming an etch stop layer, thereby improving the alignment error margin between the bit line pattern and the metal contact and It is an object of the present invention to provide a method of manufacturing a semiconductor device that can increase the efficiency of line layout and facilitate the correction of proximity distortion.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 The semiconductor device manufacturing method of the present invention for achieving the above object is

셀 영역과 주변회로 영역을 구비하는 반도체기판 상부에 비트라인 패턴을 형성하는 제 1 단계와,Forming a bit line pattern on the semiconductor substrate including a cell region and a peripheral circuit region;

상기 구조의 전체표면 상부에 식각방지막을 비트라인 패턴의 높이보다 높게 형성하는 제 2 단계와,A second step of forming an etch stop layer higher than the height of the bit line pattern on the entire surface of the structure;

화학적 기계적 연마공정(CMP) 또는 에치백(etch back) 공정을 수행하여 상기 식각방지막의 높이를 비트라인 패턴의 높이와 동일하게 하는 제 3 단계와,Performing a chemical mechanical polishing (CMP) or etch back process to make the height of the etch stop layer equal to the height of the bit line pattern;

셀 영역을 노출하는 마스크를 사용하여 상기 셀 영역의 식각방지막을 제거하는 제 4 단계와,A fourth step of removing the etch stop layer of the cell area by using a mask that exposes the cell area;

상기 구조의 전체표면 상부에 제 1 층간절연막을 도포한 후, 제 1 층간절연막을 선택적으로 식각하여 하부전극 콘택을 형성하는 제 5 단계와,A fifth step of forming a lower electrode contact by selectively etching the first interlayer insulating film after applying the first interlayer insulating film over the entire surface of the structure;

상기 구조의 전체표면 상부에 제 2 층간절연막을 도포한 후, 제 2 층간절연막을 선택적으로 식각하여 메탈 콘택을 형성하는 제 6 단계를 포함한다.And applying a second interlayer insulating film over the entire surface of the structure, and then selectively etching the second interlayer insulating film to form a metal contact.

상기 단계를 포함하는 반도체소자의 제조방법에 있어서, 상기 식각방지막은 실리콘나이트라이드막(Si3N4막)인 것을 특징으로 한다.In the method of manufacturing a semiconductor device comprising the step, the etch stop layer is characterized in that the silicon nitride film (Si 3 N 4 film).

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 제조방법을 도시하는 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 셀 영역(C)과 주변회로 영역(P)을 구비하는 반도체기판 (10) 상부에 폴리실리콘막, 텅스텐막 또는 텅스텐 실리사이드막 등을 증착하여 비트라인층(미도시)을 형성한 다음, 상기 비트라인층을 패터닝하여 비트라인 패턴 (12)을 형성한다.Referring to FIG. 2A, a polysilicon film, a tungsten film, or a tungsten silicide film is deposited on the semiconductor substrate 10 including the cell region C and the peripheral circuit region P to form a bit line layer (not shown). After forming, the bit line layer is patterned to form a bit line pattern 12.

도 2b를 참조하면, 상기 구조의 전체표면 상부에 식각방지막(14)을 비트라인 패턴(12)의 높이보다 높게 형성한다. Referring to FIG. 2B, an etch stop 14 is formed on the entire surface of the structure higher than the height of the bit line pattern 12.

식각방지막(14)은 실리콘나이트라이드(Si3N4)로 구성되는 것으로, 후속 공정인 메탈 콘택 형성을 위한 식각 공정시 식각이 되지 않는 막이다.The anti-etching layer 14 is made of silicon nitride (Si 3 N 4 ), and is a film that is not etched during an etching process for forming a metal contact, which is a subsequent process.

도 2c를 참조하면, 화학적 기계적 연마공정(CMP) 또는 에치백(etch back) 공정을 수행하여 식각방지막(14)의 높이를 비트라인 패턴(12)의 높이와 동일하게 한다.Referring to FIG. 2C, a chemical mechanical polishing process (CMP) or an etch back process is performed to make the height of the etch stop 14 equal to the height of the bit line pattern 12.

도 2d를 참조하면, 상기 구조의 전체표면 상부에 포토레지스트막(미도시)을 도포한 다음, 상기 포토레지스트막을 선택적으로 노광 및 현상하여 포토레지스트 패턴(16)을 형성한다. 그 결과, 포토레지스트 패턴(16)은 후속 공정에서 상기 셀 영역(C)을 노출하는 마스크의 역할을 하게 된다.Referring to FIG. 2D, a photoresist film (not shown) is applied over the entire surface of the structure, and then the photoresist film is selectively exposed and developed to form a photoresist pattern 16. As a result, the photoresist pattern 16 serves as a mask for exposing the cell region C in a subsequent process.

다음, 포토레지스트 패턴(16)을 마스크로 사용하여 상기 셀 영역(C)의 식각방지막(14)을 건식 플라즈마 식각공정(Dry Plasma Etch)으로 제거한다. 이처럼 셀 영역(C)의 식각방지막(14)만을 제거하는 이유는 후속 공정에서 하부전극 콘택 형성을 위한 식각 공정을 용이하게 하기 위함이다.Next, the etch stop layer 14 of the cell region C is removed by a dry plasma etch process using the photoresist pattern 16 as a mask. The reason for removing only the etch barrier layer 14 of the cell region C is to facilitate the etching process for forming the lower electrode contact in a subsequent process.

도 2e를 참조하면, 상기 셀 영역(C)의 식각방지막(14) 제거 후에 잔존하는 포토레지스트 패턴(16)을 건식 플라즈마 식각공정(Dry Plasma Etch)으로 스트립 (strip)하여 제거한다.Referring to FIG. 2E, the photoresist pattern 16 remaining after removing the etch stop layer 14 of the cell region C is stripped and removed by dry plasma etching.

도 2f를 참조하면, 상기 구조의 전체표면 상부에 층간절연막(18)을 도포한 후, 층간절연막(18)을 선택적으로 식각하여 하부전극 콘택(20)을 형성하되, 비트라인 패턴(12)과 비트라인 패턴(12)의 사이에 하부전극 콘택(20)이 형성되도록 층간절연막(18)을 식각한다.Referring to FIG. 2F, after the interlayer insulating layer 18 is coated on the entire surface of the structure, the interlayer insulating layer 18 is selectively etched to form the lower electrode contact 20, and the bit line pattern 12 is formed. The interlayer insulating layer 18 is etched so that the lower electrode contact 20 is formed between the bit line patterns 12.

다음, 하부전극 콘택(20)에 플러그 물질을 증착하여 하부전극 콘택플러그(미도시)를 형성시키고, 확산방지막(미도시), 하부전극(미도시), 유전막(미도시) 및 상부전극(미도시) 등을 형성함으로써 캐패시터(미도시)를 형성하는데, 이에 대한 상세한 설명은 생략하기로 한다.Next, a plug material is deposited on the lower electrode contact 20 to form a lower electrode contact plug (not shown), a diffusion barrier film (not shown), a lower electrode (not shown), a dielectric film (not shown), and an upper electrode (not shown). C) and the like to form a capacitor (not shown), a detailed description thereof will be omitted.

도 2g를 참조하면, 상기 구조의 전체표면 상부에 층간절연막(22)을 도포한 후, 층간절연막(22)을 선택적으로 식각하여 메탈 콘택(24)을 형성한다. 이때, 식각 공정 진행시 식각방지막(14)이 식각되지 않는다.Referring to FIG. 2G, after the interlayer insulating layer 22 is coated on the entire surface of the structure, the interlayer insulating layer 22 is selectively etched to form the metal contact 24. In this case, the etch stop layer 14 is not etched during the etching process.

그 결과, 본 발명에 의하면 상기 식각 공정이 진행되면서 정렬 오차가 발생하더라도 저항의 미세한 감소는 있지만 칩 구동에는 문제가 없다. 아울러, 비트라인 레이아웃을 효율성 있게 즉, 비트라인 패턴과 메탈 콘택 연결 부분의 설계 레이아웃을 작게 그릴 수 있어 마진 있는 설계가 가능하다는 장점이 있다.As a result, according to the present invention, even if an alignment error occurs as the etching process proceeds, there is a slight decrease in resistance, but there is no problem in chip driving. In addition, the bit line layout can be efficiently rendered, that is, the design layout of the bit line pattern and the metal contact connection portion can be drawn small, thereby providing a marginal design.

도 3은 본 발명에 따른 비트라인 설계 레이아웃을 나타내는 도면으로, 본 발명에서 식각방지막을 이용함으로써 오버레이 마진과 무관한 레이아웃을 가능하게 하여 설계 레이아웃 효율성을 향상시키고 공정상 브릿지 및 단선을 해결할 수 있을 뿐만 아니라, 가능한 칩의 크기를 감소시킬 수 있음을 도시한다.3 is a view showing a bit line design layout according to the present invention, by using an etch barrier in the present invention to enable a layout independent of the overlay margin to improve the design layout efficiency and to solve the bridge and disconnection in the process Rather, it shows that possible chip size can be reduced.

이상에서 설명한 바와 같이, 본 발명에서는 디램 칩에서 가장 밀집한 패턴인 비트라인 패턴을 형성한 후 식각방지막을 형성함으로써, 비트라인 디자인 룰을 더 작게 하여 설계가 가능하고, 비트라인 패턴과 메탈 콘택간의 정렬 오차 마진을 향상시킬 수 있고, 메탈 콘택 연결부의 레이아웃을 작게 그릴 수도 있어 비트라인 레이아웃의 효율성도 증대시킬 수 있고, 메탈 콘택과 만나는 패드 크기를 작게 하여 칩 크기를 감소시킬 수 있으며, 근접 왜곡현상 보정을 용이하게 할 수 있다.As described above, in the present invention, by forming a bit line pattern, which is the most dense pattern in the DRAM chip, and then forming an etch stop layer, the bit line design rule can be made smaller, and the alignment between the bit line pattern and the metal contact is possible. The margin of error can be improved, the layout of the metal contact connections can be made smaller, and the efficiency of the bitline layout can be increased, and the chip size can be reduced by reducing the pad size that meets the metal contacts, and the close distortion correction is corrected. Can be facilitated.

도 1은 종래기술에 따른 비트라인 설계 레이아웃을 나타내는 도면.1 shows a bitline design layout according to the prior art;

도 2a 내지 도 2g는 본 발명에 따른 반도체소자의 제조방법을 도시하는 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 3은 본 발명에 따른 비트라인 설계 레이아웃을 나타내는 도면.3 illustrates a bitline design layout in accordance with the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10 : 반도체기판 12 : 비트라인 패턴10: semiconductor substrate 12: bit line pattern

14 : 식각방지막 16 : 포토레지스트 패턴14 etch stop layer 16 photoresist pattern

18 : 층간절연막 20 : 하부전극 콘택18: interlayer insulating film 20: lower electrode contact

22 : 층간절연막 24 : 메탈 콘택22 interlayer insulating film 24 metal contact

Claims (2)

셀 영역과 주변회로 영역을 구비하는 반도체기판 상부에 비트라인 패턴을 형성하는 제 1 단계와,Forming a bit line pattern on the semiconductor substrate including a cell region and a peripheral circuit region; 상기 구조의 전체표면 상부에 식각방지막을 비트라인 패턴의 높이보다 높게 형성하는 제 2 단계와,A second step of forming an etch stop layer higher than the height of the bit line pattern on the entire surface of the structure; 화학적 기계적 연마공정(CMP) 또는 에치백(etch back) 공정을 수행하여 상기 식각방지막의 높이를 비트라인 패턴의 높이와 동일하게 하는 제 3 단계와,Performing a chemical mechanical polishing (CMP) or etch back process to make the height of the etch stop layer equal to the height of the bit line pattern; 셀 영역을 노출하는 마스크를 사용하여 상기 셀 영역의 식각방지막을 제거하는 제 4 단계와,A fourth step of removing the etch stop layer of the cell area by using a mask that exposes the cell area; 상기 구조의 전체표면 상부에 제 1 층간절연막을 도포한 후, 제 1 층간절연막을 선택적으로 식각하여 하부전극 콘택을 형성하는 제 5 단계와,A fifth step of forming a lower electrode contact by selectively etching the first interlayer insulating film after applying the first interlayer insulating film over the entire surface of the structure; 상기 구조의 전체표면 상부에 제 2 층간절연막을 도포한 후, 제 2 층간절연막을 선택적으로 식각하여 메탈 콘택을 형성하는 제 6 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법. And applying a second interlayer insulating film over the entire surface of the structure, and then selectively etching the second interlayer insulating film to form a metal contact. 제 1 항에 있어서,The method of claim 1, 상기 식각방지막은 실리콘나이트라이드막(Si3N4막)인 것을 특징으로 하는 반도체소자의 제조방법.The etch stop layer is a silicon nitride film (Si 3 N 4 film) characterized in that the manufacturing method of the semiconductor device.
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