KR20050092572A - 이형 반도체 기판 및 그 형성 방법 - Google Patents
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Abstract
여기에 개시되는 이형 반도체 기판은 실리콘 기판과, 상기 실리콘 기판 상에 형성된 실리콘-게르마늄 에피탁시얼 패턴, 그리고 상기 실리콘 기판 및 상기 실리콘-게르마늄 에피탁시얼 기판 상에 형성된 상부가 평탄한 실리콘 에피탁시얼층을 포함한다. 이 같은 이형 반도체 기판은 다양한 반도체 제조 공정에서 기저 반도체 기판으로 사용될 수 있다.
Description
본 발명은 반도체 소자 제조 공정에 사용되는 반도체 기판 및 그 형성 방법에 관한 것으로서, 더욱 상세하게는 이형 반도체 기판 및 그 형성 방법에 관한 것이다.
1948년에 트랜지스터의 발명이래 고체 상태의 소자 기술 발전은 소자 개념의 발전뿐 아니라 재료의 발달에도 의존하고 있다. 예를 들어, 순수, 단결정 실리콘의 성장 기술의 획기적인 발전에 힘입어 오늘날 집적회로 소자들이 만들어 졌다고 해도 과언이 아니다.
통상적으로 단결정 실리콘 기판이 반도체 소자 제조 공정에 널리 사용되고 있다. 잘 알려진 방법인 액체-밀봉 쵸크랄스키(liquid-encapsulated Czochralski) 성장을 통해서 단결정 실리콘 잉곳(ingots)을 형성한 후 기계적 가공 및 절단을 통해서 단결정 실리콘 기판을 형성한다.
그런데, 최근 단결정 실리콘 기판 상에 형성되는 반도체 소자가 고성능, 고속도, 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 여러 문제점들이 발생하고 있다. 예컨대, 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루 (punch-through) 등의 짧은 채널 효과 (short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스 (접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다. 이에 따라 신뢰성 있는 고성능, 저전력의 반도체 소자를 제조할 수 없게 된다.
이와 같은 문제들을 완화시키기 위해 새로운 재료의 기판을 사용하여 반도체 소자를 형성하는 노력들이 시도되고 있으며 그 일 예로서 실리콘 기판 상에 절연막이 위치하는 에스오아이 (SOI: silicon-on-insulator) 기판이 사용되고 있다. SOI 기판을 사용하는 기술은 접합 누설 전류 억제, 짧은 채널 효과 저감, 낮은 동작 전압 및 효과적인 소자 분리 등의 장점이 있다. 하지만 SOI 기판을 사용하는 반도체 제조 공정 기술은 소자 동작 중에 발생된 열이 빠져나가지 못하거나 높은 에너지의 열전자 (hot carrier)가 축적되는 이른바 부유 바디 효과 (floating body effect)가 발생된다. 또한 SOI 기술은 백 바이어스 (back bias)를 인가할 수 없어 문턱전압에 변동이 생겨 신뢰성 있는 소자 동작을 확보할 수 없는 문제점이 발생되고 있다. 게다가 SOI 기판 제조 공정은 복잡하고 제조 비용이 높다.
따라서 통상적인 실리콘 벌크 기판 및 SOI 기판을 대체할 새로운 반도체 기판이 요구된다.
한편 최근, 전자소자와 기계 부품을 초소형으로 일체화하여 만드는 기술로 마이크로 치수 (micro scale)의 기계적인, 그리고 전기적인 구조체가 결합되어 새로운 기능을 하게 되는 시스템을 제작하는 마이크로 전기 기계 시스템 (MEMS) 기술이 활발히 연구되고 있다. MEMS는 기존의 반도체 제조 기술을 응용하는데 기계적 소자(mechanical elements), 센서 (sensor), 액츄에이터 (actuator), 그리고 전자 소자 (electronics)를 잘 알려진 실리콘 웨이퍼 위에 미세제조기술 (micro-fabrication technology)를 이용하여 만드는 것이라고 할 수 있다.
전자 소자는 통상적인 집적회로 프로세스 (예를 들면 CMOS, 바이폴라, BICMOS processes 등)를 이용하여 형성된다. 미세 기계 구성요소는 미세기계가공 (micromachining) 공정을 통해서 형성된다. 미세기계가공은 실리콘 웨이퍼의 한 부분을 선택적으로 식각하는 거나 기계적 또는 전기기계 소자를 만들기 위한 새로운 구조체를 형성하는 공정을 말한다. MEMS는 모든 구조체를 미세기계가공 기술을 이용하여 실리콘 웨이퍼 위에 제작이 가능하도록 하여 시스템을 하나의 칩에 제작할 수 있는 시스템-온-칩 (systems-on-a-chip)의 실현을 가능하게 한다.
이 같은 MEMS 기술과 같이 전통적인 반도체 제조 공정과는 상이한 새로운 기술을 적용하기 위해서 새로운 물질 또는 구조의 기판이 요구된다.
상술한 바와 같은 견지에서 본 발명이 제안되었으며, 본 발명이 이루고자 하는 기술적 과제는 통상적인 반도체 제조 공정뿐 아니라 다양한 소자 제조 기술에 적용될 수 있는 새로운 형태의 반도체 기판 및 그 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위해서 본 발명의 실시예들은 이형 반도체 기판(heterogeneous semiconductor substrate)을 제공한다.
본 발명의 일 실시예에 따른 이형 반도체 기판은 적층된 반도체층들로 구성된다. 적층된 반도체층들의 최상층의 상부 표면은 평탄하다. 상기 이형 반도체 기판은 제1반도체층, 상기 제1반도체층 상에 형성된 제2반도체 패턴 그리고 상기 제1반도체층 및 상기 제2반도체 패턴 상에 형성되고 평탄한 상부를 가지는 제3반도체층으로 구성된다. 상기 제1반도체층, 상기 제2반도체증, 그리고 상기 제3반도체층은 실리콘, 게르마늄 같은 원소 주기율표 상의 4족 원소 또는 실리콘-게르마늄 같은 이들의 결정질 화합물로 이루어진다. 바람직하게는 상기 제1반도체층 및 제3반도체층은 동일한 물질이고 상기 제2반도체층은 상기 제1반도체층 및 상기 제3반도체층과는 다른 전기적 화학적 성질을 가지는 물질이다. 여기서, 전기적 화학적 성질이 다르다는 것은 예컨대, 반송자 (carrier)의 이동도가 다르거나 특정 식각액에 대해서 식각율이 서로 다르다 (어느 하나의 층만이 식각되고 다른 층은 거의 식각되지 않는다)는 것 등을 의미한다.
예컨대, 상기 이형 반도체 기판은 차례로 적층된 실리콘 기판/실리콘-게르마늄 패턴/실리콘층, 실리콘 기판/게르마늄 패턴/실리콘층, 실리콘-게르마늄 기판/실리콘 패턴/실리콘-게르마늄층, 실리콘-게르마늄 기판/게르마늄 패턴/실리콘-게르마늄층, 게르마늄 기판/실리콘 패턴/게르마늄층 등일 수 있다. 하지만 여기에 열거된 것은 단지 예시적인 것에 불과하다.
바람직하게, 상기 이형 반도체 기판은 통상적인 방법으로 형성되는 실리콘 기판, 상기 실리콘 기판 상에 형성된 실리콘-게르마늄 에피탁시얼 패턴 그리고 상기 실리콘 기판 및 실리콘-게르마늄 에피탁시얼 패턴 상에 형성된 상부가 평탄한 실리콘 에피탁시얼층으로 구성될 수 있다. 결국, 본 발명의 이형 반도체 기판은 내부에 실리콘-게르마늄 에피탁시얼 패턴이 존재하는 단결정 실리콘 기판이다. 여기서, 상기 실리콘-게르마늄 패턴이 완화된(relaxed) 실리콘-게르마늄 패턴이라면 상기 실리콘 에피탁시얼층은 긴장된(strained) 실리콘이며 따라서 반송자 (carrier)의 이동도(mobility)를 증가시킬 수 있을 것이다.
이 같은 실리콘-게르마늄 에피탁시얼 패턴은 반도체 제조 공정 중에 여러 가지 다양한 형상으로 잔존하거나, 제거되거나 또는 제거된 후 다른 물질로 대체될 수 있으며, 이에 따라 소자 특성에 적합하게 다양한 기능을 제공할 수 있을 것이다.
예컨대, 본 발명의 이형 반도체 기판이 통상적인 반도체 소자 제조 공정에 사용될 경우, SOI 기술이 가지는 부유 바디 효과 등의 문제점이 해결될 수 있다. 에피탁시얼 실리콘층에 트랜지스터를 위한 채널 및 소오스/드레인이 형성될 경우, 에피탁시얼 실리콘층 (제3반도체층)과 실리콘 기판 (제1반도체층)은 서로 연결되어 있기 때문에, 부유 바디 효과 및 열전자가 축적되는 문제는 해결된다. 뿐만 아니라, 제1반도체층을 통해서 백바이어스를 인가할 수 있어 소오스 (또는 드레인) 영역들의 전위를 웨이퍼 전체에 걸쳐서 동일하게 유지할 수 있어 트랜지스터의 문턱 전압을 일정하게 유지할 수 있다. 또한 실리콘-게르마늄 에피탁시얼 패턴 (제2반도체층)이 소오스/드레인 영역 아래에 위치하고 또한 제조 공정 중에 제거되면 소오스/드레인 및 기판 사이의 접합 누설 전류를 최소화 할 수 있고 또한 소오스/드레인 영역의 깊이가 용이하게 조절될 수 있다.
본 발명의 이형 반도체 기판은 에피탁시얼 성장 기술을 통해서 형성된다. 즉, 상기 제1반도체층 상에 에피탁시얼 성장을 통해서 에피탁시얼층을 형성한 후 이를 패터닝하여 상기 제2반도체 패턴을 형성한다. 상기 제1반도체층 및 상기 제2반도체 패턴 상에 에피탁시얼 성장을 통해서 상부가 평탄한 상기 제3반도체층을 형성한다. 상부가 평탄한 상기 제3반도체층은 이 단계 공정을 통해서 형성된다.
일 실시예에 있어서, 상부가 평탄한 상기 제3반도체층은 제1온도에서 에피탁시얼 성장을 진행하여 상기 제2반도체 패턴을 덮는 1차 에피탁시얼층을 형성한 후 상기 제1온도보다 높은 제2온도에서 에피탁시얼 성장을 진행하여 상부가 평탄한 2차 에피탁시얼층을 형성하는 것에 의해 형성될 수 있다. 예컨대, 상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도범위를 가진다. 상기 1차 에피탁시얼층은 섭씨 약 300도 내지 약 800도 범위의 낮은 온도에서 성장하기 때문에, 하부의 상기 제1반도체층 및 제2반도체 패턴에 의한 표면 형상이 전사된 상부 표면을 가진다. 반면 상기 2차 에피탁시얼층은 섭씨 약 600도 내지 약 1200도의 범위의 높은 온도에서 성장하기 때문에 에피탁시얼 성장 중에 상기 1차 에피탁시얼층의 이동이 발생하면서 그 상부에 상기 2차 에피탁시얼층이 성장하고 이에 따라 상기 2차 에피탁시얼층은 평탄한 상부 표면을 가지게 된다. 한편 상기 제2반도체 패턴은 상기 1차 에피탁시얼층으로 덮여 보호되기 때문에 상기 2차 에피탁시얼 성장 중에 상기 제2반도체 패턴의 이동이 발생하지 않으며 당초의 형상을 그대로 유지한다.
또는 상부가 평탄한 상기 제3반도체층은 제1온도에서 에피탁시얼 성장을 진행하여 상기 제2반도체 패턴을 덮은 에피탁시얼층을 형성한 후 상기 제1온도보다 높은 제2온도에서 열처리를 진행하는 것에 상기 에피탁시얼층의 상부를 평탄하게 하는 것에 의해 형성될 수 있다. 상기 열처리는 수소 가스 분위기 또는 아르곤 가스 분위기에서 진행될 수 있다. 예컨대, 상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지며, 상기 열처리가 수소 가스 분위기에서 진행될 경우 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도 범위를 가진다. 한편, 상기 열처리가 아르곤 가스 분위기에서 진행될 경우 상기 제2온도는 섭씨 약 900도 내지 약 1200도의 온도 범위를 가진다. 상기 에피탁시얼층은 섭씨 약 300도 내지 약 800도 범위의 낮은 온도에서 성장하기 때문에, 하부의 상기 제1반도체층 및 제2반도체 패턴에 의한 표면 형상이 전사된 상부 표면을 가진다. 한편, 상기 열처리는 섭씨 약 600도 내지 약 1200도의 범위 또는 섭씨 약 900도 내지 약 1200도의 높은 온도에서 성장하기 때문에 상기 에피탁시얼층의 상부 표면에서 원자 이동이 발생하고 그에 따라 상기 에피탁시얼층은 평탄한 상부 표면을 가지게 된다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 반도체 기판에 관한 것으로서 서로 다른 전기적 화학적 특성을 가지는 여러 층의 반도체층으로 구성된 이형 반도체 기판(heterogeneous semiconductor substrate)을 제공한다. 본 발명의 이형 반도체 기판 상에 다양한 능동 또는 수동 전기전자 소자가 형성된다. 지금까지의 반도체 기판은 벌크 실리콘 또는 절연막 상에 실리콘이 존재하는 SOI 기판이다.
본 발명의 일 실시예에 따른 이형 반도체 기판은 3개의 반도체층으로 구성되며 중간에 개재하는 제2반도체층은 일정한 패턴을 가지는 여러 개의 반도체 패턴으로 구성된다. 또한 제2반도체층은 그것의 위. 아래에 존재하는 제3반도체층 및 제1반도체층과는 전기적 화학적 특성이 다르다. 여기서, 여러 전기전자소자가 형성되는 이형 반도체 기판의 표면은 평탄하다.
도1은 이 같은 구조의 이형 반도체 기판을 도시한다. 도1을 참조하여, 본 발명의 일 실시예에 따른 이형 반도체 기판(100)은 제1반도체층(101), 상기 제1반도체층(101) 상에 형성된 제2반도체 패턴(103), 그리고 상기 제2반도체 패턴들(103)을 피복하도록 상기 제1반도체층(101) 상에 형성된 제3반도체층(105)을 포함하여 이루어진다. 즉, 상기 제3반도체층(105) 및 제1반도체층(101)은 상기 제2반도체 패턴들(103)이 차지하는 영역을 제외하고는 서로 접촉한다. 상기 제3반도체층(105)의 상부 표면은 평탄하다.
상기 제3반도체층(105)의 평탄한 표면 상에 여러 반도체 소자가 형성된다. 예컨대, 상기 제3반도체층(105) 상에 전계효과 트랜지스터가 형성될 경우, 상기 제3반도체층(105)은 전계효과 트랜지스터를 위한 채널 영역 및 소오스/드레인 영역을 제공한다. 한편 상기 제2반도체 패턴(103)은 반도체 소자 제조 공정 중에 노출되어 선택적으로 제거되고 그 제거된 자리에 절연물질이 형성될 수 있다. 이 경우, 통상적인 SOI 기판과 달리, 본 발명에 따르면 제3반도체층(105)이 제1반도체층(101)과 서로 연결되어 있어 부유 바디 효과 등의 문제가 발생하지 않는다.
상기 제1반도체층(101), 상기 제2반도체 패턴들(103) 및 상기 제3반도체층(105)은 원소 주기율표 상의 4족 원소 또는 이들의 결정질 화합물로 이루어진다. 예컨대, 상기 제1반도체층(101)은 통상적인 방법에 의해 제조되는 벌크 실리콘 기판이고, 상기 제2반도체 패턴(103)은 상기 실리콘 기판 상에 에피탁시얼 성장 기술에 의해 형성된 실리콘-게르마늄 에피탁시얼 패턴들이고 상기 제3반도체층(105)은 상기 실리콘 기판 및 상기 실리콘-게르마늄 에피탁시얼 패턴들 상에 에피탁시얼 성장 기술에 의해 형성된 실리콘 에피탁시얼층이다.
또한, 상기 이형 반도체 기판(100)은 차례로 적층된 실리콘 기판/실리콘-게르마늄 패턴/실리콘층, 실리콘 기판/게르마늄 패턴/실리콘층, 실리콘-게르마늄 기판/실리콘 패턴/실리콘-게르마늄층, 실리콘-게르마늄 기판/게르마늄 패턴/실리콘-게르마늄층, 게르마늄 기판/실리콘 패턴/게르마늄층 등일 수 있다. 하지만 이들은 단지 예시적인 것에 불과하며 본 발명이 여기에 한정되는 것은 아니다.
상기 제2반도체 패턴(103)은 제조하고자 하는 전기전자 소자에 맞게 다양한 형상을 가질 수 있다. 도1에서는 제2반도체 패턴(103)이 사각형상을 가졌지만, 도2에 도시된 바와 같이 라인 형상을 가질 수 도 있다.
이하에서는 도3 내지 도7을 참조하여 상술한 이형 반도체 기판을 제조하는 방법에 대하여 설명을 하기로 한다. 먼저 도3을 참조하여, 벌크 실리콘 기판(101) 상에 에피탁시얼 성장 기술을 이용하여 실리콘-게르마늄 에피탁시얼층(103a)을 형성한다. 에피탁시얼 성장 기술은 예컨대, 기상 에피탁시 (vapor-phase epitaxy), 분자 빔 에피탁시 (molecular-beam epitaxy), 화학적기상증착(CVD), 스퍼터 등의 방법을 이용하며 소오스 가스로서 SiH4, GeH4 가스를 사용한다. 예컨대, CVD법에 의한 에피탁시얼 성장 방법으로 실리콘-게르마늄 에피탁시얼층을 형성할 경우, 반응 온도는 섭씨 약 400도 내지 약 1000도 범위이다.
상기 실리콘-게르마늄 에피탁시얼층(103a)은 벌크 실리콘 기판(101) 표면 전체에 걸쳐 고르게 성장을 한다.
다음 도4를 참조하여 상기 실리콘-게르마늄 에피탁시얼층(103a)에 대하여 사진식각공정(photolithography)을 진행하여 소정 모양을 가지는 실리콘-게르마늄 에피탁시얼 패턴(103)을 형성한다. 결국, 벌크 실리콘 기판(101)의 일부분(104)이 노출된다. 상기 실리콘-게르마늄 에피탁시얼 패턴(103)은 측면, 상부 표면 및 상기 벌크 실리콘 기판(101)과 접하는 바닥면을 구비한다. 여기서, 상기 실리콘-게르마늄 에피탁시얼 패턴(103)은 다양한 형태를 가질 수 있다.
다음 도5를 참조하여, 노출된 벌크 실리콘 기판(101)의 일부분(104) 및 상기 실리콘-게르마늄 에피탁시얼 패턴(103)의 측면 및 상부 표면 상에 1차 실리콘 에피탁시얼층(105a)을 에피탁시얼 성장 기술을 이용해서 성장시킨다. 이때, 1차 실리콘 에피탁시얼 성장은 상기 실리콘-게르마늄 패턴(103)의 모양이 일그러지지 않고 유지되는 온도 (저온)에서 진행된다. 공정 온도가 너무 높으면 상기 실리콘-게르마늄 패턴(103)의 실리콘 또는 게르마늄 원소의 이동이 일어나서 그 패턴의 모양이 일그러지게 된다. 이는 고온에서 실리콘-게르마늄 패턴이 보다 안정적인 상태, 즉 표면이 평탄한 상태로 되려고 하기 때문으로 추측된다.
따라서, 저온에서 1차 실리콘 에피탁시얼 성장이 진행되면 실리콘-게르마늄 패턴의 일그러짐 없이, 실리콘 단결정이 노출된 벌크 실리콘 기판의 일부분 및 실리콘-게르마늄 에피탁시얼 패턴의 측면 및 상부 표면에서 골고루 성장하게 된다. 이에 따라, 형성되는 상기 1차 실리콘 에피탁시얼층(105a)의 상부 표면은 하부의 막질들에 의한 표면 형상 (즉, 상기 벌크 실리콘 기판 및 실리콘-게르마늄 에피탁시얼 패턴에 의한 표면 형상)을 따르게 되어 굴곡을 가지게 된다.
1차 실리콘 에피탁시얼 성장의 온도는 예컨대, 섭씨 약 300도 내지 약 800도의 범위이다. 이 같은 저온에서의 실리콘 에피탁시얼 성장 중에 게르마늄-에피탁시얼 패턴의 일그러짐이 발생하지 않는다.
다음 도6을 참조하여 수소 가스 분위기 또는 아르곤 가스 분위기에서의 열처리 공정을 진행하여 굴곡진 상기 1차 실리콘 에피탁시얼층(105a)의 표면을 평탄화 시키어 평탄한 상부 표면을 가지는 실리콘 에피탁시얼층(105)을 형성한다. 이때, 열처리 공정의 온도는 상기 1차 실리콘 에피탁시얼층(105a)을 구성하는 실리콘 원소의 이동이 일어나는 온도 (고온)이며 이에 따라 열처리 공정에서 상기 1차 실리콘 에피탁시얼층(105a)의 표면 이동이 일어나게 된다. 실리콘 원소의 이동은 아마도 수소 분위기 열처리 중에, 수소 가스 및 1차 실리콘 에피탁시얼층의 실리콘의 결합에 의한 실레인 형성 (Si+2H2-> SiH4) 및 형성된 실레인의 분해 (SiH4
-> Si+2H2) 가 끊임없이 발행하고 이에 따라 1차 실리콘 에피탁시얼층의 실리콘 원소가 이동하는 것으로 추측된다. 또한 높은 온도에서 실리콘 에피탁시얼층이 안정된 상태, 즉 굴곡진 표면보다는 안정된 상태인 표면이 평탄한 상태가 되려는 특성 때문인 것으로도 추측된다. 이때, 이미 실리콘-게르마늄 패턴은 1차 실리콘 에피탁시얼층으로 보호되기 때문에 표면에서의 원소 이동은 발생하지 않는다.
수소 가스 분위기에서의 열처리 공정의 온도는 예컨대, 섭씨 약 600도 내지 약 1200도의 범위이다. 아르곤 가스 분위기에서의 열처리 공정의 온도는 예컨대, 섭씨 약 900도 내지 약 1200도의 범위이다. 수소 분위기에서의 열처리의 하한 온도가 아르곤 분위기에서의 열처리보다 더 낮은 것은, 높은 온도 분위기의 열처리와 더불어 아마도 수소 분위기의 열처리 경우 전술한 바와 같이 수소 가스가 표면 평탄화에 작용을 하기 때문이다.
즉, 본 실시예에 따르면, 저온에서의 에피탁시얼 성장 및 고온에서의 열처리를 통해서 굴곡진 하부 표면 상에 상부가 평탄한 에피탁시얼층을 형성한다.
다른 방법으로 도5에서 저온에서 1차 실리콘 에피탁시얼층(105a)을 성장시킨 후, 추가적인 2차 실리콘 에피탁시얼 성장을 진행하여 도7에 도시된 바와 같이, 그 표면이 평탄한 2차 에피탁시얼 실리콘층(105)을 형성한다. 이때, 2차 실리콘 에피탁시얼 성장은 상기 1차 에피탁시얼 실리콘층(105a)의 모양이 일그러지는 온도(고온)에서 진행된다. 공정 온도가 높으면 굴곡진 상부 표면을 가지는 상기 1차 실리콘 에피탁시얼층(105a)의 실리콘 원소의 이동이 일어나서 그 표면이 점차로 평탄화되면서 실리콘 성장이 일어난다. 따라서 2차 실리콘 에피탁시얼층(105)은 그 상부 표면이 평탄하게 된다. 한편, 상기 실리콘-게르마늄 에피탁시얼 패턴(103)은 이미 상기 1차 실리콘 에피탁시얼층(105a)으로 덮여서 보호되기 때문에, 2차 실리콘 에피탁시얼 성장에서 패턴의 모양이 일그러지지 않는다. 예컨대, 2차 실리콘 에피탁시얼 성장의 온도는 예컨대, 섭씨 약 600도 내지 약 1200도의 범위이다.
이제 상술한 방법으로 형성된 이형 반도체 기판 상에 반도체 소자를 형성하는 일 실시예에 대하여 도8 내지 도11을 참조하여 설명을 하기로 한다. 도8은 상술한 방법으로 형성한 이형 반도체 기판(100)을 도시한다. 도8을 참조하여, 이형 반도체 가판(100)은 벌크 실리콘 기판(101), 실리콘-게르마늄 패턴(103), 그리고 실리콘 에피탁시얼층(105)을 포함하여 이루어진다. 여기서 상기 실리콘-게르마늄 패턴(103)은 라인 형태이다.
이형 반도체 기판(100)을 준비한 후, 소자 분리 공정을 진행한다. 도9를 참조하여, 상기 이형 반도체 기판(100)의 일부분을 식각하여 소자 분리를 위한 트렌치(107)을 형성한다. 여기서, 실리콘 에피탁시얼(105), 실리콘-게르마늄 에피탁시얼 패턴(103) 및 벌크 실리콘 기판의 일부를 식각한다. 비록 도면에 나타나지는 않았지만, 활성영역을 한정하는 식각 마스크를 실리콘 에피탁시얼층 상에 형성한 후 이를 이용해서 노출된 이형 반도체 기판 (100)을 식각한다.
다음 도10을 참조하여, 노출된 실리콘-게르마늄 에피탁시얼 패턴을 선택적으로 제거한다. 이에 따라 상기 실리콘-게르마늄 에피탁시얼 패턴(103)이 제거된 곳에 빈 공간(109)이 형성된다. 상기 빈 공간(109)은 소자 분리 영역될 상기 트렌치(107)와 연결될 것이다.
다음 도11을 참조하여 상기 트렌치(107)를 절연물질로 채워 소자분리영역(111)을 형성한다. 이때, 상기 빈 공간(109)도 절연물질로 채워질 수 도 있다. 공정에 따라서는 트렌치(107)를 절연물질로 채우기 전에 열산화 공정을 진행하고 산화방지막인 실리콘 질화막을 형성할 수 있다.
계속해서 도11을 참조하여, 소자분리영역(111)을 형성한 후, 게이트 산화막(113)을 형성하고 게이트 전극(115)을 형성한다. 여기서 상기 게이트 전극(115)은 상기 빈 공간(109) 사이에 형성된다. 즉, 게이트 전극(115)의 실리콘 에피탁시얼층은 채널 영역을 작용하며 또한 벌크 실리콘 기판(101)과 연결되어 있어 종래 SOI 기판이 가지는 부유 바디 효과가 방지된다.
게이트 전극(115)을 형성한 후 이온 주입 공정을 진행하여 게이트 전극(115) 양측의 실리콘 에피탁시얼층에 소오스/드레인 영역(117)을 형성한다. 이때, 게이트 전극 양측의 실리콘 에피탁시얼층 하부에는 상기 빈 공간(109)이 위치하고 있다. 따라서, 펀치쓰루가 억제되고 및 접합 기생 용량이 감소된다. 계속해서 게이트 전극(115) 양측벽에 절연막 스페이스(119)를 형성한다.
한편, 상기 게이트 전극(115)은 상기 빈 공간(109) 상부에 형성될 수 도 있다. 이 경우, 소오스/드레인 영역과 벌크 실리콘 기판이 서로 연결된다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
본 발명의 이형 반도체 기판은 통상적인 벌크 실리콘 기판 또는 SOI 기판이 가지는 단점을 가지지 않으며 차세대 새로운 반도체 소자 제조 공정에 효과적으로 사용될 것이다.
도1은 본 발명의 일 실시예에 따른 이형 반도체 기판을 개략적으로 도시하는 사시도로서 그 내부를 보여주기 위해서 일부분을 제거한 사시도이다.
도2는 본 발명의 다른 실시예에 따른 이형 반도체 기판을 개략적으로 도시하는 사시도로서 그 내부를 보여주기 위해서 일부분을 제거한 사시도이다.
도3 내지 도5는 본 발명의 일 실시예에 따른 이형 반도체 기판 형성 방법을 설명하기 위한 단면도이다.
도6은 본 발명의 다른 실시예에 따른 이형 반도체 기판 형성 방법을 설명하기 위한 단면도로서 도4에 후속하는 공정 단계에서의 단면도이다.
도7 내지 도11은 도2의 이형 반도체 기판을 이용한 반도체 소자 제조 방법의 일 예를 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 이형 반도체 기판 01: 제1반도체층
103: 제2반도체 패턴 105: 제3반도체층
107: 트렌치 109: 빈 공간
111: 소자 분리 영역 113: 게이트 절연막
115: 게이트 전극 17: 소오스/드레인
119: 측벽 스페이서
Claims (17)
- 원소 주기율표 상의 4족 원소를 포함하여 이루어진 평탄한 표면을 갖는 제1반도체층;상기 제1반도체층의 평탄한 표면상에 형성된 원소 주기율표 상의 4족 원소를 포함하여 이루어진 제2반도체 패턴;상기 제2반도체 패턴 및 노출된 상기 제1반도체층의 평탄한 표면상에 형성되며 원소 주기율표 상의 4족 원소를 포함하여 이루어진 평탄한 상부 표면을 갖는 제3반도체층을 포함하는 이형 반도체 기판.
- 제1항에 있어서,상기 제1반도체층은 단결정 실리콘기판이고, 상기 제2반도체 패턴은 실리콘-게르마늄 에피탁시얼 패턴이고, 상기 제3반도체층은 실리콘 에피탁시얼층인 것을 특징으로 하는 이형 반도체 기판.
- 제1항 또는 제2항에 있어서,상기 제2반도체 패턴은 서로 떨어져서 평행하게 달리는 라인 형상인 것을 특징으로 하는 이형 반도체 기판.
- 제1항 또는 제2항에 있어서,상기 제2반도체 패턴은 행렬로 이차원적으로 배열된 섬 형상인 것을 특징으로 하는 이형 반도체 기판.
- 제1항에 있어서,상기 제1반도체층 및 상기 제3반도체층은 동일한 원소로 이루어지고 상기 제3반도체층은 상기 제1반도체층 및 상기 제3반도체층과는 다른 전기적 화학적 특성을 가지는 것을 특징으로 하는 이형 반도체 기판.
- 원소 주기율표 상의 4족 원소를 포함하여 이루어진 평탄한 표면을 갖는 제1반도체층을 준비하고;상기 제1반도체층의 평탄한 표면상에 원소 주기율표 상의 4족 원소를 포함하여 이루어진 제2반도체 패턴을 형성하고;상기 제2반도체 패턴 및 노출된 상기 제1반도체층의 평탄한 표면상에 원소 주기율표 상의 4족 원소를 포함하여 이루어진 평탄한 상부 표면을 갖는 제3반도체층을 형성하는 것을 포함하는 이형 반도체 기판 형성 방법.
- 제6항에 있어서,상기 평탄한 상부 표면을 갖는 제3반도체층을 형성하는 것은:상기 제2반도체 패턴 표면 및 노출된 상기 제1반도체층의 평탄한 표면 상에 상기 제2 반도체 패턴의 표면이동이 일어나지 않는 제1온도에서 원소 주기율표 상의 4족 원소를 1차 성장시켜 상기 제2반도체 패턴들 표면을 덮는 1차 에피탁시얼층을 형성하고;상기 1차 에피탁시얼층 상에 상기 1차 에피탁시얼층의 표면 이동이 일어나는 제2온도에서 원소 주기율표 상의 4족 원소를 2차 성장시켜 평탄한 표면을 갖는 2차 에피탁시얼층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제6항에 있어서,상기 평탄한 상부 표면을 갖는 제3반도체층을 형성하는 것은:상기 제2반도체 패턴들 표면 및 노출된 상기 제1반도체층의 평탄한 표면 상에 상기 제2 반도체 패턴의 표면이동이 일어나지 않는 제1온도에서 원소 주기율표 상의 4족 원소를 성장시켜 상기 제2반도체 패턴 표면을 덮는 에피탁시얼층을 형성하고;상기 에피탁시얼층의 표면 이동이 일어나는 제2온도에서 열처리를 진행하여 상기 에피탁시얼층의 표면을 평탄화시키는 것을 포함하여 이루어지는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제7항 또는 제8항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도범위를 갖는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제8항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도 범위를 가지며, 상기 열처리는 수소 가스 분위기에서 진행되는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제8항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 900도 내지 약 1200도의 온도 범위를 가지며, 상기 열처리는 아르곤 가스 분위기에서 진행되는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제9항에 있어서,상기 제1반도체층은 단결정 실리콘 기판이고,상기 제2반도체 패턴들을 형성하는 것은 상기 단결정 실리콘 기판 상에 실리콘-게르마늄 에피탁시얼층을 성장시킨 후 패터닝하는 것을 포함하여 이루어지고,상기 제3반도체층을 형성하는 것은 상기 단결정 실리콘 기판 및 상기 실리콘-게르마늄 에피탁시얼층 표면들 상에 실리콘 에피탁시얼층을 성장시켜 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 벌크 실리콘 기판 상에 실리콘-게르마늄을 에피탁시얼 성장시켜 실리콘-게르마늄 패턴을 형성하고;상기 실리콘-게르마늄 패턴 및 노출된 벌크 실리콘 기판 상에 상기 실리콘-게르마늄 패턴의 표면이동이 일어나지 않는 제1온도에서 실리콘을 성장시켜 1차 실리콘층을 형성하고;상기 1차 실리콘층 상에 상기 1차 실리콘층의 표면 이동이 일어나는 제2온도에서 실리콘을 성장시켜 평탄한 표면을 갖는 2차 실리콘층을 형성하는 것을 포함하여 이루어지는 이형 반도체 기판 형성 방법.
- 제13항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도범위를 갖는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 벌크 실리콘 기판 상에 실리콘-게르마늄을 성장시켜 실리콘-게르마늄 패턴을 형성하고;상기 실리콘-게르마늄 패턴 및 노출된 벌크 실리콘 기판 상에 상기 실리콘-게르마늄 패턴의 표면이동이 일어나지 않는 제1온도에서 실리콘을 성장시켜 실리콘층을 형성하고;상기 실리콘층의 표면 이동이 일어나는 제2온도에서 열처리를 진행하여 상기 실리콘층의 상부 표면을 평탄하게 하는 것을 포함하여 이루어지는 이형 반도체 기판 형성 방법.
- 제15항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 600도 내지 약 1200도의 온도 범위를 가지며, 상기 열처리는 수소 가스 분위기에서 진행되는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
- 제15항에 있어서,상기 제1온도는 섭씨 약 300도 내지 약 800도의 범위를 가지고, 상기 제2온도는 섭씨 약 900도 내지 약 1200도의 온도 범위를 가지며, 상기 열처리는 아르곤 가스 분위기에서 진행되는 것을 특징으로 하는 이형 반도체 기판 형성 방법.
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| US7816224B2 (en) * | 2008-03-05 | 2010-10-19 | International Business Machines Corporation | Method for fabricating an ultra thin silicon on insulator |
| US7605408B1 (en) * | 2008-04-25 | 2009-10-20 | Nokia Corporation | Apparatus, method and system for reconfigurable circuitry |
| IN2012DN06399A (ko) * | 2010-02-07 | 2015-10-02 | Zeno Semiconductor Inc | |
| KR101674179B1 (ko) * | 2010-04-06 | 2016-11-10 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법 |
| FR2970812B1 (fr) * | 2011-01-24 | 2013-11-15 | Commissariat Energie Atomique | Dispositif a effet de champ avec une faible capacité de jonction |
| JP5768456B2 (ja) * | 2011-04-18 | 2015-08-26 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| US10720494B2 (en) * | 2018-01-22 | 2020-07-21 | Globalfoundries Inc. | Field-effect transistors with airgaps |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3366295A (en) * | 1966-02-03 | 1968-01-30 | Andrew G. Nygaard | Car luggage carrier |
| US3731965A (en) * | 1971-12-13 | 1973-05-08 | A Adkison | Door lock |
| US4489868A (en) * | 1984-01-09 | 1984-12-25 | L. B. Industries, Inc. | Luggage rack |
| US5132666A (en) * | 1990-09-17 | 1992-07-21 | Travel-Ad, Inc. | Vehicle-mounted electronic display system |
| TW211621B (ko) * | 1991-07-31 | 1993-08-21 | Canon Kk | |
| JPH05217921A (ja) * | 1991-09-13 | 1993-08-27 | Motorola Inc | 材料膜のエピタキシアル成長を行うための温度制御された処理 |
| US5464140A (en) * | 1994-07-26 | 1995-11-07 | Hill; Richard | Mounting structure for roof rack support members |
| US6123314A (en) * | 1994-11-30 | 2000-09-26 | Lockheed Martin Corporation | Quick mounting mechanism and method |
| US5667116A (en) * | 1996-03-18 | 1997-09-16 | Reinhart; Bambi L. | Vehicle rooftop storage unit |
| KR100565438B1 (ko) * | 1998-02-02 | 2006-03-30 | 신닛뽄세이테쯔 카부시키카이샤 | Soi기판 및 그의 제조방법 |
| JP3436128B2 (ja) * | 1998-04-28 | 2003-08-11 | 日亜化学工業株式会社 | 窒化物半導体の成長方法及び窒化物半導体素子 |
| US6214653B1 (en) * | 1999-06-04 | 2001-04-10 | International Business Machines Corporation | Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate |
| US6429099B1 (en) * | 2000-01-05 | 2002-08-06 | International Business Machines Corporation | Implementing contacts for bodies of semiconductor-on-insulator transistors |
| KR100529395B1 (ko) | 2000-01-28 | 2005-11-17 | 주식회사 하이닉스반도체 | 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법 |
| US6948691B2 (en) * | 2000-03-17 | 2005-09-27 | Jonathan Manufacturing Corporation | Computer server mounting apparatus |
| US7294536B2 (en) * | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
| FR2812764B1 (fr) * | 2000-08-02 | 2003-01-24 | St Microelectronics Sa | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu |
| KR100414217B1 (ko) * | 2001-04-12 | 2004-01-07 | 삼성전자주식회사 | 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법 |
| US6515335B1 (en) * | 2002-01-04 | 2003-02-04 | International Business Machines Corporation | Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same |
| JP2003318110A (ja) | 2002-04-23 | 2003-11-07 | Hitachi Ltd | 半導体基板とその製法，半導体装置の製法 |
| JP2003347399A (ja) | 2002-05-23 | 2003-12-05 | Sharp Corp | 半導体基板の製造方法 |
| US7081391B2 (en) * | 2002-11-26 | 2006-07-25 | Samsung Electronics Co., Ltd. | Integrated circuit devices having buried insulation layers and methods of forming the same |
| US6878611B2 (en) * | 2003-01-02 | 2005-04-12 | International Business Machines Corporation | Patterned strained silicon for high performance circuits |
| US7122431B2 (en) * | 2003-01-16 | 2006-10-17 | Samsung Electronics Co., Ltd. | Methods of fabrication metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions |
| KR100451459B1 (ko) * | 2003-02-10 | 2004-10-07 | 삼성전자주식회사 | 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법 |
| US7923782B2 (en) * | 2004-02-27 | 2011-04-12 | International Business Machines Corporation | Hybrid SOI/bulk semiconductor transistors |
| DE102004012917B3 (de) * | 2004-03-17 | 2005-08-11 | Konvekta Ag | Befestigungsvorrichtung, insbesondere für ein autarkes Klimaanlage-Modul |
-
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