KR20050092466A - 반도체 메모리 장치의 캐패시터 형성방법 - Google Patents

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Abstract

반도체 메모리 장치의 캐패시터 형성방법에 관한 것이다. 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성한다. 이어서, 상기 절연막의 상면에 실리콘게르마늄막 및 산화막을 형성한다. 이어서, 상기 콘택 플러그의 상면이 노출되도록 상기 산화막 및 상기 실리콘게르마늄 막의 일부분을 이방성으로 제1 식각하여 제1 개구부를 형성한다. 이어서, 상기 제1 개구부 내에 노출된 실리콘게르마늄막의 일부분을 등방성으로 제2 식각하여 상기 제1 개구부를 상기 제1 개구부의 하부에 상기 제1 개구부 보다 큰 직경을 갖는 제2 개구부로 변경시킨다. 이어서, 상기 제2 개구부 내에 스토로지전극을 형성하고, 상기 스토로지전극을 둘러싸는 유전막과 플레이트전극을 차례로 형성하여 반도체 메모리 장치의 캐패시터을 완성한다. 이로써, 캐패시터의 제조시간 및 제조원가의 절감하고, 식각액에 의한 불량 발생을 사전에 제거하여 스토로지전극의 쓰러짐을 방지할 뿐 아니라, 스토로지전극의 하부가 넓어 구조적으로 안정하여 쓰러짐을 방지하고, 유효 표면적이 증가되어 셀 캐패시턴스을 증가시킨다.

Description

반도체 메모리 장치의 캐패시터 형성방법{METHOD OF FORMING FOR MEMORY SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 캐패시터 형성방법에 관한 것으로, 특히 몰드막으로 실리콘게르마늄막을 사용하여 반도체 메모리 장치의 캐패시터를 형성하는 방법에 관한 것이다.
최근 DRAM과 같은 메모리 소자의 집적도가 증가함에 따라 제한된 셀 면적에서 충분한 캐패시턴스를 얻기 위한 여러 가지 방법들이 연구되어지고 있다. 셀 캐패시턴스를 증가시키기 위한 방법으로는 캐패시터 유전막으로 높은 유전율을 갖는 물질을 적용하는 방법과 HSG(Hemisphere Silicon Grain) 성장을 이용한 셀의 유효면적을 증가시키는 방법, 유전막으로 고유전율 물질을 사용하는 방법 등이 있다.
셀의 유효면적을 증가시키기 위하여 HSG(Hemisphere Silicon Grain)를 이용한 표면 요철 구조에 의한 방법 이외에도 셀 캐패시터를 구성하는 스토로지전극의 높이를 높게 하는 기술이 도입되고 있다. 복잡한 HSG 공정으로 공정 코스트가 상승하기 때문에 공정이 단순한 캐패시터 높이를 높이는 방식이 다시 연구되고 있다.
최근에 기가급 이상의 DRAM에서는 좁은 셀 영역 내에서 충분한 셀 캐패시턴스를 확보하기 위하여 20,000Å 이상의 높이를 가진 캐패시터 구조가 도입되고 있다.
도 1a 내지 도 1e는 종래 기술의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 1a를 참조하면, DRAM의 셀은 실리콘 기판(10)에 트렌치형 소자분리막(12)을 형성하고, 액티브 영역에 액티브 소자를 형성한다. 통상적으로 액티브 소자는 MOS 트랜지스터로 구성된다.
MOS 트랜지스터는 게이트 산화막(14) 상면에 폴리실리콘(16) 및 텅스텐 실리사이드(18)의 적층구조로 된 게이트 전극을 포함한다. 게이트 전극은 절연물질인 측벽 스페이서(20)와 마스크막(22)으로 보호된다. 게이트 전극을 이온주입 마스크로 사용하여 액티브 영역의 기판 표면에 불순물을 이온주입하여 소스 및 드레인 영역(도시하지 않음)을 형성한다.
드레인 영역 및 소스 영역의 콘택을 위하여 셀프 얼라인 콘택기술로 콘택을 형성하고 형성된 콘택 내에 폴리실리콘과 같은 도전물질로 채워서 콘택 플러그(24, 26)를 형성한다. 콘택 플러그는 CMP(chemical mechanical polish) 공정에 의해 서로 독립적으로 분리된다.
이와 같이 구성된 MOS 트랜지스터를 제1 절연막(28)으로 덮고 제1 절연막(28)의 표면을 CMP 공정으로 평탄하게 가공한다.
제1 절연막(28)에 비트라인 콘택을 형성하고, 드레인 콘택 플러그(24)를 노출시키고 비트라인(30)을 형성한다. 비트라인(30)은 절연물질인 측벽 스페이서(32)와 마스크막(34)으로 보호된다.
비트라인(30)이 형성된 표면에 제2 절연막(36)을 덮고 마찬가가지로 제2 절연막(36)의 표면을 CMP 공정으로 평탄하게 가공한다.
제2 절연막(36)에 사진식각공정으로 개구부를 형성하고 형성된 개구부에 폴리실리콘을 채워 넣어서 콘택 플러그(37)를 형성한다. 이어서, 제2 절연막(36) 상면에 질화막을 도포하여 식각저지막(38)을 형성한다. 이어서, 스토로지전극을 형성하기 위하여 몰드막으로 사용될 산화막(40)을 식각저지막(38) 상면에 대략 20,000Å 이상으로 형성한다. 이어서, 산화막(40) 상면에 폴리실리콘을 증착하여 하드마스크막을 형성한다. 이어서, 하드마스크막 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 이어서, 상기 포토 레지스트막에 포토공정을 수행하여 캐패시터 형성영역을 한정하기 위한 포토레지스트패턴(도시하지 않음)을 형성한다. 이어서, 상기 포토레지스트패턴을 이용하여 하드마스크막을 건식식각하여 하드마스크막패턴(42)을 형성한다. 이어서, 상기 포토레지스트패턴을 제거한다.
도 1b를 참조하면, 하드마스크막패턴(42)을 식각마스크로 사용하여 산화막(40) 및 식각저지막(38)을 차례로 이방성 식각하여 개구부(44)를 형성한다. 따라서, 개구부(44)의 바닥에는 콘택 플러그(37)의 상면이 노출된다.
이 때, 개구부(44)는 입구(44a) 보다 바닥(44b)이 좁게 형성된다. 즉 바닥 CD(CRITICAL DIMENSIONS)이 좁게 된다. 따라서, 개구부(44)의 측벽은 기울기를 가지게 된다. 그 이유는 식각공정 시 로딩효과에 의해 입구 보다 바닥의 식각율이 떨어지게 되기 때문이다. 이와 같은 현상은 개구부의 깊이가 깊어질수록, 즉 스토리지 전극막의 높이가 높아질수록 더욱 심하게 나타나게 된다.
도 1c를 참조하면, 개구부(44) 내와 하드마스크막패턴(42)의 상면에 폴리실리콘막(46)을 균일한 두께로 형성한다.
도 1d를 참조하면, 셀 단위로 노드 분리를 위하여 먼저, 폴리실리콘막(46)이 형성된 개구부(44)를 매립하도록 희생절연막(도시하지 않음)을 폴리실리콘막(46) 상면에 형성한다.
이어서, 결과물을 CMP 공정을 이용하여 상기 식각된 산화막(40a)의 표면이 노출될 때까지 식각된 산화막(40a) 상면에 위치한 상기 희생절연막 및 폴리실리콘막(46)을 평탄화하여 셀 단위로 노드 분리를 시키며, 개구부(44) 내에 매립된 희생절연막패턴(48)을 형성한다.
도 1e를 참조하면, 매립된 희생절연막패턴(48)과 식각된 산화막(40a)을 습식식각 공정을 이용하여 제거하면 도시한 바와 같이 입구(A)는 넓고 바닥(B)은 좁은 형상의 스토로지 전극(46b)을 형성한다.
이어서, 미 도시하였지만, 스토로지전극(46a)을 둘러싸는 유전막(도시하지 않음)과 플레이트 전극(도시하지 않음)을 차례로 형성하여 반도체 메모리 장치의 캐패시터를 완성한다.
이와 같이 종래기술의 메모리 반도체 장치의 캐패시터의 형성방법은 아래에 서술한 문제점들들 가지고 있다.,
첫째, 도 1b를 참조하여 설명하면, 하드마스크막패턴(42)을 식각마스크로 사용하여 개구부(44)를 형성 한 후에 개구부(44)의 오픈(open) 및 낫 오픈(not open) 상태를 검사한다. 이때, SEM(scan electron microscope)을 이용하여 샘플링(sampling) 검사를 실시한다. 그러나, 하드마스크막패턴(42)이 잔존하는 상태에서 상기 SEM를 이용한 검사가 불가능하여 상기 SEM 검사를 위하여 하드마스크막패턴(42)을 제거하는 후속 처리를 실시한다.
둘째, 도 1c 내지 도 1d를 참조하여 설명하면, 셀 단위로 노드분리하기 위하여 CMP 공정 보다 공정비용이 싼 건식식각인 에치백으로 전환할 수 없다. 왜냐하면, 하드마스크막패턴(42)들의 크기 차이로 인하여 건식식각 시에 하드마스크막패턴(42)들 중에 넓은 패턴의 식각속도가 느려서 과식각을 수행한다. 상기 과식각을 수행하면 개구부(44) 내에 분리된 폴리실리콘막(46a)의 상부(도 1d의 C 참조)가 식각되어, 결국에 스토로지전극(46a)의 크기가 작아진다.
셋째, 셀 단위로 노드분리 한 후에 희생절연막패턴(48)과 식각된 산화막(40)을 제거하기 위한 습식식각 공정 시에 스토로지전극(46a)과 식각저지막패턴(38a) 사이의 계면(도 1e의 D)으로 식각액이 침투하여 제2 절연막(36)을 식각하여 스토로지전극(46a)이 쓰러지는 결함(모양을 본따 골뱅이 결함이라 칭함)이 발생한다.
넷째, 도 1e를 참조하여 설명하면, 단일 몰드막을 사용함으로 건식식각의 로딩효과에 의하여 입구(A)는 넓고 바닥(B)은 좁은 역 경사의 스토로지전극(46a)이 형성된다. 이것은 셀 당 면적이 좁아지고, 상대적으로 캐패시터의 높이가 높아지게 되면서 자중에 의해 기울어지거나, 후속공정을 위하여 웨이퍼 이동시에 조그만한 충격에 의해 쉽게 쓰러져 근접한 스토로지전극(46a)과의 2비트 에러가 발생될 가능성이 높아진다.
이러한 종류의 문제점들을 해결하고자 대한민국 등록특허 제10-0388682호(등록일자: 2003년 6월 11일자)에는 이중 몰드막을 사용한 예로써, 불순물이 이온주입된 하부몰드막과 불순물이 이온주입되지 않은 상부몰드막의 습식 식각률의 차이를 이용하여 구조적으로 안정된 스토로지전극 및 그 형성방법에 대하여 개시하고 있다.
그러나, 상기 특허는 이온주입된 불순물의 불균일한 분포 때문에 습식식각 후에 개구부의 모양이 항아리 형이 되어 사용하기 어렵다. 또한, 이온주입된 불순물의 분포를 열처리를 수행하여 균일하게 만드나 완전하지 않고, 상기 열처리를 해주는 과정에서 이온주입된 불순물의 이동으로 콘택 플러그를 오염시켜 콘택 저항 특성을 변화시킨다. 또한, 트렌지스터 형성 시에 이미 이온주입된 불순물을 이동시켜 상기 트렌지스터의 특성, 예컨대 단채널효과(Short Channel Effect : SCE) 등을 열화시킨다.
또한, 대한민국 공개특허 제2001-0011167호(공개일자: 2001년 2월 15일자)에는 BPSG(Boron Phosphorus Silicate Glass) 등으로 형성된 하부몰드막과 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 등으로 형성된 상부몰드막의 습식식각 선택비의 차이를 이용하여 구조적으로 안정되며 캐패시턴스를 충족시키는 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법에 대하여 개시하고 있다.
그러나, 상기 특허는 BPSG인 하부몰드막과 PETEOS인 상부몰드막과의 습식 식각 선택비의 차이를 이용할 경우에 상기 BPSG와 TEOS의 습식 식각 선택비가 2:1 정도로 BPSG인 개구부의 하부 CD(Critical Dimension)을 확장할 때, PETEOS인 개구부의 상부도 동시에 확장되어 근접한 스토로지전극과의 거리가 가까워 2비트 에러가 발생되기 쉽다.
또한, BPSG의 습식 식각률을 높이기 위하여 B(Boron) 또는 P(Phosphorus)의 농도를 증가시키면 개구부를 형성하기 위하여 건식식각할 때에 식각 폴리머가 형성되어 낫오픈(Not open)될 가능성도 배제할 수 없다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 하부몰드막으로 식각 특성이 좋은 실리콘게르마늄막을 사용하여 기하학적으로 안정된 구조를 가질 수 있는 반도체 메모리 장치의 캐패시터 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예는 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성한다. 이어서, 상기 절연막의 상면에 실리콘게르마늄막 및 산화막을 형성한다. 이어서, 상기 콘택 플러그의 상면이 노출되도록 상기 산화막 및 상기 실리콘게르마늄 막의 일부분을 이방성으로 제1 식각하여 제1 개구부를 형성한다. 이어서, 상기 제1 개구부 내에 노출된 실리콘게르마늄막의 일부분을 등방성으로 제2 식각하여 상기 제1 개구부를 상기 제1 개구부의 하부에 상기 제1 개구부 보다 큰 직경을 갖는 제2 개구부로 변경시킨다. 이어서, 상기 제2 개구부 내에 스토로지전극을 형성하고, 상기 스토로지전극을 둘러싸는 유전막과 플레이트전극을 차례로 형성하여 반도체 메모리 장치의 캐패시터을 완성한다.
제2 실시예는 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성한다. 이어서, 상기 절연막의 상면에 실리콘게르마늄막, 산화막 및 하드마스크막을 차례로 형성한다. 이어서, 상기 하드마스크막의 일부분을 건식식각하여 하드마스크막패턴을 형성하고 상기 하드마스크막패턴을 식각마스크로 사용하여 상기 실리콘게르마늄막의 상면의 일부를 노출시키도록 상기 산화막의 일부분을 이방성으로 제1 식각한다. 이어서, 상기 콘택 플러그의 상면이 노출시키도록 상기 하드마스크막패턴 및 노출된 실리콘게르마늄막을 이방성으로 제2 식각하여 제1 개구부를 형성하고, 상기 제1 개구부 내에 노출된 실리콘게르마늄막을 등방성으로 제3 식각하여 상기 제1 개구부를 상기 제1 개구부의 하부에 상기 제1 개구부 보다 큰 직경을 갖는 제2 개구부로 변경시킨다. 이어서, 상기 제2 개구부 내에 스토로지전극을 형성하고, 상기 스토로지전극을 둘러싸는 유전막과 플레이트 전극을 차례로 형성하여 반도체 메모리 장치의 캐패시터를 완성한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 통하여 보다 상세하게 설명한다.
<실시예 1>
도 2a 내지 도 2g는 본 발명의 실시예1의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 2a 내지 도 2g에서, 상술한 도 1a내지 도 1e와 동일한 부분은 동일부호로 처리한다.
도 2a를 참조하면, 상술한 종래 방법과 마찬가지로 셀 트랜지스터, 비트라인, 콘택 플러그가 형성된 웨이퍼 상면에 질화막과 같은 식각저지막(38)을 형성하고, 그 위에 하부몰드막으로 사용될 실리콘게르마늄막(60)을 대략 3,000~10,000Å 정도의 두께로 형성한다.
도 2b를 참조하면, 실리콘게르마늄막(60) 상면에 상부몰드막으로 사용될 PE-TEOS인 산화막(62)을 형성한다. 이때, 산화막(62)은 캐패시터의 높이를 고려하여 소정의 두께로 형성한다. 그 위에 반사방지막(64)을 형성한다.
도 2c를 참조하면, 반사방지막(64) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 이어서, 상기 포토 레지스트막에 포토공정을 수행하여 캐패시터 형성영역을 한정하기 위한 포토레지스트패턴(66)을 형성한다. 이어서, 포토레지스트패턴(66)을 식각마스크로 사용하여 반사방지막(64), 산화막(62), 실리콘게르마늄막(60) 및 식각저지막(38)을 차례로 이방성으로 제1 식각을 수행하여 콘택플러그(37)의 상면을 노출시키는 제1 개구부(68)를 형성한다.
도면에서 보이듯이, 제1 개구부(62)의 구조적인 모양은 상부몰드막인 산화막(62)에서는 로딩효과에 의해 입구보다 바닥이 좁고, 측벽이 경사진 모양(E)이며, 하부몰드막인 실리콘게르마늄막(60)에서는 실리콘게르마늄막의 건식식각 특성에 의하여 로딩효과가 없이 측벽이 수직인 모양(F)으로 만들어진다.
도 2d를 참조하면, 식각마스크로 사용한 포토레지스트패턴(66)을 에싱 및 스트립공정에 의해 제거한다. 이어서, 제1 개구부(68)의 오픈(open) 및 낫 오픈(not open) 상태를 검사하기 위하여 SEM(scan electron microscope)을 이용하여 샘플링(sampling) 검사를 실시한다. 이어서, 제1 개구부(68)를 NH4OH:H2O2:D.I WATER을 포함하는 식각액(SC1로 공지되어 있음)으로 등방성으로 제2 식각을 수행한다.
이때, 상기 식각액에 의하여 식각된 실리콘게르마늄막(60a) 및 식각된 산화막(62a)이 상기 식각액에 노출되나, 식각된 실리콘게르마늄막(60a)과 식각된 산화막(62a)과의 식각선택비가 약 250:1로 식각된 산화막(62a)은 거의 식각되지 않고 식각된 실리콘게르마늄막(60a)은 등방성으로 식각된다.
이로써, 제1 개구부(68)를 등방성으로 제2 식각하여 제1 개구부(68)의 하부에 넓은 공간(G)을 가진 제2 개구부(70)로 변경시킨다. 이때, 식각된 실리콘게르마늄막(60a)의 식각량을 조절하여 제2 개구부(70)의 하부의 직격의 크기(H)을 제어할 수 있다.
표 1에서 기록되었듯이, 실리콘게르마늄막에서 게르마늄 조성비를 변화시키면 습식식각율의 변화가 일어나므로, 습식식각 시간을 고정시키고 상기 게르마늄 조성비를 제어하면 식각량을 제어할 수 있다. 또한, 데이터로 기록되지 않았지만, 통상적으로 게르마늄 조성비를 고정하고 상기 식각액의 습식식각 시간을 제어하면 식각량을 제어할 수 있다. 그러므로, 결국에 제2 개구부(70)의 하부 CD의 크기(H)를 조절할 수 있다.
표 1은 실리콘게르마늄에서 게르마늄의 조성비에 따른 NH4OH:H2O2:D.I WATER를 포함하는 식각액의 분당 식각률을 나타낸다.
게르마늄 조성비 (%) 18 37 50
습식식각률 (Å/MIN) 14 87 126
표 1을 참조하면, 상기 실험 결과는 아래의 순서에 따라 얻어진다.
웨이퍼 상면에 실리콘게르마늄막를 게르마늄 조성비에 따라 형성한다. 이어서, 형성된 실리콘게르마늄의 두께를 측정설비를 이용하여 측정한다. 이이서, 실리콘게르마늄막이 형성된 웨이퍼를 상기 식각액으로 1분 동안 식각을 수행한다. 이어서, 식각된 웨이퍼에 잔존하는 실리콘게르마늄막의 두께를 측정한다. 이어서, 실리콘게르마늄막의 식각 전/후의 두께의 차이를 계산한다.
도 2e를 참조하면, 제2 개구부(70) 내와 식각된 반사방지막(64a)의 상면에 CVD(chemical vapor deposition) 공정으로 후속에 스토로지전극(도 3f 참조)으로 사용될 폴리실리콘을 균일하게 증착하여 폴리실리콘막(72)을 형성한다.
도 2f를 참조하면, 셀 단위로 노드 분리를 위하여 먼저, 폴리실리콘막(72)이 형성된 제2 개구부(70)를 매립하도록 희생절연막(도시하지 않음)을 폴리실리콘막(72) 상면에 형성한다. 이어서, 결과물을 건식식각으로 식각된 산화막(62a)의 표면이 노출될 때까지 에치백하여 식각된 산화막(62a)의 상면에 위치한 상기 희생절연막, 폴리실리콘막(72) 및 식각된 반사방지막(64a)을 제거하여 셀 단위로 노드 분리를 시키며, 제2 개구부(70) 내에 매립된 희생절연막패턴(74)을 형성한다.
도 2g를 참조하면, 식각된 산화막(62a), 식각된 희생절연막패턴(74) 및 식각된 실리콘게르마늄막(60a)을 리프트 오프(Lift-off) 방식으로 제거하여, 도시한 바와 같이, 스토리지전극(72a)을 얻게 된다.
구체적으로, 식각된 산화막(62a) 및 식각된 희생절연막패턴(74)을 Lal 용액을 사용하여 제거하고, 이어서, 식각된 실리콘게르마늄막(60a)을 NH4OH:H2O2:D.I WATER을 포함하는 식각액을 사용하여 제거하여 스토로지전극(72a)을 완성한다.
본 발명의 효과로, 도시한 바와 같이 스토로지전극(72a)의 하부가 넓은 안정적인 구조로 이루어짐으로 쓰러지는 것을 방지할 수 있어 소자의 신뢰성을 향상시킨다. 또한, 스토로지전극(72a)의 하부를 넓혀 스토로지전극(72a)의 유효 표면적이 증가되어 셀 캐패시턴스을 증가시킨다.
또한, 상기 식각액이 스토로지전극(72a)과 식각저지막패턴(38a) 사이의 계면으로 침투하여 제2 절연막(36)을 식각하여 발생하는 스토로지전극(72a)의 쓰러지는 결함이 방지된다. 이와 같은 이유는 상기 식각액이 제2 절연막(36)를 거의 식각 하지 않기 때문이며, 또한 스토로지전극(72a)과 식각저지막패턴(38a)과의 접촉하는 부위(I)가 넓어서 상기 식각액의 침투가 어렵기 때문이다.
이어서, 미 도시하였지만, 상기 스토로지전극(72a)을 둘러싸는 유전막(도시하지 않음)과 플레이트 전극(도시하지 않음)을 차례로 형성하여 반도체 메모리 장치의 캐패시터를 완성한다.
<실시예2>
도 3a 내지 도 3g는 본 발명의 실시예2의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3g에서, 상술한 도 1a 내지 도 1d 및 도 2a 내지 도 2g와 동일한 부분은 동일부호로 처리한다.
도 3a를 참조하면, 상술한 종래기술과 마찬가지로 셀 트랜지스터, 비트라인, 콘택 플러그가 형성된 웨이퍼 상면에 질화막과 같은 식각저지막(38)을 형성하고, 또한, 상술한 실시예1과 마찬가지로 상기 식각저지막(38) 상면에 하부몰드막으로 사용될 실리콘게르마늄막(60)을 대략 3,000~10,000Å 정도의 두께로 형성한다.
이어서, 실리콘게르마늄막(60) 상면에 상부몰드막으로 사용될 PE-TEOS인 산화막(62)을 형성한다. 이때, 산화막(62)의 두께는 캐패시터의 높이를 고려하여 소정의 두께로 형성한다.
이어서, 산화막(62) 상면에 하드마스크막(90)으로 폴리실리콘을 소정의 두께로 형성한다. 바람직하게는 약 3000Å 정도를 형성한다. 이어서, 하드마스크막(90) 상면에 포토레지스트를 도포하여 포토 레지스트막을 형성한다. 이어서, 상기 포토 레지스트막에 포토공정을 수행하여 캐패시터 형성영역을 한정하기 위한 포토레지스트패턴(92)을 형성한다.
도 3b를 참조하면, 포토레지스트패턴(92)을 식각마스크로 사용하여 하드마스크막(90)을 이방성으로 식각하여 하드마스크막패턴(90a)을 형성한다. 이어서, 포토레지스트패턴(92)을 에싱 및 스트립을 이용하여 제거한다.
도 3c를 참조하면, 하드마스크막패턴(90a)을 식각마스크로 사용하여 상기 실리콘게르마늄막(60a)의 상면의 일부를 노출시키도록 산화막(62)의 일부분을 이방성으로 제1 식각을 수행하여 제1 홀(94)를 형성한다. 이로써, 제1 식각에서 발생한 로딩효과에 의하여 제1 홀(94)은 상부(94a)보다 바닥(94b)이 좁고, 측벽이 경사진 모양(J)으로 형성된다.
도 3d를 참조하면, 식각마스크로 사용된 하드마스크막패턴(90a)과 노출된 실리콘게르마늄막(60)을 이방성으로 제2 식각을 수행한다. 상기 제2 식각에 의하여 식각된 실리콘게르마늄막(60a) 측벽의 모양(K)이 반도체 기판에 수직으로 형성된다.
또한, 제2 식각은 하드마스크막패턴(90a) 들의 크기 차이에 관계없이 노출된 실리콘게르마늄막이 식각할 때 동시에 제거될 수 있도록 제2 식각 공정 조건을 선택한다.
이어서, 식각방지막(38)을 이방성으로 제3 식각을 수행하여 식각저지막패턴(38a)을 형성하여 콘택플러그(37)의 상면을 노출시키는 제2 홀(96)을 완성한다.
이로써, 제1 홀(94) 및 제2 홀(96)로 이루어고, 콘택플러그(37)의 상면을 노출시키는 제1 개구부(98)를 완성한다.
이어서, 제1 개구부(98)의 오픈(open) 및 낫 오픈(not open) 상태를 검사하기 위하여 SEM(scan electron microscope)을 이용하여 샘플링(sampling) 검사를 실시한다.
본 발명의 효과로, 종래기술에서는 하드마스크막패턴(42, 도 1b 참조)을 후속처리하여 제거한 후에 개구부(44)의 오픈(opem) 및 낫 오픈(not open) 상태를 SEM으로 검사를 하였다.
그러나 실시예2에서는 하드마스크막패턴(90a)이 제2 홀(96)를 형성할 때에 동시에 제거됨으로 후속처리 없이 SEM으로 검사할 수 있다.
도 3e를 참조하면, 제1 개구부(98)의 하부의 직경의 크기를 넓히기 위하여 NH4OH:H2O2:D.I WATER을 포함하는 식각액(SC1로 공지되어 있음)을 사용하여 등방성으로 제4 식각을 수행하여 제3 홀(100)를 형성한다.
이로써, 제1 홀(94)과 제3 홀(100)로 이루어진 제2 개구부(102)을 완성한다.
물론, 상술한 바대로, 상기 식각액에 의하여 식각된 실리콘게르마늄막(60a) 및 식각된 산화막(62a)이 상기 식각액에 노출되나, 식각된 실리콘게르마늄막(60a)과 식각된 산화막(62a)과의 식각선택비가 약 250:1로 식각된 산화막(62a)은 거의 식각되지 않고 식각된 실리콘게르마늄막(60a)은 등방성으로 식각된다.
이때, 식각된 실리콘게르마늄막(60a)의 식각량을 조절하여 제3 홀(100)의 직경의 크기(L)을 제어할 수 있다. 식각된 실리콘게르마늄막(60a)의 식각량을 조절하는 방법에 대해서는 상기 실시예2의 상기 표 1을 참조한다.
도 3f를 참조하면, 제2 개구부(102)의 내와 식각된 산화막(62a)의 상면에 CVD(chemical vapor deposition) 공정으로 후속에 스토로지전극으로 사용될 폴리실리콘을 균일하게 증착하여 폴리실리콘막(72)을 형성한다.
이어서, 셀 단위로 노드 분리를 위하여 먼저, 폴리실리콘막(72)이 형성된 제2 개구부(102)을 매립하도록 희생절연막을 폴리실리콘막(72) 상면에 형성한다. 이어서, 결과물을 건식식각으로 상기 식각된 산화막(62a)의 표면이 노출될 때까지 에치백하여 식각된 산화막(62a) 상면에 위치한 상기 희생절연막 및 폴리실리콘막(72)을 제거하여 셀 단위로 노드 분리를 시키며, 제2 개구부(102) 내에 매립된 희생절연막패턴(74)을 형성한다.
본 발명의 효과로, 종래기술에서는 셀 단위로 노드분리하기 위하여 하드마스크막패턴(42)의 크기 차이 때문에 건식식각을 이용하지 못하고 CMP 공정을 이용해야 한다. 그러나, 본 발명의 실시예2에서는 건식식각으로 에치백을 하거나, 또는 CMP 공정을 이용할 수 있다. 왜냐하면, 하드마스크막패턴(90a)이 제2 식각 시에 제거되었기 때문이다.
도 3g를 참조하면, 식각된 산화막(62a), 식각된 희생절연막패턴(74) 및 식각된 실리콘게르마늄막(60a)을 리프트 오프(Lift-off) 방식으로 제거하여 도시한 바와 같이, 스토리지 전극(72a)을 얻게 된다.
이어서, 미도 시하였지만, 상기 스토로지전극(72a)을 둘러싸는 유전막(도시하지 않음)과 플레이트 전극(도시하지 않음)을 차례로 형성하여 반도체 메모리 장치의 캐패시터를 완성한다.
이로써, 본 발명의 실시예1과 실시예2의 형성방법으로 반도체 메모리 소자의 캐패시터를 형성한다.
상술한 바와 같이, 본 발명에서는 아래와 같은 효과가 있다.
첫째, 제1 개구부의 오픈(open) 및 낫 오픈(not open) 상태를 후속처리 없이 SEM 검사가 수월해져 제조 시간을 단축할 수 있다.
둘째, 셀 단위로 노드 분리를 하기 위하여 건식식각으로 에치백할 수 있어서 제조원가를 줄일 수 있다.
셋째, 몰드막을 제거하는 습식식각 공정 시에 발생하는 스토로지전극이 쓰러지는 결함을 방지한다.
넷째, 스토로지전극의 하부를 넓은 안정적인 구조로 형성하여 스토로지전극의 쓰러지는 결함을 방지하여 소자의 신뢰성을 향상시킨다.
다섯째, 스토로지전극의 하부를 넓혀 스토로지전극의 유효 표면적이 증가되어 셀 캐패시턴스을 증가시킨다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래 기술의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예1의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3g는 본 발명의 실시예2의 반도체 메모리 장치의 캐패시터 형성방법을 설명하기 위한 공정 중간 단계 구조물의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 기판 12 : 소자분리막
14 : 게이트 산화막 16 : 폴리실리콘
18 : 텅스텐 실리사이드막 20, 32 : 측벽 스페이서
22, 34 : 마스크막 24 : 드레인 콘택 플러그
26 : 소오스 콘택 플러그 28 : 제1 절연막
30 : 비트라인 36 : 제2 절연막
37 : 콘택 플러그 38 : 식각저지막
38a : 식각저지막패턴 40, 62 : 산화막
40a, 62a : 식각된 산화막 42, 90a : 하드마스크막패턴
44 : 개구부 46, 72 : 폴리실리콘막
46a, 72a : 스토리지전극 48, 74 : 희생절연막패턴
60 : 실리콘게르마늄막 60a: 식각된 실리콘게르마늄막
64 : 반사방지막 64a : 식각된 반사방지막
66, 92 : 포토레지스트패턴 68, 98 : 제1 개구부
70, 102 : 제2 개구부 90 : 하드마스크막
94 : 제1 홀 96 : 제2 홀
100 : 제 3홀

Claims (19)

  1. 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성하는 단계;
    상기 절연막의 상면에 실리콘게르마늄막을 형성하는 단계;
    상기 실리콘게르마늄막의 상면에 산화막을 형성하는 단계;
    상기 콘택 플러그의 상면이 노출되도록 상기 산화막 및 상기 실리콘게르마늄 막의 일부분을 이방성으로 제1 식각하여 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 노출된 실리콘게르마늄막의 일부분을 등방성으로 제2 식각하여 상기 제1 개구부를 상기 제1 개구부의 하부에 상기 제1 개구부 보다 큰 직경을 갖는 제2 개구부로 변경시키는 단계;
    상기 제2 개구부 내에 스토로지전극을 형성하는 단계; 및
    상기 스토로지전극을 둘러싸는 유전막과 플레이트전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  2. 제1항에 있어서, 상기 제1 식각은 상기 실리콘게르마늄막의 일부분을 반도체 기판에 수직으로 식각하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 제2 식각은 상기 실리콘게르마늄막과 상기 산화막 과의 식각 선택비가 약 250:1인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  4. 제1항에 있어서, 상기 제2 식각에 사용되는 식각액은 NH4OH:H2O2:D.I WATER을 포함하는 용액인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  5. 제1항에 있어서, 상기 실리콘게르마늄막이 약 3,000~10,000Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  6. 제1항에 있어서, 상기 스토로지전극을 형성하는 단계는,
    상기 제2 개구부 내와 상기 제1 식각된 산화막의 상면에 균일한 두께로 폴리실리콘을 형성하는 단계;
    상기 제2 개구부를 매몰하도록 상기 폴리실리콘의 상면에 희생절연막을 형성하는 단계;
    상기 제1 식각된 산화막의 상면에 상기 희생 절연막 및 상기 폴리실리콘을 에치백하여 셀 단위로 노드 분리시키는 단계;
    상기 희생절연막 및 상기 식각된 산화막을 제거하는 단계; 및
    상기 제2 식각된 실리콘게르마늄막을 식각액으로 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 캐피시터 형성방법.
  7. 제6항에 있어서, 상기 에치백은 CMP(chemical mechanical polish) 또는 건식식각으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  8. 제6항에 있어서, 상기 식각액은 NH4OH:H2O2:D.I WATER를 포함하는 용액인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  9. 제1항에 있어서, 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성한 후에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  10. 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성하는 단계;
    상기 절연막의 상면에 실리콘게르마늄막을 형성하는 단계;
    상기 실리콘게르마늄막의 상면에 산화막을 형성하는 단계;
    상기 산화막의 상면에 하드마스크막을 형성하는 단계;
    상기 하드마스크막의 일부분을 건식식각하여 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각마스크로 사용하여 상기 실리콘게르마늄막의 상면의 일부를 노출시키도록 상기 산화막의 일부분을 이방성으로 제1 식각하는 단계;
    상기 콘택 플러그의 상면이 노출시키도록 상기 하드마스크막패턴 및 노출된 실리콘게르마늄막을 이방성으로 제2 식각하여 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 노출된 실리콘게르마늄막의 일부분을 등방성으로 제3 식각하여 상기 제1 개구부를 상기 제1 개구부의 하부에 상기 제1 개구부 보다 큰 직경을 갖는 제2 개구부로 변경시키는 단계;
    상기 제2 개구부 내에 스토로지전극을 형성하는 단계; 및
    상기 스토로지전극을 둘러싸는 유전막과 플레이트전극을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  11. 제10항에 있어서, 상기 제2 식각은 상기 노출된 실리콘게르마늄막을 반도체 기판에 수직으로 식각하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  12. 제10항에 있어서, 상기 제2 식각은 제1 개구부의 오픈 상태를 검사하기 위하여 상기 하드마스크막패턴을 제거되도록 수행하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  13. 제10항에 있어서, 상기 제3 식각은 상기 실리콘게르마늄막과 상기 산화막과의 식각 선택비가 약 250:1인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  14. 제10항에 있어서, 상기 제3 식각에 사용되는 식각액은 NH4OH:H2O2:D.I WATER을 포함하는 용액인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  15. 제10항에 있어서, 상기 실리콘게르마늄막이 약 3,000~10,000Å의 두께로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  16. 제10항에 있어서, 상기 스토로지전극을 형성하는 단계는,
    상기 제2 개구부 내와 상기 제1 식각된 산화막의 상면에 균일한 두께로 폴리실리콘을 형성하는 단계;
    상기 제2 개구부를 매몰하도록 상기 폴리실리콘의 상면에 희생절연막을 형성하는 단계;
    상기 제1 식각된 산화막의 상면에 상기 희생 절연막 및 상기 폴리실리콘을 에치백하여 셀 단위로 노드 분리시키는 단계;
    상기 에치백된 희생절연막 및 제1 식각된 산화막을 제거하는 단계; 및
    상기 제3 식각된 실리콘게르마늄막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 캐피시터 형성방법.
  17. 제16항에 있어서, 상기 에치백은 CMP(chemical mechanical polish) 또는 건식식각으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  18. 제16항에 있어서, 상기 실리콘게르마늄막을 제거하는 식각액은 NH4OH:H2O2:D.I WATER를 포함하는 용액인 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
  19. 제16항에 있어서, 반도체 기판 상면에 콘택 플러그를 구비하는 절연막을 형성한 후에 식각방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 캐패시터 형성방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816418B2 (en) 2011-10-31 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US8962437B2 (en) 2012-03-19 2015-02-24 SK Hynix Inc. Method for fabricating capacitor with high aspect ratio
CN112670408A (zh) * 2019-10-15 2021-04-16 夏泰鑫半导体(青岛)有限公司 电容器的制备方法及电容器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100673015B1 (ko) * 2005-11-14 2007-01-24 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 형성 방법
US7960797B2 (en) * 2006-08-29 2011-06-14 Micron Technology, Inc. Semiconductor devices including fine pitch arrays with staggered contacts
KR101003490B1 (ko) 2007-10-29 2010-12-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100948078B1 (ko) 2008-05-21 2010-03-16 주식회사 하이닉스반도체 반도체 장치의 제조방법
KR100985409B1 (ko) * 2008-08-29 2010-10-06 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
KR101609251B1 (ko) * 2009-08-13 2016-04-05 삼성전자주식회사 반도체 미세 구조물의 제조 방법
CN109755245B (zh) * 2017-11-08 2020-12-01 华邦电子股份有限公司 存储器装置及其制造方法
US11652049B2 (en) 2021-03-10 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057413A (ja) 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100590798B1 (ko) 1999-07-26 2006-06-15 삼성전자주식회사 커패시터 형성 방법
KR100388682B1 (ko) * 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
JP2003234419A (ja) * 2002-02-08 2003-08-22 Mitsubishi Electric Corp 半導体装置の製造方法およびその方法により製造された半導体装置
KR20040001960A (ko) 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체장치의 캐패시터 제조방법
KR100506816B1 (ko) * 2003-01-06 2005-08-09 삼성전자주식회사 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816418B2 (en) 2011-10-31 2014-08-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US8962437B2 (en) 2012-03-19 2015-02-24 SK Hynix Inc. Method for fabricating capacitor with high aspect ratio
CN112670408A (zh) * 2019-10-15 2021-04-16 夏泰鑫半导体(青岛)有限公司 电容器的制备方法及电容器

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