KR20050090914A - Manufacturing method for metal line on semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 금속배선의 연결대상 막이 형성된 절연층의 상부에 상호 식각 선택비가 다른 적어도 둘 이상의 박막을 교번하여 다층으로 순차 적층하는 단계와; 상기 교번하여 증착된 박막들의 최상층을 사진식각공정으로 패터닝하여 하부 박막을 식각하는 하드 마스크로 제조하고, 그 하드 마스크를 이용하여 하부 박막을 식각하는 과정을 반복하여 측면의 형상이 계단식 구조를 가지는 콘택홀을 형성하는 단계와; 상기 구조의 상부에 금속을 증착하고 평탄화하여 금속배선을 형성함과 아울러 그 금속배선과 연결대상 막을 연결하는 플러그를 함께 형성하는 단계로 구성된다. 이와 같은 본 발명은 콘택과 배선을 동시에 형성하여 포토레지스트의 잔류문제와 금속 배선 형성시 콘택을 측면을 따라 확산되는 현상의 발생을 방지할 수 있게 되어, 반도체 장치의 특성 열화를 방지함과 아울러 그 신뢰성을 향상시키는 효과가 있다. The present invention relates to a method of forming a metal wiring in a semiconductor device, comprising: sequentially stacking at least two or more thin films having different etch selectivity on top of an insulating layer on which a connection target film of the metal wiring is formed; The uppermost layer of the alternately deposited thin films is patterned by a photolithography process to manufacture a hard mask for etching the lower thin film, and the process of etching the lower thin film using the hard mask is repeated to form a contact having a stepped structure. Forming a hole; Depositing and planarizing a metal on the upper portion of the structure to form a metal wiring, and forming a plug for connecting the metal wiring and the connection target film together. The present invention can form a contact and a wiring at the same time to prevent the problem of residual photoresist and the phenomenon of spreading the contact along the side when forming the metal wiring, thereby preventing the deterioration of the characteristics of the semiconductor device There is an effect of improving the reliability.
Description
본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 단일공정으로 배선과 콘택 플러그를 동시에 형성하는 반도체 장치의 금속배선 형성방법에 있어서, 질화막 하드 마스크를 포토레지스트의 잔류를 방지할 수 있는 반도체 장치의 금속배선 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring in a semiconductor device, the method for forming a metal wiring in a semiconductor device in which a wiring and a contact plug are simultaneously formed in a single process, wherein the nitride film hard mask can prevent the photoresist remaining. It relates to a metal wiring forming method of.
일반적으로 다층의 배선 구조를 가지는 반도체 장치에서, 최상층의 금속배선을 형성하는 방법으로 하부배선과 연결되는 플러그 및 그 금속배선을 동시에 형성하는 방법을 사용하고 있다.In general, in a semiconductor device having a multilayer wiring structure, a method of forming a metal wiring of the uppermost layer and a method of simultaneously forming a plug connected to the lower wiring and the metal wiring are used.
이때 저유전율 절연막에 콘택 플러그를 형성하기 위한 콘택홀을 먼저 형성하고, 금속배선의 형성을 위해 그 저유전율 절연막의 상부일부를 패터닝하는 과정을 사용한다.In this case, a contact hole for forming a contact plug is first formed in the low dielectric constant insulating layer, and then a portion of the upper portion of the low dielectric constant insulating layer is patterned to form a metal wiring.
이와 같은 과정에서 콘택홀을 형성한 후, 포토레지스트를 다시 도포하고, 패터닝하는 경우, 그 식각부산물과 포토레지스트가 반응되어 포토레지스트 패턴을 정확하게 형성할 수 없거나, 포토레지스트를 제거한 후에도 잔류물이 잔존하는 문제점이 있었다.In this process, after the contact hole is formed and the photoresist is applied again and patterned, the etching by-products and the photoresist react to form a photoresist pattern accurately, or the residue remains after removing the photoresist. There was a problem.
또한, 금속배선을 형성하는 과정에서 플러그의 측면으로 금속배선 형성을 위한 금속이 확산되어 소자의 특성을 열화시키는 문제점이 있었다. In addition, in the process of forming the metal wiring, there is a problem that the metal for forming the metal wiring is diffused to the side of the plug to deteriorate the characteristics of the device.
상기와 같은 문제점을 감안한 본 발명은 금속배선과 플러그를 동시에 형성하는 반도체 장치의 금속배선 형성방법에 있어서, 포토레지스트 패턴을 정확하게 형성할 수 있으며, 그 포토레지스트 패턴을 용이하게 제거할 수 있는 반도체 장치의 금속배선 형성방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION In view of the above problems, the present invention provides a method for forming a metal wiring of a semiconductor device which simultaneously forms a metal wiring and a plug, wherein the semiconductor device can accurately form a photoresist pattern and can easily remove the photoresist pattern. The purpose is to provide a method for forming metal wiring.
또한, 본 발명은 금속배선과 플러그를 동시에 형성하여 금속배선의 성분이 플러그의 측면으로 확산되는 것을 방지할 수 있는 반도체 장치의 금속배선 형성방법을 제공함에 다른 목적이 있다. In addition, another object of the present invention is to provide a method for forming a metal wiring of a semiconductor device that can simultaneously form a metal wiring and a plug to prevent the components of the metal wiring from spreading to the side of the plug.
상기와 같은 목적을 달성하기 위한 본 발명은 금속배선의 연결대상 막이 형성된 절연층의 상부에 상호 식각 선택비가 다른 적어도 둘 이상의 박막을 교번하여 다층으로 순차 적층하는 단계와; 상기 교번하여 증착된 박막들의 최상층을 사진식각공정으로 패터닝하여 하부 박막을 식각하는 하드 마스크로 제조하고, 그 하드 마스크를 이용하여 하부 박막을 식각하는 과정을 반복하여 측면의 형상이 계단식 구조를 가지는 콘택홀을 형성하는 단계와; 상기 구조의 상부에 금속을 증착하고 평탄화하여 금속배선을 형성함과 아울러 그 금속배선과 연결대상 막을 연결하는 플러그를 함께 형성하는 단계로 구성함에 그 특징이 있다.The present invention for achieving the above object comprises the steps of sequentially stacking at least two or more thin films having different etch selectivity mutually alternately on top of the insulating layer on which the connection object film of the metal wiring is formed; The uppermost layer of the alternately deposited thin films is patterned by a photolithography process to manufacture a hard mask for etching the lower thin film, and the process of etching the lower thin film using the hard mask is repeated to form a contact having a stepped structure. Forming a hole; Deposition and planarization of the metal on top of the structure to form a metal wiring, and also characterized in that the step of forming a plug for connecting the metal wiring and the film to be connected.
상기와 같이 구성되는 본 발명의 실시 예들을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. When described in detail with reference to the accompanying drawings, embodiments of the present invention configured as described above are as follows.
도 1a 내지 도 1e는 본 발명에 따르는 반도체 장치의 금속배선 제조공정 수순 단면도로서, 이에 도시한 바와 같이 금속 플러그(2)가 형성된 층간절연막(1)의 상부에 질화막(3), 플루오린이 도핑된 산화막(4, FSG), 질화막(5), 플루오린이 도핑된 산화막(6)을 증착하고, 그 상부에 산화막(7)과 질화막(8)을 순차적으로 증착하는 단계(도 1a)와; 상기 구조에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 금속 플러그(2)의 상부측에서 그 금속 플러그(2)의 폭보다 넓은 폭의 질화막(8)을 노출시키는 패턴을 형성한 후, 노출된 질화막(8)을 제거하는 단계(도 1b)와; 상기 구조의 상부전면에 포토레지스트(PR)를 재 도포하고, 상기 질화막(8)의 식각에 의해 노출된 산화막(7)의 중앙부를 상기 금속 플러그(2)의 폭보다 좁게 노출시키는 패턴을 형성한 다음, 그 포토레지스트(PR) 패턴을 식각마스크로 노출된 산화막(7)과 그 하부에 위치하는 플루오린 도핑 산화막(6), 질화막(5), 플루오린 도핑 산화막(4)을 순차적으로 식각하는 단계(도 1c)와; 상기 포토레지스트(PR)를 제거하고, 노출되는 질화막(8)을 마스크로 사용하여 노출된 산화막(7)과 플루오린 도핑 산화막(6)을 식각하는 단계(도 1d)와; 상기 노출된 질화막(8),(5),(3)과 산화막(7)을 제거하여 금속 플러그(2)의 상부를 노출시킨 후, 금속의 증착과 평탄화 과정을 통해 상기 금속 플러그(2)에 접속되는 콘택 및 금속배선(9)을 동시에 형성한 후, 그 구조의 상부전면에 절연막(10)을 증착하는 단계(도 1d)로 이루어진다.1A to 1E are cross-sectional views illustrating a process for manufacturing a metal wiring of a semiconductor device according to the present invention, in which a nitride film 3 and fluorine are doped on an interlayer insulating film 1 on which a metal plug 2 is formed. Depositing an oxide film 4 (FSG), a nitride film 5, and an fluorine-doped oxide film 6, and sequentially depositing an oxide film 7 and a nitride film 8 thereon (FIG. 1A); Photoresist PR is applied to the structure, exposed and developed to form a pattern on the upper side of the metal plug 2 exposing a nitride film 8 having a width wider than that of the metal plug 2. Removing the exposed nitride film 8 (FIG. 1B); Re-coated photoresist (PR) on the upper surface of the structure, to form a pattern for exposing the central portion of the oxide film 7 exposed by the etching of the nitride film 8 narrower than the width of the metal plug (2) Next, the photoresist PR pattern is sequentially etched by the oxide film 7 exposed through the etching mask, and the fluorine-doped oxide film 6, the nitride film 5, and the fluorine-doped oxide film 4 positioned below the photoresist PR pattern. Step (FIG. 1C); Removing the photoresist PR and etching the exposed oxide film 7 and the fluorine-doped oxide film 6 using the exposed nitride film 8 as a mask (FIG. 1D); After exposing the upper portions of the metal plugs 2 by removing the exposed nitride films 8, 5, 3, and oxide films 7, the metal plugs 2 are deposited through a metal deposition and planarization process. After simultaneously forming the contact and the metal wiring 9 to be connected, the step of depositing the insulating film 10 on the upper surface of the structure is made (FIG. 1D).
이하, 상기와 같이 구성된 본 발명의 일실시 예를 보다 상세히 설명한다.Hereinafter, an embodiment of the present invention configured as described above will be described in more detail.
먼저, 도 1a에 도시한 바와 같이 반도체 소자가 제조된 기판의 상부에 층간절연막(1)을 증착하고, 그 층간절연막에 콘택을 형성한 후, 금속의 증착 및 평탄화를 통해 상기 반도체 소자의 특정영역에 접속되는 금속 플러그(2)를 형성한다.First, as shown in FIG. 1A, an interlayer insulating film 1 is deposited on a substrate on which a semiconductor device is manufactured, a contact is formed on the interlayer insulating film, and then a specific region of the semiconductor device is deposited through metal deposition and planarization. The metal plug 2 connected to the to be formed.
그 다음, 상기 구조의 상부전면에 질화막(3), 플루오린이 도핑된 산화막(4), 질화막(5), 플루오린이 도핑된 산화막(6)을 순차적으로 증착한다. Next, a nitride film 3, a fluorine-doped oxide film 4, a nitride film 5, and a fluorine-doped oxide film 6 are sequentially deposited on the upper surface of the structure.
그 다음, 상기 구조의 상부전면에 산화막(7)과 질화막(8)을 순차적으로 증착한다.Then, an oxide film 7 and a nitride film 8 are sequentially deposited on the upper surface of the structure.
상기 산화막(7)과 질화막(3, 5, 8) 및 플루오린이 도핑된 산화막(4,6)은 상호 선택적 식각이 가능하다.The oxide layer 7, the nitride layers 3, 5, 8, and the fluorine-doped oxide layers 4 and 6 can be selectively etched.
본 발명은 선택적 식각이 가능한 박막을 순차적으로 증착하여 금속배선과 그 금속배선의 콘택을 포토레지스트를 사용하지 않은 상태로 형성할 수 있는 방법을 제공하기 위한 것이며, 이를 위해 본 실시 예에서는 3종류의 서로 다른 식각 선택비를 가지는 박막을 이용하였다.The present invention is to provide a method that can be formed by sequentially depositing a thin film capable of selective etching to form a metal wiring and the contact of the metal wiring without using a photoresist, in this embodiment three types Thin films having different etching selectivity were used.
그 다음, 도 1b에 도시한 바와 같이 상기 구조에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 금속 플러그(2)의 상부측에서 그 금속 플러그(2)의 폭보다 넓은 폭의 질화막(8)을 노출시키는 패턴을 형성한다.Then, as shown in FIG. 1B, a photoresist PR is applied to the structure, exposed and developed to form a nitride film having a width wider than that of the metal plug 2 on the upper side of the metal plug 2. 8) to form a pattern that exposes.
그 다음, 상기 노출된 질화막(8)을 선택적으로 식각한다.Then, the exposed nitride film 8 is selectively etched.
그 다음, 도 1c에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR)를 재 도포하고, 상기 질화막(8)의 식각에 의해 노출된 산화막(7)의 중앙부를 상기 금속 플러그(2)의 폭보다 좁게 노출시키는 패턴을 형성한다.Next, as shown in FIG. 1C, the photoresist PR is re-coated on the upper surface of the structure, and the center portion of the oxide film 7 exposed by the etching of the nitride film 8 is exposed to the metal plug 2. The pattern is formed to be exposed narrower than the width of.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 노출된 산화막(7)과 그 하부에 위치하는 플루오린 도핑 산화막(6), 질화막(5), 플루오린 도핑 산화막(4)을 순차적으로 식각한다.Subsequently, the oxide film 7 exposed the photoresist PR pattern as an etch mask, and the fluorine-doped oxide film 6, the nitride film 5, and the fluorine-doped oxide film 4 positioned thereunder are sequentially etched. do.
이때의 식각으로 형성되는 콘택홀의 크기는 상기 금속 플러그(2)의 폭보다 작은 것이며, 이와 같은 폭은 금속배선의 콘택을 형성하기 위한 것이다. At this time, the contact hole formed by etching is smaller than the width of the metal plug 2, and the width is for forming the contact of the metal wiring.
그 다음, 도 1d에 도시한 바와 같이 상기 포토레지스트(PR)를 제거하여 그 하부의 질화막(8) 전면을 노출시킨다.Next, as shown in FIG. 1D, the photoresist PR is removed to expose the entire surface of the nitride film 8 below.
그 다음, 상기 노출된 질화막(8)을 선택적 식각의 마스크로 사용하여 노출된 산화막(7)과 플루오린 도핑 산화막(6)을 식각한다.The exposed oxide film 7 and the fluorine doped oxide film 6 are then etched using the exposed nitride film 8 as a mask for selective etching.
이때 플루오린 도핑 산화막(6)의 하부에 위치하는 질화막(5)에 의해 그 하부의 플루오린 도핑 산화막(4)은 식각이 되지 않는다.At this time, the fluorine-doped oxide film 4 under the fluorine-doped oxide film 6 is not etched by the nitride film 5 located under the fluorine-doped oxide film 6.
이와 같은 과정을 통해 금속 배선이 형성될 영역을 정의하게 된다.Through this process, the area where the metal wiring is to be formed is defined.
그 다음, 도 1e에 도시한 바와 같이 상기 노출된 질화막(8),(5),(3)과 산화막(7)을 제거하여 금속 플러그(2)의 상부를 노출시킨 후, 금속의 증착과 평탄화 과정을 통해 상기 금속 플러그(2)에 접속되는 콘택 및 금속배선(9)을 동시에 형성한 다.Next, as shown in FIG. 1E, the exposed nitride films 8, 5, 3, and oxide film 7 are removed to expose the upper portion of the metal plug 2, and then metal deposition and planarization are performed. Through the process, the contact and the metal wiring 9 connected to the metal plug 2 are simultaneously formed.
그 다음, 상기 구조의 상부 전면에 절연막(10)을 증착한다.Next, an insulating film 10 is deposited on the entire upper surface of the structure.
상기와 같은 과정을 통해 본 발명은 상호 선택적 식각이 가능한 다수의 박막을 증착하여 콘택 및 금속배선(9)을 형성할 수 있는 패턴을 형성하여 포토레지스트를 사용하지 않아, 금속배선 형성 과정에서 포토레지스트 잔류에 의한 특성의 열화를 방지할 수 있게 된다.Through the above process, the present invention does not use a photoresist by forming a pattern capable of forming a contact and a metal wiring 9 by depositing a plurality of thin films capable of mutual selective etching. It becomes possible to prevent deterioration of the characteristic due to the residue.
도 2a 내지 도 2h는 본 발명의 다른 실시예의 제조공정 수순 단면도이며, 이를 참조하여 본 발명의 다른 실시 예를 설명한다.2A to 2H are cross-sectional views illustrating a manufacturing process procedure of another embodiment of the present invention, with reference to this.
먼저, 도 2a에 도시한 바와 같이 하부 배선(11)이 형성된 층간절연막(10)의 상부에 질화막(12), 산화막(13), 질화막(14), 산화막(15), 질화막(16), 산화막(17) 및 질화막(18)을 순차적으로 증착한다.First, as shown in FIG. 2A, the nitride film 12, the oxide film 13, the nitride film 14, the oxide film 15, the nitride film 16, and the oxide film are formed on the interlayer insulating film 10 on which the lower wiring 11 is formed. (17) and nitride film 18 are sequentially deposited.
그 다음, 도 2b에 도시한 바와 같이 상기 질화막(18)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 하부 금속배선(11)의 상부에 해당하는 질화막(18)의 일부를 노출시킨다.Next, as shown in FIG. 2B, a photoresist PR is applied to the upper front surface of the nitride film 18, and exposed and developed so that a part of the nitride film 18 corresponding to the upper part of the lower metal wiring 11 is formed. Expose
그 다음, 노출된 질화막(18)을 식각하여 하부의 산화막(17)을 노출시킨다.Next, the exposed nitride layer 18 is etched to expose the lower oxide layer 17.
그 다음, 도 2c에 도시한 바와 같이 상기 포토레지스트를 제거하고, 다시 포토레지스트(PR)를 도포하고 노광 및 현상하여 상기 노출된 산화막(17)의 중앙 상부를 노출시키는 포토레지스트(PR) 패턴을 형성한다.Next, as shown in FIG. 2C, the photoresist pattern is removed, the photoresist PR is applied again, and the photoresist PR is exposed and developed to expose the center upper portion of the exposed oxide layer 17. Form.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 그 하부의 산화막(17), 질화막(16), 산화막(15), 질화막(14), 산화막(13)을 순차적으로 식각한다.Subsequently, the photoresist PR pattern is etched to sequentially etch the oxide film 17, the nitride film 16, the oxide film 15, the nitride film 14, and the oxide film 13 below.
그 다음, 도 2d에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거한 후, 최상층의 질화막(18)을 식각마스크로 사용하는 식각공정으로 하부의 산화막(17)을 식각한다.Next, as shown in FIG. 2D, after removing the photoresist pattern, the lower oxide layer 17 is etched by an etching process using the uppermost nitride layer 18 as an etching mask.
이때 산화막(17) 하부의 질화막(16)이 식각 멈춤막으로 작용하며, 하부 금속배선(11)도 질화막(12)에 의해 노출되지 않는다.In this case, the nitride film 16 under the oxide film 17 serves as an etch stop film, and the lower metal wiring 11 is not exposed by the nitride film 12.
그 다음, 도 2e에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트를 도포하고, 상기 노출된 질화막(16)의 중앙부를 노출시키는 패턴을 형성한다.Then, as shown in FIG. 2E, a photoresist is applied to the upper front surface of the structure, and a pattern is formed to expose the central portion of the exposed nitride film 16. As shown in FIG.
그 다음, 상기 노출된 질화막(16)을 선택적으로 식각한다.Then, the exposed nitride film 16 is selectively etched.
그 다음, 도 2f에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 상기 패터닝된 질화막(16)을 식각 마스크로 하부의 산화막(15)을 식각한다.Next, as shown in FIG. 2F, the photoresist (PR) pattern is removed, and the lower oxide layer 15 is etched using the patterned nitride layer 16 as an etch mask.
이와 같은 공정에 의하여 상기 연속 증착된 질화막(12, 14, 16, 18)과 산화막(13, 15, 17)의 측면은 계단형태의 구조를 가지게 된다.The side surfaces of the continuously deposited nitride films 12, 14, 16, and 18 and the oxide films 13, 15, and 17 by the above process have a stepped structure.
그 다음, 도 2g에 도시한 바와 같이 노출된 질화막(18, 14, 12)들을 제거한다. Then, the exposed nitride films 18, 14, and 12 are removed as shown in FIG. 2G.
그 다음, 도 2h에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고 평탄화하여 콘택 및 금속배선(9)을 형성한다.Next, as shown in FIG. 2H, a metal is deposited and planarized on the upper surface of the structure to form a contact and a metal wiring 9.
이와 같이 구성된 본 발명은 상호 폭이 다른 콘택과 금속배선을 동시에 형성하기 위하여 서로 다른 식각선택비를 가지는 박막을 다층으로 순차 교번하여 증착한 후, 그 박막을 순차적으로 식각하여 측면이 계단 형인 콘택홀을 형성한 후, 그 콘택홀에 금속을 증착하여 콘택과 배선을 동시에 형성하게 된다.According to the present invention configured as described above, in order to simultaneously form contacts having different widths and metal interconnections, thin films having different etching selectivities are alternately deposited in multiple layers, and the thin films are sequentially etched to form stepwise contact holes. After the formation, the metal is deposited in the contact hole to simultaneously form the contact and the wiring.
이와 같이 콘택과 배선을 동시에 형성할 수 있게 되어, 포토레지스트의 잔류문제와 금속 배선 형성시 콘택을 측면을 따라 확산되는 현상의 발생을 방지할 수 있게 된다. As described above, the contact and the wiring can be simultaneously formed, thereby preventing the problem of residual photoresist and the phenomenon of spreading the contact along the side when forming the metal wiring.
상기한 바와 같이 본 발명은 콘택과 배선을 동시에 형성하여 포토레지스트의 잔류문제와 금속 배선 형성시 콘택을 측면을 따라 확산되는 현상의 발생을 방지할 수 있게 되어, 반도체 장치의 특성 열화를 방지함과 아울러 그 신뢰성을 향상시키는 효과가 있다.As described above, the present invention can simultaneously form the contact and the wiring to prevent the problem of residual photoresist and the phenomenon of spreading the contact along the side when forming the metal wiring, thereby preventing deterioration of characteristics of the semiconductor device. In addition, there is an effect of improving the reliability.
도 1a 내지 도 1e는 본 발명에 따르는 반도체 장치의 금속배선 제조공정 수순 단면도.1A to 1E are cross-sectional views of a metal wire manufacturing process of a semiconductor device according to the present invention.
도 2a 내지 도 2h는 본 발명에 따르는 반도체 장치의 금속배선 제조공정의 다른 실시 수순 단면도. 2A to 2H are cross-sectional views showing another embodiment of a metallization manufacturing process of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1:층간절연막 2:금속 플러그1: interlayer insulating film 2: metal plug
3, 5, 8:질화막 4, 6:플루오르 도핑 산화막3, 5, 8: nitride film 4, 6: fluorine-doped oxide film
7:산화막 9:콘택 및 금속배선 7: oxide film 9: contact and metal wiring
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