KR100539576B1 - Method of manufacturing multilevel metal interconnetion - Google Patents
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Abstract
본 발명은 한 번의 절연막 증착 및 사진 식각 공정을 이용하여 두개 층의 메탈 배선을 형성하도록 한 다층 메탈 배선의 형성 방법에 관한 것으로, 전도층상에 제 1 층간절연막을 형성하는 공정, 상기 제 1 층간절연막을 선택적으로 제거하여 복수개의 제 1 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 내부에 제 1 금속 플러그를 형성하는 공정, 상기 제 1 금속 플러그를 포함한 제 1 층간절연막상에 제 2 층간절연막을 형성하고 상기 제 1 금속 플러그 및 그에 인접한 제 1 층간절연막의 일정 표면이 노출되도록 상기 제 2 층간절연막을 선택적으로 제거하는 공정, 상기 제 2 층간절연막을 포함한 전면에 메탈을 증착하여 상기 제 1 금속 플러그와 연결되는 제 1 메탈 배선을 형성하고 동시에 상기 제 2 층간절연막의 상측면에 제 2 메탈 배선을 형성하는 공정, 상기 제 1, 2 메탈 배선을 전기적으로 연결하는 제 2 금속 플러그를 형성하는 공정을 포함하여 이루어진다.The present invention relates to a method of forming a multi-layered metal wiring in which two layers of metal wirings are formed by using a single insulating film deposition and photolithography process, wherein the first interlayer insulating film is formed on a conductive layer. Forming a plurality of first contact holes by selectively removing the first contact hole; forming a first metal plug inside the first contact hole; and forming a second interlayer insulating film on the first interlayer insulating film including the first metal plug. Forming and selectively removing the second interlayer insulating film to expose a predetermined surface of the first metal plug and the first interlayer insulating film adjacent thereto, and depositing a metal on the entire surface including the second interlayer insulating film to deposit the metal. Forming a first metal wire connected to the second metal wire and simultaneously forming a second metal wire on an upper surface of the second interlayer insulating film; 1, it comprises a step of forming a second metal plug for electrically connecting the second metal wiring.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 다층 메탈 배선의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a method of forming a multilayer metal wiring.
최근에 반도체 공정의 고집적화에 따른 메탈 배선이 다층화됨에 따라 공정의 복잡화를 단순화시키는 포토 공정등이 개발 되고 있다.Recently, as the metallization is increased due to the high integration of the semiconductor process, a photo process for simplifying the complexity of the process has been developed.
이하 첨부도면을 참조하여 종래 기술에 따른 다층 메탈 배선의 형성 방법에 대해 설명하면 다음과 같다.Hereinafter, a method of forming a multilayer metal wiring according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 종래 기술에 따른 4 층 메탈 배선의 제조 공정 단면도이다. 1A to 1D are cross-sectional views of a manufacturing process of a four-layer metal wiring according to the prior art.
도 1a 에 도시된 바와 같이, 반도체 기판(도시 생략)상에 형성된 전도층(1)을 포함한 소자 전면에 제 1 층간절연막(2)을 증착하고 평탄화한다.As shown in FIG. 1A, the first interlayer insulating film 2 is deposited and planarized on the entire surface of the device including the conductive layer 1 formed on the semiconductor substrate (not shown).
이어 상기 제 1 층간절연막(2)상에 감광막을 도포하고 사진 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 1 층간절연막 (2)을 선택적으로 식각하여 플러그용 콘택홀(도시 생략)을 형성한다.Subsequently, a photosensitive film is coated on the first interlayer insulating film 2 and patterned by a photo and developing process, and then the first interlayer insulating film 2 is selectively etched using the patterned photosensitive film as a mask to contact the plug contact hole. (Not shown) is formed.
이어 상기 플러그용 콘택홀을 포함한 전면에 알루미늄(Al) 또는 텅스텐 (W)등 메탈을 스퍼터링(Sputtering)을 이용하여 증착하고, 상기 콘택홀 내부에만 남도록 에치백을 실시하여 제 1 금속 플러그(3)를 형성한다.Subsequently, a metal, such as aluminum (Al) or tungsten (W), is deposited on the front surface including the plug contact hole by sputtering, and etched back so as to remain only inside the contact hole, thereby forming the first metal plug 3. To form.
도 1b 에 도시된 바와 같이, 상기 제 1 금속 플러그(3)를 포함한 전면에 메탈을 증착한 후, 선택적으로 패터닝하여 상기 전도층(1)과 전기적으로 연결되는 제 1 메탈 배선(4)을 형성한다.As shown in FIG. 1B, metal is deposited on the entire surface including the first metal plug 3, and then selectively patterned to form a first metal wire 4 electrically connected to the conductive layer 1. do.
여기서 상기 제 1 금속 플러그(3) 및 제 1 메탈 배선(4)을 포함하여 제 1 층 배선(5)이라 한다.The first layer wire 5 is referred to as including the first metal plug 3 and the first metal wire 4.
도 1c 에 도시된 바와 같이, 상기 제 1 메탈 배선(4)을 포함한 전면에 제 2 층간절연막(6)을 증착한다.As illustrated in FIG. 1C, a second interlayer insulating film 6 is deposited on the entire surface including the first metal wire 4.
이 때 상기 제 1 메탈 배선(4)의 단차에 의해 제 2 층간 절연막(6) 증착시 'A'부와 같이 골이 형성된다.At this time, a valley is formed as in the 'A' part when the second interlayer insulating film 6 is deposited by the step of the first metal wire 4.
이러한 'A' 부와 같은 골은 평탄화를 나쁘게 함으로 평탄화공정을 진행하여 상기 제 2 층간절연막(6)을 'B' 부까지 평탄화한다.The valleys such as the 'A' part deteriorate the planarization process, so that the second interlayer insulating film 6 is planarized to the 'B' part.
도 1d 에 도시된 바와 같이, 상기 도 1a 내지 도 1c의 공정을 배선의 층수(4층)만큼 반복 진행하여 4 층의 메탈 배선을 형성한다.As shown in FIG. 1D, the process of FIGS. 1A to 1C is repeated as many as four layers of wiring to form four layers of metal wiring.
즉 상기 제 2 층간절연막(6)을 선택적으로 패터닝하여 상기 제 1 메탈 배선 (4)과 연결되는 제 2 금속 플러그(7)를 형성한 후, 상기 제 2 금속 플러그(7)상에 메탈을 증착한다.In other words, by selectively patterning the second interlayer insulating film 6 to form a second metal plug 7 connected to the first metal wire 4, a metal is deposited on the second metal plug 7. do.
이어 상기 메탈을 패터닝하여 상기 제 2 금속 플러그(7)를 통해 제 1 메탈 배선(4)과 전기적으로 연결되는 제 2 메탈 배선(8)을 형성한 후, 상기 제 2 메탈 배선(8)을 포함한 전면에 제 3 층간절연막(9)을 형성한다.Subsequently, the metal is patterned to form a second metal wire 8 electrically connected to the first metal wire 4 through the second metal plug 7, and then including the second metal wire 8. A third interlayer insulating film 9 is formed on the entire surface.
여기서 상기 제 2 층간절연막(6), 제 2 금속 플러그(7) 및 제 2 메탈 배선(8)을 포함하여 제 2 층 배선(10)이라 한다.In this case, the second interlayer insulating film 6, the second metal plug 7, and the second metal wire 8 may be referred to as a second layer wire 10.
전술한 공정을 반복 진행하여 제 3 층 배선(11)과 제 4 층 배선(12)을 형성하여 4 층 배선 구조를 갖는 메탈 배선을 형성한다.The above process is repeated to form the third layer wiring 11 and the fourth layer wiring 12 to form a metal wiring having a four-layer wiring structure.
상기와 같은 종래 기술의 다층 메탈 배선의 형성 방법은 각 층 메탈 배선을 형성할 때마다 사진공정, 식각 공정, 배선용 메탈 증착, 절연막 증착 및 평탄화를 수행한다.In the above-described method of forming a multi-layered metal wiring, a photo process, an etching process, a metal deposition for wiring, an insulating film deposition, and a planarization are performed each time each layer metal wiring is formed.
그러나 상기와 같은 종래 기술에 따른 다층 메탈 배선의 형성 방법은 다음과 같은 문제점이 있다.However, the method of forming the multi-layered metal wire according to the prior art as described above has the following problems.
첫째, 각 배선 공정마다 층간 절연막 증착 및 평탄 공정은 물론 사진 공정, 메탈 사진 식각 공정을 반복 수행해야 하므로 공정이 복잡하다.First, the process is complicated because it is necessary to repeat the interlayer insulating film deposition and the planarization process as well as the photo process and the metal photo etching process for each wiring process.
둘째, 공정의 반복 수행에 따라 최초(제 1 층) 배선 및 절연막의 열화가 발생될 가능성이 크다.Second, the deterioration of the first (first layer) wiring and the insulating film is likely to occur as the process is repeatedly performed.
셋째, 각 배선 공정에 따른 누적되는 공정 온도로 인한 소자의 효율 저하를 방지하기 위해 배선 공정 진행 온도를 각 층마다 낮추어야 하는 문제점이 있다.Third, there is a problem in that the wiring process progress temperature must be lowered for each layer in order to prevent a decrease in the efficiency of the device due to the accumulated process temperature for each wiring process.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 한 번의 절연막 증착 및 사진 식각 공정을 이용하여 두개 층의 메탈 배선을 형성하는데 적당한 다층 메탈 배선의 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming a multi-layered metal wiring, which is particularly suitable for forming two layers of metal wiring using one insulating film deposition and photolithography process.
상기의 목적을 달성하기 위한 본 발명에 따른 다층 메탈 배선의 형성 방법은 전도층상에 제 1 층간절연막을 형성하는 공정, 상기 제 1 층간절연막을 선택적으로 제거하여 복수개의 제 1 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 내부에 제 1 금속 플러그를 형성하는 공정, 상기 제 1 금속 플러그를 포함한 제 1 층간절연막상에 제 2 층간절연막을 형성하고 상기 제 1 금속 플러그 및 그에 인접한 제 1 층간절연막의 일정 표면이 노출되도록 상기 제 2 층간절연막을 선택적으로 제거하는 공정, 상기 제 2 층간절연막을 포함한 전면에 메탈을 증착하여 상기 제 1 금속 플러그와 연결되는 제 1 메탈 배선을 형성하고 동시에 상기 제 2 층간절연막의 상측면에 제 2 메탈 배선을 형성하는 공정, 상기 제 1, 2 메탈 배선을 전기적으로 연결하는 제 2 금속 플러그를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.A method of forming a multilayer metal wiring according to the present invention for achieving the above object is a step of forming a first interlayer insulating film on a conductive layer, a step of selectively removing the first interlayer insulating film to form a plurality of first contact holes And forming a first metal plug in the first contact hole, forming a second interlayer insulating film on the first interlayer insulating film including the first metal plug, and forming a first interlayer insulating film on the first interlayer insulating film. Selectively removing the second interlayer insulating film to expose a predetermined surface; depositing a metal on the entire surface including the second interlayer insulating film to form a first metal wire connected to the first metal plug, and simultaneously Forming a second metal wiring on the upper surface of the insulating film, and forming a second metal plug for electrically connecting the first and second metal wirings. It characterized by including the step yirueojim.
이하 본 발명의 실시예에 따른 다층 메탈 배선의 제조 방법에 대해 첨부도면을 참조하여 자세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a multilayer metal wiring according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 다층 메탈 배선의 제조 공정 단면도이다.2A to 2F are cross-sectional views illustrating a process of manufacturing a multilayer metal wiring according to an embodiment of the present invention.
즉 본 발명의 실시예는 제 1, 2 층 메탈 배선을 동시에 형성하고, 즉 두 개 층의 메탈 배선을 일관 공정으로 형성하고, 이러한 두 층 배선 형성 공정을 이용하여 4 층으로 이루어진 메탈 배선을 형성하는 방법에 관한 것이다.That is, in the embodiment of the present invention, the first and second layer metal wirings are simultaneously formed, that is, the metal wirings of two layers are formed in a uniform process, and the metal wirings formed of four layers are formed using the two layer wiring forming process. It is about how to.
도 2a 에 도시된 바와 같이, 반도체 기판(도시 생략)상에 형성된 전도층(21)을 포함한 소자 전면에 제 1 층간절연막(22)을 증착하고 평탄화한다.As shown in FIG. 2A, the first interlayer insulating film 22 is deposited and planarized on the entire surface of the device including the conductive layer 21 formed on the semiconductor substrate (not shown).
이어 상기 제 1 층간절연막(22)상에 감광막을 도포하고 사진 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 전도층(21)의 일정 표면이 노출되도록 상기 제 1 층간절연막(22)을 선택적으로 식각하여 제 1 플러그용 콘택홀(도시 생략)을 형성한다.Subsequently, after the photoresist is coated on the first interlayer insulating layer 22 and patterned by photo and development processes, the surface of the first interlayer insulating layer is exposed to expose a predetermined surface of the conductive layer 21 using the patterned photoresist as a mask. Optionally etch 22 to form a first plug contact hole (not shown).
이어 상기 제 1 플러그용 콘택홀을 포함한 전면에 스퍼터링(sputtering)을 이용하여 알루미늄(Al) 또는 텅스텐(W)등 플러그용 메탈을 증착한 후, 상기 메탈을 에치백하여 상기 제 1 플러그용 콘택홀내에 제 1 금속 플러그(23)를 형성한다.Subsequently, after depositing a plug metal such as aluminum (Al) or tungsten (W) using sputtering on the front surface including the first plug contact hole, the metal is etched back to the first plug contact hole. The first metal plug 23 is formed in the inside.
이어 상기 제 1 금속 플러그(23)를 포함한 전면에 제 2 층간절연막(24)을 증착하고 평탄화한 후, 상기 제 1 금속 플러그(23) 및 그에 인접한 제 1 층간절연막 (22)의 표면이 노출되도록 제 2 층간절연막(24)을 선택적으로 패터닝한다. Subsequently, after depositing and planarizing the second interlayer insulating film 24 on the entire surface including the first metal plug 23, the surface of the first metal plug 23 and the first interlayer insulating film 22 adjacent thereto are exposed. The second interlayer insulating film 24 is selectively patterned.
도 2b 에 도시된 바와 같이, 상기 노출된 제 1 금속 플러그(23)를 포함한 전면에 IMP(ion metal plasma) 증착을 이용하여 메탈을 증착하여 제 1, 2 메탈 배선 (25a,25b)을 동시에 형성한다.As shown in FIG. 2B, metal is deposited on the entire surface including the exposed first metal plug 23 using IMP (ion metal plasma) deposition to simultaneously form the first and second metal wires 25a and 25b. do.
이 때 상기 IMP 증착은 직진성을 갖고 있기 때문에, 상기 제 2 층간절연막 (24)의 측면에는 메탈이 증착되지 않고, 상기 제 2 층간절연막(24)의 표면 및 상기 제 1 금속 플러그(23)를 포함한 제 1 층간절연막(22)의 노출된 표면에만 메탈이 증착된다.At this time, since the IMP deposition has straightness, no metal is deposited on the side surface of the second interlayer insulating film 24, and the surface of the second interlayer insulating film 24 and the first metal plug 23 are included. The metal is deposited only on the exposed surface of the first interlayer insulating film 22.
따라서 상기 제 1 층간절연막(22)의 표면을 포함한 제 1 금속 플러그(23)상에 제 1 메탈 배선(25a)이 형성되고, 상기 제 2 층간절연막(24)의 표면상에 제 2 메탈 배선(25b)이 형성된다.Accordingly, the first metal wiring 25a is formed on the first metal plug 23 including the surface of the first interlayer insulating film 22, and the second metal wiring (2) is formed on the surface of the second interlayer insulating film 24. 25b) is formed.
또한 상기 제 1, 2 메탈 배선은 상기 제 1 금속 플러그(23)와 동일한 메탈을 이용한다.In addition, the first and second metal wires use the same metal as the first metal plug 23.
도 2c 에 도시된 바와 같이, 상기 제 1,2 메탈 배선(25a,25b)을 포함한 전면에 플러그 형성용 절연막(26)을 증착한 후, 상기 플러그 형성용 절연막(26)상에 감광막을 도포하고 노광 및 현상으로 패터닝한다.As shown in FIG. 2C, after the plug forming insulating film 26 is deposited on the entire surface including the first and second metal wires 25a and 25b, a photosensitive film is coated on the plug forming insulating film 26. Patterned by exposure and development.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 제 1 메탈 배선(25a)의 소정 부분이 노출되도록 상기 플러그 형성용 절연막(26)을 선택적으로 제거하여 제 2 플러그용 콘택홀(27)을 형성한다.Subsequently, the plug forming insulating layer 26 is selectively removed so that a predetermined portion of the first metal wire 25a is exposed using the patterned photoresist as a mask to form a second plug contact hole 27.
이 때 상기 제 2 메탈 배선(25b)의 측면과 제 1 메탈 배선(25a)의 일정 표면이 노출된다.At this time, the side surface of the second metal wire 25b and the predetermined surface of the first metal wire 25a are exposed.
도 2d 에 도시된 바와 같이, 상기 제 2 플러그용 콘택홀(27)을 포함한 전면에 메탈을 증착한 후, 전면에 에치백을 실시하여 상기 제 1 메탈 배선(25a)과 제 2 메탈 배선(25b)을 전기적으로 연결하는 제 2 금속 플러그(28)를 형성한다.As shown in FIG. 2D, the metal is deposited on the entire surface including the second plug contact hole 27, and then the back surface is etched to form the first metal wiring 25a and the second metal wiring 25b. ) To form a second metal plug 28 that electrically connects them.
여기서 상기 제 2 금속 플러그(28)는 상기 제 1, 2 메탈 배선(25a,25b)과 동일한 메탈을 이용한다.In this case, the second metal plug 28 uses the same metal as the first and second metal wires 25a and 25b.
이어 상기 플러그 형성용 절연막(26)을 제거한다.Next, the plug formation insulating layer 26 is removed.
도 2e 에 도시된 바와 같이, 상기 제 2 메탈 배선(25b) 및 제 2 금속 플러그(28)를 포함한 전면에 제 3 층간 절연막(29)을 증착하고 선택적으로 패터닝한다.As shown in FIG. 2E, a third interlayer insulating film 29 is deposited and selectively patterned on the entire surface including the second metal wire 25b and the second metal plug 28.
이어 상기 선택적으로 패터닝된 제 3 층간절연막(29)을 포함한 전면에 IMP 증착법을 이용하여 메탈을 증착하여 제 3,4 메탈 배선(30a,30b)을 동시에 형성한다.Subsequently, the third and fourth metal interconnections 30a and 30b are simultaneously formed by depositing a metal on the entire surface including the selectively patterned third interlayer dielectric layer 29 using IMP deposition.
도 2f 에 도시된 바와 같이, 상기 제 3,4 메탈 배선(30a,30b)을 포함한 전면에 플러그 형성용 절연막(도시 생략)을 증착하고 선택적으로 패터닝하여 상기 제 2 메탈 배선(25b)과 제 3,4 메탈 배선(30a,30b)을 전기적으로 연결하는 플러그를 형성하기 위한 콘택홀(도시 생략)을 형성한다.As shown in FIG. 2F, a plug forming insulating film (not shown) is deposited on the front surface including the third and fourth metal wires 30a and 30b and selectively patterned to form the second metal wire 25b and the third metal wire. A contact hole (not shown) for forming a plug for electrically connecting the metal wires 30a and 30b is formed.
이어 상기 콘택홀을 포함한 전면에 메탈을 증착한 후 에치백하여 상기 제 3 메탈 배선(30a)과 제 4 메탈 배선(30b)을 전기적으로 연결하는 제 3 금속 플러그(31a)와 상기 제 2 메탈 배선(25b)과 제 3, 4 메탈 배선(30a,30b)을 동시에 연결하는 제 3 금속 플러그(31b)를 동시에 형성한다.Subsequently, a metal is deposited on the entire surface including the contact hole and then etched back to electrically connect the third metal wire 30a and the fourth metal wire 30b to the third metal plug 31a and the second metal wire. A third metal plug 31b for simultaneously connecting the 25b and the third and fourth metal wires 30a and 30b is formed at the same time.
이 때 상기 제 3 금속 플러그(31a,31b)는 상기 제 3,4 메탈 배선(30a,30b)과 동일한 메탈을 이용한다.In this case, the third metal plugs 31a and 31b use the same metal as the third and fourth metal wires 30a and 30b.
이어 상기 플러그 형성용 절연막을 제거한 후, 상기 제 4 메탈 배선(30b) 및 제 3 금속 플러그(31a,31b)를 포함한 전면에 보호막(32)을 형성하여 4 층 메탈 배선(33,34,35,36)을 완성한다.Subsequently, after removing the plug forming insulating layer, the protective layer 32 is formed on the entire surface including the fourth metal wiring 30b and the third metal plugs 31a and 31b to form the four-layer metal wiring 33, 34, 35, Complete 36).
이와 같이 일관 공정, 즉 한 번의 절연막 증착, 사진 식각 공정, 평탄화 공정을 이용하여 두개 층(제 1, 2 층)의 메탈 배선을 동시에 형성하므로써 각 층 배선을 형성할때마다 진행된 노광 및 현상, 식각, 메탈 증착, 절연막 증착, 평탄화 공정을 감소시킨다.The exposure, development, and etching progressed each time the layer wiring is formed by simultaneously forming two layers (first and second layers) of metal wiring using a uniform process, that is, one insulating film deposition, a photolithography process, and a planarization process. Reduces metal deposition, insulating film deposition and planarization processes.
상기와 같은 본 발명에 따른 다층 메탈 배선의 형성 방법은 한 번의 절연막 증착 및 사진 식각 공정으로 두개 층의 메탈 배선을 동시에 형성할 수 있으므로, 공정을 단순화시키고 메탈 배선의 열적 스트레스를 방지할 수 있는 효과가 있다.As described above, the method of forming the multilayer metal wiring according to the present invention can simultaneously form two layers of metal wiring by one insulating film deposition and photolithography process, thereby simplifying the process and preventing thermal stress of the metal wiring. There is.
도 1a 내지 도 1d는 종래 기술에 따른 다층 메탈 배선의 제조 공정 단면도1A to 1D are cross-sectional views of a manufacturing process of a multilayer metal wire according to the prior art.
도 2a 내지 도 2f는 본 발명에 따른 다층 메탈 배선의 제조 공정 단면도2A to 2F are sectional views of the manufacturing process of the multilayer metal wiring according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 전도층 22 : 제 1 층간절연막21 conductive layer 22 first interlayer insulating film
23 : 제 1 금속 플러그 24 : 제 2 층간절연막23: first metal plug 24: second interlayer insulating film
25a : 제 1 메탈 배선 25b : 제 2 메탈 배선25a: first metal wiring 25b: second metal wiring
26 : 플러그 형성용 절연막 27 : 제 2 플러그용 콘택홀26 insulating film for plug formation 27 contact hole for second plug
28 : 제 2 금속 플러그 29 : 제 3 층간절연막28: second metal plug 29: third interlayer insulating film
30a : 제 3 메탈 배선 30b : 제 4 메탈 배선30a: third metal wiring 30b: fourth metal wiring
31a,31b : 제 3 금속 플러그 32 : 보호막31a, 31b: third metal plug 32: protective film
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0032643A KR100539576B1 (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing multilevel metal interconnetion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0032643A KR100539576B1 (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing multilevel metal interconnetion |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010017247A KR20010017247A (en) | 2001-03-05 |
| KR100539576B1 true KR100539576B1 (en) | 2005-12-29 |
Family
ID=19606639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0032643A KR100539576B1 (en) | 1999-08-09 | 1999-08-09 | Method of manufacturing multilevel metal interconnetion |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100539576B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101133513B1 (en) * | 2005-05-27 | 2012-04-05 | 매그나칩 반도체 유한회사 | Inter-metal layer dielectric formming method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140397A (en) * | 1992-03-31 | 1994-05-20 | Clarion Co Ltd | Method for forming multilayer wiring |
| KR960004080A (en) * | 1994-07-13 | 1996-02-23 | 조래승 | Raw cement carrier |
| KR0166798B1 (en) * | 1995-12-19 | 1999-02-01 | 문정환 | Forming method of metal wiring |
| KR19990011236A (en) * | 1997-07-22 | 1999-02-18 | 문정환 | Method for forming multilayer wiring of semiconductor device |
| KR19990060838A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Metal contact formation method of semiconductor device |
-
1999
- 1999-08-09 KR KR10-1999-0032643A patent/KR100539576B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140397A (en) * | 1992-03-31 | 1994-05-20 | Clarion Co Ltd | Method for forming multilayer wiring |
| KR960004080A (en) * | 1994-07-13 | 1996-02-23 | 조래승 | Raw cement carrier |
| KR0166798B1 (en) * | 1995-12-19 | 1999-02-01 | 문정환 | Forming method of metal wiring |
| KR19990011236A (en) * | 1997-07-22 | 1999-02-18 | 문정환 | Method for forming multilayer wiring of semiconductor device |
| KR19990060838A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Metal contact formation method of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101133513B1 (en) * | 2005-05-27 | 2012-04-05 | 매그나칩 반도체 유한회사 | Inter-metal layer dielectric formming method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010017247A (en) | 2001-03-05 |
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