KR0184954B1 - Manufacturing method of metal wiring - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 54
- 239000002184 metal Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 55
- 239000010937 tungsten Substances 0.000 claims abstract description 55
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 12
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000005001 laminate film Substances 0.000 claims 2
- 238000000206 photolithography Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 장치의 노광장비의 노광 한계보다 작은 미세한 콘택홀 패턴을 형성하여 금속배선을 제조하는 반도체 소자의 금속배선 제조방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for manufacturing a metal wiring of a semiconductor device for forming a metal wiring by forming a fine contact hole pattern smaller than the exposure limit of the exposure equipment of the semiconductor device.
이와 같은 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 제 1 절연막과, 제 1 금속배선, 제 2 절연막, 질화막을 형성하고, 질화막의 소정 부분에 알루미늄 합금막 패턴을 형성한 다음, 알루미늄 합금막 패턴의 노출된 부분을 덮는 선택적 텅스텐막 패턴을 형성한다. 이 후, 선택적 텅스텐막 패턴의 사이에 노출된 질화막과 절연막을 제 1 금속배선이 노출될 때까지 비등방성 식각하므로써 콘택홀을 형성한다. 선택적 텅스텐막의 중앙부의 소정 부위를 노출시키는 감광막 마스크 패턴을 형성하여 제 2 절연막이 노출될 때까지 비등방성 식각하고, 블랭킷 텅스텐막을 전며네 증착한다. 다음으로 텅스텐 플러그를 형성치 않고, 바로 제 2 금속배선을 형성하는 것을 특징으로 한다.(선택적 제4도)In the metal wire manufacturing method of the present invention for achieving the above object, the first insulating film, the first metal wiring, the second insulating film, the nitride film is formed on the semiconductor substrate, and the aluminum alloy film pattern is formed on a predetermined portion of the nitride film. Next, a selective tungsten film pattern is formed to cover the exposed portion of the aluminum alloy film pattern. Thereafter, a contact hole is formed by anisotropically etching the nitride film and the insulating film exposed between the selective tungsten film patterns until the first metal wiring is exposed. A photosensitive film mask pattern is formed to expose a predetermined portion of the central portion of the selective tungsten film, anisotropically etched until the second insulating film is exposed, and the blanket tungsten film is deposited four or four times. Next, a second metal wiring is formed immediately without forming a tungsten plug. (Optional FIG. 4)
Description
제1도는 종래의 실시예에 따른 금속배선막의 연결상태를 보여주는 평면도.1 is a plan view showing a connection state of a metal wiring film according to a conventional embodiment.
제2도는 제1도에서 A-A'선을 따라 절단한 단면도.2 is a cross-sectional view taken along the line AA ′ in FIG. 1.
제3도는 본 발명의 실시예에 따른 금속배선막의 연결상태를 보여주는 평면도.3 is a plan view showing a connection state of the metal wiring film according to an embodiment of the present invention.
제4도는 제3도의 B-B'선을 따라 절단한 단면도로서, 제1실시예의 공정 흐름도.4 is a cross-sectional view taken along the line B-B 'of FIG. 3, showing the process flow of the first embodiment.
제5도는 제3도의 B-B'선을 따라 절단한 단면도로서, 제2실시예의 공정 흐름도.FIG. 5 is a cross-sectional view taken along the line BB ′ of FIG. 3 and showing the process flow of the second embodiment.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 반도체 기판 12 : 제 1 절연막11 semiconductor substrate 12 first insulating film
13 : 제 1금속배선 14 : 제 2 절연막13 first metal wiring 14 second insulating film
l5 : 질화막 16 : 알루미늄 합금막 패턴l5: nitride film 16: aluminum alloy film pattern
17 : 텅스텐 합금막 패턴 18 : 콘택홀17 tungsten alloy film pattern 18 contact hole
19 : 블랭킷 텅스텐막 20 : 알루미늄 합금막 및 TiN막의 적층막19: Blanket tungsten film 20: Laminated film of aluminum alloy film and TiN film
본 발명은 반도체 장치의 금속배선 제조 방법에 관한 것으로서, 특히 노광장비의 노광 한계보다 작은 미세한 콘택홀 패턴을 형성하여 금속배선을 형성하는 반도체 소자의 금속배선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing metal wiring in a semiconductor device, and more particularly, to a method for manufacturing metal wiring in a semiconductor device in which metal wiring is formed by forming a fine contact hole pattern smaller than an exposure limit of an exposure apparatus.
반도체 장치가 고집적화 되어감에 따라 패턴에 대한 초미세화 및 임계치수의 고정밀화가 필수적으로 요구되고 있으며, 이에 따라 콘택홀을 제조하기 위해서도 초미세 패턴의 형성방법이 필요하게 되었다.As semiconductor devices have been highly integrated, ultrafine patterns and high precision of critical dimensions are indispensable. Accordingly, an ultrafine pattern formation method is required to manufacture contact holes.
일반적으로 반도체 장치를 제조함에 있어서, 감광막 패턴을 마스크로하여 하부층을 식각하는 사진식각(photolighography) 공정을 이용하게 되는데, 종래의 사진식각 공정에 의한 콘택홀 형성방법을 제1도 및 제2도를 참조하여 설명한다.In general, in manufacturing a semiconductor device, a photolighography process of etching a lower layer by using a photoresist pattern as a mask is used. A method of forming a contact hole by a conventional photolithography process is illustrated in FIGS. 1 and 2. It demonstrates with reference.
첨부한 도면 제1도는 종래의 실시예에 따른 반도체 장치의 금속배선이 형성된 상태에서도 평면도이며, 제2도는 제1도의 A-A'선을 따라 절단된 단면도로서, 상기한 구성은 하기의 과정에 의하여 형성된다.1 is a plan view even when a metal wiring of the semiconductor device according to the related art is formed, and FIG. 2 is a cross-sectional view taken along a line A-A 'of FIG. Is formed.
반도체 기판(1)의 상부에 소정의 절연막(2)이 형성된 상태에서, 제1 금속배선(3)을 형성한다. 그 상부에 소정 두께의 절연용 산화막(4)을 증착하여 적층하고, 감광막 마스크를 사용한 비등방성 식각법에 의하여 임계치수가 B인 콘택홀(5)을 형성한다. 상기 콘택홀(5)에 금속을 매립하여 금속 플러그를 형성한 상태에서 2 금속배선(6)을 형성한다.The first metal wiring 3 is formed in a state where a predetermined insulating film 2 is formed on the semiconductor substrate 1. The insulating oxide film 4 having a predetermined thickness is deposited and laminated thereon, and a contact hole 5 having a critical dimension B is formed by an anisotropic etching method using a photosensitive film mask. 2 metal wirings 6 are formed in a state where a metal plug is formed by filling a metal into the contact hole 5.
이와 같은 종래의 금속배선 형성에 있어서, 콘택홀의 형성은 노광시 빛의 특성으로 인하여 공정의 수행 능력에 한계를 드러내게 되며, 사진식각 공정으로 형성할 수 있는 패턴의 한계, 즉 해상도는 감광막 패턴 형성시 중요한 변수로 작용한다. 상기 해상도는 다음의 레일레이 식(Rayleigh's squation)에 의해 결정된다.In the conventional metal wiring formation, the formation of the contact hole reveals a limitation in the performance of the process due to the characteristics of light during exposure, and the limitation of the pattern that can be formed by the photolithography process, that is, the resolution of the photoresist pattern It acts as an important variable. The resolution is determined by the following Rayleigh's squation.
R = k(λ/NA)R = k (λ / N A )
여기서, R은 해상도를, λ는 노광 파장을, NA는 노광 장치의 렌즈 개구수를 각각 의미하며, k는 공정 관련 상수로서 공정의 수행 능력에 따라 변하는 값이지만, 양산 단계에서는 약 0.7정도이다. 또한 양산 단계에서 주로 사용되는 광원인 I선은 파장이 약 0.356㎛이고, G선은 약 0.436㎛이며, 렌즈의 개구부의 수가 0.5인 경우에 상기 식에 각각의 변수를 대입하면, 패턴의 해상 한계는 약 0.5 내지 0.6㎛정도가 된다.Where R is the resolution, λ is the exposure wavelength, N A is the lens numerical aperture of the exposure apparatus, and k is a process-related constant that varies depending on the performance of the process, but is about 0.7 in mass production. . In addition, I line, which is a light source mainly used in the mass production stage, has a wavelength of about 0.356 μm, a G line of about 0.436 μm, and when each variable is substituted into the above equation when the number of apertures of the lens is 0.5, Is about 0.5 to 0.6 mu m.
현재 반도체 장치의 제조 공정은 유효 채널 길이가 0.35㎛ 이내로 감소하는 추세인데, 이러한 경향으로 볼 때, 콘택홀의 임계치수 또한 더욱 작아지리라고 예상할 수 있으며, 종래의 감광막 패턴보다는 해상도가 더 높은 초미세 콘택홀의 형성방법이 반드시 필요하게 된다.In the current semiconductor device manufacturing process, the effective channel length decreases to within 0.35 μm. From this trend, the critical dimension of the contact hole can be expected to be smaller, and the resolution is higher than that of the conventional photoresist pattern. A method of forming a contact hole is necessarily required.
상기한 콘택홀이나 유효채널 길이의 감소와 같은 소자의 집적화와 병행하여 사진식각 장비의 고도와가 이루어져야 하지만, 이는 투자비용을 급격히 증가시키는 문제점을 야기시킨다.In parallel with the integration of the device such as the reduction of the contact hole or the effective channel length, the altitude of the photolithography equipment should be made, but this causes a problem of rapidly increasing the investment cost.
따라서, 본 발명의 목적은 기존의 노광장비를 이용한 사진식각공정을 사용하여 감광막 패턴의 임계치수보다 작은 초미세 패턴의 콘택홀을 형성하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 금속배선 제조방법을 제공하기 위한 것이다.Accordingly, an object of the present invention is to provide a method for manufacturing a metal wiring of a semiconductor device that can solve the above problems by forming a contact hole of an ultra-fine pattern smaller than the critical dimension of the photoresist pattern using a photolithography process using a conventional exposure equipment. It is to provide.
상기한 목적을 달성하기 위한 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제 1절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함한 제 1 절연막 전면에 제 2 절연막을 형성하는 단계; 상기 제2 절연막 위에 소정 두께의 질화막을 증착하는 단계; 상기 질화막 위의 소정 부분에 알루미늄 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미늄 합금막 패턴의 노출된 부분을 소정 두께로 덮는 선택적 텅스텐막을 형성하는 단계; 상기 선택적 텅스텐막 패턴 사이의 노출된 질화막과 제 2 절연막을 제 1 금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콘택홀을 형성하는 단계; 상기 선택적 텅스텐막 패턴의 중앙부 소정 부위를 노출시키는 감광막 마스크 패턴을 형성한 다음, 선택적인 텅스텐막, 알루미늄 합금막 패턴 및 질화막을 상기 제 2 절연막이 노출될 때까지 식각하는 단계; 감광막 마스크를 제거하고, 전면에 블랭킷 텅스텐막을 소정 두께로 형성하는 단계; 전면에 알루미늄 합금막 및 TiN막의 적층막을 소정 두께만큼 증착하는 단계; 소정의 감광막 마스크 패턴을 형성하여 알루미늄 합금막 및 TiN막의 적층막과 블랭킷 텅스텐막을 동시에 식각하여 제 2 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Metal wire manufacturing method of the present invention for achieving the above object comprises the steps of forming a predetermined first insulating film on the semiconductor substrate; Forming a first metal wiring on the first insulating film; Forming a second insulating film over the entire first insulating film including the first metal wiring; Depositing a nitride film having a predetermined thickness on the second insulating film; Depositing an aluminum alloy film to a predetermined thickness on the nitride film and then forming a pattern; Forming a selective tungsten film covering the exposed portion of the aluminum alloy film pattern to a predetermined thickness; Anisotropically etching the exposed nitride film and the second insulating film between the selective tungsten film patterns until the surface of the first metal wiring film is exposed to form a contact hole; Forming a photoresist mask pattern exposing a central portion of the selective tungsten film pattern, and then etching the optional tungsten film, the aluminum alloy film pattern, and the nitride film until the second insulating film is exposed; Removing the photoresist mask, and forming a blanket tungsten film on the entire surface to a predetermined thickness; Depositing a laminated film of an aluminum alloy film and a TiN film on the entire surface by a predetermined thickness; And forming a predetermined photoresist mask pattern to simultaneously etch the laminated film of the aluminum alloy film, the TiN film, and the blanket tungsten film to form a second metal wiring pattern.
상기한 목적을 달성하기 위한 또 다른 본 발명의 금속배선 제조방법은 반도체 기판 상부에 소정의 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 1 금속배선을 형성하는 단계; 상기 제 1 금속배선을 포함한 제 1 절연막 전면에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 위의 소정 부분에 알루미늄 합금막을 소정 두께로 증착한 다음 패턴을 형성하는 단계; 상기 알루미늄 합금막 패턴의 노출된 부분을 소정 두께로 덮는 텅스텐막을 형성하는 단계; 상기 텅스텐막 패턴 사이의 노출된 제 2 절연막을 제 1 금속배선막의 표면이 노출될 때까지 비등방성 식각하여 콘택홀을 형성하는 단계; 상기 선택적 텅스텐막 패턴의 중앙부 소정부위를 노출시키는 감광막 마스크 패턴을 형성한 다음, 선택적인 텅스텐막, 알루미늄 합금막 패턴을 상기 제 2 절연막이 노출될 때까지 식각하는 단계; 감광막 마스크를 제거하고, 전면에 블랭킷 텅스텐막을 소정 두께로 형성하는 단계; 전면에 알루미늄 합금막 및 TiN막의 적층막을 소정 두께만큼 증착하는 단계; 소정의 감광막 마스크 패턴을 형성하여 알루미늄 합금막 및 TiN막의 적층막과 블랭킷 텅스텐막을 동시에 식각하여 제 2 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.Another metal wire manufacturing method of the present invention for achieving the above object comprises the steps of forming a predetermined first insulating film on the semiconductor substrate; Forming a first metal wiring on the first insulating film; Forming a second insulating film over the entire first insulating film including the first metal wiring; Depositing an aluminum alloy film to a predetermined thickness on the predetermined portion over the second insulating film, and then forming a pattern; Forming a tungsten film covering the exposed portion of the aluminum alloy film pattern to a predetermined thickness; Anisotropically etching the exposed second insulating film between the tungsten film patterns until the surface of the first metal wiring film is exposed to form a contact hole; Forming a photoresist mask pattern exposing a predetermined portion of a central portion of the selective tungsten film pattern, and then etching the selective tungsten film and aluminum alloy film pattern until the second insulating film is exposed; Removing the photoresist mask, and forming a blanket tungsten film on the entire surface to a predetermined thickness; Depositing a laminated film of an aluminum alloy film and a TiN film on the entire surface by a predetermined thickness; And forming a predetermined photoresist mask pattern to simultaneously etch the laminated film of the aluminum alloy film, the TiN film, and the blanket tungsten film to form a second metal wiring pattern.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
첨부된 도면 제3도는 본 발명의 실시예에 따른 금속배선막의 연결상태를 보여주는 평면도이고, 제4도는 제3도의 B-B'선을 따라 절단한 단면도로서, 본 발명의 제1실시예에 따른 공정 흐름도이며, 제5도는 제3도의 B-B'선을 따라 절단한 단면도로서, 본 발명의 제2실시예에 따른 공정 흐름도이다.3 is a plan view illustrating a connection state of a metal wiring film according to an embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line BB ′ of FIG. 3, and according to the first embodiment of the present invention. 5 is a cross-sectional view taken along the line B-B 'of FIG. 3 and a process flow diagram according to the second embodiment of the present invention.
먼저, 제4도를 참조하여 본 발명의 제1실시예를 설명한다.First, a first embodiment of the present invention will be described with reference to FIG.
제4도의 (a)에 도시한 것과 같이, 반도체 기판(11) 상부에 소정의 제 1 절연막(12)을 형성한 상태에서 상기 제 1 절연막(12)상에 제 1 금속막을 소정 두께만큼 증착하고 감광막 마스크를 형성한 다음, 노출된 부분을 식각하여 제 1 금속배선(13)을 형성한다. 이 후, 상기 제 1 금속배선(13)을 포함한 제 1 절연막(12) 전면에 제 2 절연막(14)을 소정 두께만큼 형성한다. 상기 제 1, 제 2 절연막(12, 14)은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는 것이 바람직하다. 이 후, 상기 제 2 절연막(14) 위에 질화막(15)을 30 내지 500Å의 두께로 증착한다. 이 후, 상기 질화막(15) 위에 알루미늄 합금막을 500 내지 1,000Å의 두께로 증착한 다음, 감광막 마스크 패턴을 이용하여 선택적으로 식각하는 사진식각법을 이용하여 알루미늄 합금막 패턴(16)을 형성한다. 이 때의 알루미늄 합금막 패턴 사이의 간격은 한계 임계치수인 B이다.As shown in FIG. 4A, a first metal film is deposited on the first insulating film 12 by a predetermined thickness while a predetermined first insulating film 12 is formed on the semiconductor substrate 11. After forming the photoresist mask, the exposed portion is etched to form the first metal wiring 13. Thereafter, the second insulating film 14 is formed on the entire surface of the first insulating film 12 including the first metal wiring 13 by a predetermined thickness. Preferably, the first and second insulating layers 12 and 14 selectively form one or more of a TEOS oxide film, a BPSG film, an SOG film, and a PE-TEOS oxide film. Thereafter, a nitride film 15 is deposited on the second insulating film 14 to a thickness of 30 to 500 kPa. Thereafter, an aluminum alloy film is deposited on the nitride film 15 to a thickness of 500 to 1,000 Å, and then the aluminum alloy film pattern 16 is formed by using a photolithography method that is selectively etched using a photoresist mask pattern. The space | interval between the aluminum alloy film patterns at this time is B which is a critical threshold dimension.
다음으로 (b)와 같이, 상기 알루미늄 합금막 패턴(16)을 포함한 전면에 1,000 내지 3,000Å의 두께 범위를 갖는 텅스텐막을 증착한 다음, 알루미늄 패턴의 노출된 상부와 측면을 덮는 텅스텐막 패턴(17)을 형성한다.Next, as shown in (b), a tungsten film having a thickness range of 1,000 to 3,000 Å is deposited on the entire surface including the aluminum alloy film pattern 16, and then the tungsten film pattern 17 covering the exposed upper and side surfaces of the aluminum pattern. ).
이 후, 상기 텅스텐막 패턴(17)사이의 노출된 제 2 절연막(14)과 질화막(15)을 제 1 금속배선(13)의 표면이 노출될 때까지 비등방성 식각(anisotropyetch)한다. 상기 공정으로 (c)와 같이, 텅스텐막 패턴사이의 간격이 한계임계치수보다 작은 초미세 폭을 갖는 콘택홀(18)이 형성된다.Thereafter, the exposed second insulating film 14 and the nitride film 15 between the tungsten film patterns 17 are anisotropically etched (anisotropyetch) until the surface of the first metal wiring 13 is exposed. In the above process, as shown in (c), a contact hole 18 having an ultrafine width whose spacing between the tungsten film patterns is smaller than the critical threshold is formed.
다음으로, 상기 선택적 텅스텐막 패턴의 중앙부 소정 부위를 노출시키는 감광막 마스크 패턴(미도시)을 형성한 다음, 선택적인 텅스텐막(17), 알루미늄 합금막 패턴(16) 및 질화막(15)을 상기 제 2 절연막이 노출될 때까지 순차적으로 비등방성 식각한 다음, 감광막 마스크를 제거하여 (d)와 같은 패턴을 형성한다.Next, after forming a photoresist mask pattern (not shown) to expose a predetermined portion of the central portion of the selective tungsten film pattern, the optional tungsten film 17, the aluminum alloy film pattern 16 and the nitride film 15 is formed 2 Anisotropically etch sequentially until the insulating film is exposed, and then remove the photoresist mask to form a pattern as shown in (d).
이 후, (d)상태의 결과적인 구조의 전면에 5,000 내지 8,000Å의 두께 범위를 갖는 블랭킷 텅스텐막(19)을, (e)와 같이, 증착한다.Thereafter, a blanket tungsten film 19 having a thickness range of 5,000 to 8,000 kPa is deposited on the entire surface of the resulting structure in the (d) state, as in (e).
다음으로, (f)와 같이, 상기 블랭킷 텅스텐막(19)위에 알루미늄 합금막 및 TiN막의 적층막(20)을 5,000 내지 10,000Å의 두께만큼 스퍼터링법으로 증착한다.Next, as shown in (f), a laminated film 20 of an aluminum alloy film and a TiN film is deposited on the blanket tungsten film 19 by a sputtering method with a thickness of 5,000 to 10,000 kPa.
이 후, 전면에 감광막 마스크 패턴을 형성하는 소정의 사진식각 방법을 이용하여 상기 알루미늄 합금막 및 TiN의 적층막(20), 블랭킷 텅스텐막(19)의 노출부분을 한꺼번에 식각하여 상기 제 2 절연막(14)을 노출시키므로써 제 2 금속배선 패턴을 형성한다. 상기 제 2 금속배선 형성을 위한 알루미늄 합금막 및 TiN의 적층막과 블랭킷 텅스텐막의 식각은 동일챔버에서 식각을 위한 공급개스만을 달리하면서 행한다.Thereafter, by using a predetermined photolithography method of forming a photoresist mask pattern on the entire surface, the exposed portions of the aluminum alloy film, the laminated film 20 of TiN, and the blanket tungsten film 19 are etched all at once to form the second insulating film ( Exposing 14) to form a second metallization pattern. The etching of the aluminum alloy film, the TiN laminated film, and the blanket tungsten film for forming the second metal wiring is performed while changing only the supply gas for etching in the same chamber.
한편, 첨부한 도면 제5도를 참조하여 본 발명의 제2실시예를 설명하면 다음과 같다.Meanwhile, referring to FIG. 5, the second embodiment of the present invention will be described.
제2실시예의 경우, 제1실시예에 비하여 질화막을 제 2 절연막 전면에 증착하는 단계를 생략한 상태로 진행을 한다.In the case of the second embodiment, the process of depositing the nitride film on the entire surface of the second insulating film is omitted in comparison with the first embodiment.
제5도의 (a)에 도시한 것과 같이, 반도체 기판(11) 상부에 소정의 제 1 절연막(12) 형성한 상태에서 상기 제 1 절연막(12) 상에 제 1 금속막을 소정 두께만큼 증착하고 감광막 마스크를 형성한 다음, 노출된 부분을 식각하여 제 1 금속배선(13)을 형성한다. 이 후, 상기 제 1 금속배선(13)을 포함한 제 1 절연막(12) 전면에 제 2 절연막(14)을 소정 두께만큼 형성한다. 상기 제 1, 제 2 절연막(12, 14)은 TEOS 산화막, BPSG막, SOG막, PE-TEOS 산화막 중에서 하나 또는 그 이상을 선택적으로 형성하는것이 바람직하다. 이 후, 상기 제 2 절연막(14) 위에 알루미늄 합금막을 500내지 1,000Å의 두께로 증착한 다음, 감광막 마스크 패턴을 이용하여 선택적으로 식각하는 사진식각법을 이용하여 알루미늄 합금막 패턴(16)을 형성한다· 이 때의 알루미늄 합금막 패턴 사이의 간격은 한계 임계치수인 B이다.As shown in FIG. 5A, in the state where a predetermined first insulating film 12 is formed on the semiconductor substrate 11, a first metal film is deposited on the first insulating film 12 by a predetermined thickness, and the photosensitive film is formed. After forming the mask, the exposed portion is etched to form the first metal wiring 13. Thereafter, the second insulating film 14 is formed on the entire surface of the first insulating film 12 including the first metal wiring 13 by a predetermined thickness. Preferably, the first and second insulating layers 12 and 14 selectively form one or more of a TEOS oxide film, a BPSG film, an SOG film, and a PE-TEOS oxide film. Thereafter, an aluminum alloy layer is deposited on the second insulating layer 14 to a thickness of 500 to 1,000 Å, and then the aluminum alloy layer pattern 16 is formed by using a photolithography method to selectively etch using the photoresist mask pattern. The spacing between the aluminum alloy film patterns at this time is B, which is a critical critical dimension.
다음으로,(b)와 같이, 상기 알루미늄 합금막 패턴(16)을 포함한 전면에1,000 내지 3,000Å의 두께 범위를 갖는 선택적 텅스텐막을 증착한 다음, 알루미늄 패턴의 노출된 상부와 측면을 덮는 선택적 텅스텐막 패턴(17)을 형성한다.Next, as shown in (b), a selective tungsten film having a thickness in the range of 1,000 to 3,000 Å is deposited on the front surface including the aluminum alloy film pattern 16, and then the selective tungsten film covering the exposed top and sides of the aluminum pattern. The pattern 17 is formed.
이 후, 상기 선택적 텅스텐막 패턴(17)사이의 노출된 제 2 절연막(14)을 제 1 금속배선(13)의 표면이 노출될 때까지 비등방성 식각(anisotropyetch)한다. 상기 공정으로 (c)와 같이, 텅스텐막 패턴사이의 간격이 한계 임계치수보다 작은 초미세 폭올 갖는 콘택홀(18)이 형성된다.Thereafter, the exposed second insulating film 14 between the selective tungsten film patterns 17 is anisotropically etched (anisotropyetch) until the surface of the first metal wiring 13 is exposed. In the above process, as shown in (c), a contact hole 18 having an extremely fine width smaller than the threshold critical dimension is formed.
다음으로, 상기 선택적 텅스텐막 패턴의 중앙부 소정 부위를 노출시키는 감광막 마스크 패턴(미도시)을 형성한 다음, 선택적인 텅스텐막(17), 알루미늄 합금막 패턴(16)을 상기 제 2 절연막(14)이 노출될 때까지 순차적으로 비등방성 식각한 다음, 감광막 마스크를 제거하여 (d)와 같은 패턴을 형성한다.Next, a photoresist mask pattern (not shown) is formed to expose a predetermined portion of the central portion of the selective tungsten film pattern, and then an optional tungsten film 17 and an aluminum alloy film pattern 16 are formed on the second insulating film 14. After the anisotropic etching is sequentially performed until this exposure, the photoresist mask is removed to form a pattern as shown in (d).
다음으로,(e)와 같이, 상기 콘택홀(18)을 포함한 전면에 5,000 내지 8,000Å의 두께 범위를 갖는 블랭킷 텅스텐막(19)을 증착한다.Next, as shown in (e), a blanket tungsten film 19 having a thickness range of 5,000 to 8,000 Å is deposited on the entire surface including the contact hole 18.
이 후,(f)와 같이, 상기 블랭킷 텅스텐막(19)위에 알루미늄 합금막 및 TiN막의 적층막(20)을 5,000 내지 10,000Å의 두께만큼 스퍼터링법으로 증착한다.Thereafter, as shown in (f), a laminated film 20 of an aluminum alloy film and a TiN film is deposited on the blanket tungsten film 19 by a sputtering method with a thickness of 5,000 to 10,000 kPa.
이 후, 전면에 감광막 마스크 패턴을 형성하는 소정의 사진식각 방법을 이용하여 상기 알루미늄 합금막 및 TiN의 적증막(20), 블랭킷 텅스텐막(19)의 노출부분을 한꺼번에 식각하여 제 2 절연막(14)을 노출시키므로써 제 2 금속배선 패턴을 형성한다. 상기 제 2 금속배선 형성을 위한 알루미늄 합금막 및 TiN의 적층막과 블랭킷 텅스텐막의 식각은 동일챔버에서 식각을 위한 공급개스만을 달리하면서 행한다.Thereafter, the exposed portions of the aluminum alloy film, the TiN deposition film 20, and the blanket tungsten film 19 are etched at once using a predetermined photolithography method of forming a photoresist mask pattern on the entire surface of the second insulating film 14. ) To form a second metal wiring pattern. The etching of the aluminum alloy film, the TiN laminated film, and the blanket tungsten film for forming the second metal wiring is performed while changing only the supply gas for etching in the same chamber.
이상에서 설명한 바와 같이, 본 발명의 금속배선 제조방법은 반도체 소자의 고집적화와 병행하여 노광장비를 교체할 필요없이, 기존의 노광장비로서, 초미세 콘택홀 패턴의 형성을 가능하게 하므로, 장비 사용의 극대화 및 이에 따른 제조비용을 감소시키는 효과를 제공한다.As described above, the metallization manufacturing method of the present invention enables the formation of an ultra fine contact hole pattern as an existing exposure equipment without the need to replace the exposure equipment in parallel with the high integration of semiconductor devices. Maximize and thus reduce manufacturing costs.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Although specific embodiments of the present invention have been described and illustrated herein, those skilled in the art can make modifications and variations. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052573A KR0184954B1 (en) | 1995-12-20 | 1995-12-20 | Manufacturing method of metal wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052573A KR0184954B1 (en) | 1995-12-20 | 1995-12-20 | Manufacturing method of metal wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052309A KR970052309A (en) | 1997-07-29 |
| KR0184954B1 true KR0184954B1 (en) | 1999-04-15 |
Family
ID=19441749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950052573A KR0184954B1 (en) | 1995-12-20 | 1995-12-20 | Manufacturing method of metal wiring |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0184954B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706800B1 (en) | 2006-01-02 | 2007-04-12 | 삼성전자주식회사 | Method of fabricating metal wiring of semiconductor device |
-
1995
- 1995-12-20 KR KR1019950052573A patent/KR0184954B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052309A (en) | 1997-07-29 |
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