KR20050085858A - 저압 냉간 용접에 의한 소자 제조 방법 - Google Patents

저압 냉간 용접에 의한 소자 제조 방법 Download PDF

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Abstract

금속 및/또는 유기층을 패턴화된 스탬프, 바람직하게는 연질의 엘라스토머 스탬프로부터 기판으로 전사하는 방법이 제공된다. 상기 패턴화된 금속 또는 유기층은, 예컨대 각종의 전자 소자에 이용될 수 있다. 본 발명의 방법은 유기 전자 구성 부품을 나노스케일로 패턴화하는데 적합하다.

Description

저압 냉간 용접에 의한 소자 제조 방법{METHOD OF FABRICATING DEVICES BY LOW PRESSURE COLD WELDING}
본 출원은 2002년 12월 20일에 출원된 미국 가출원 제60/435,350호를 기초로 한 우선권의 이익을 주장하며, 상기 가출원은 그 전체가 본 명세서에 참고로서 통합된다. 본 출원의 대상은 미국 특허 제6,468,819호 및 제6,407,408호, 현재 계류중인 미국 출원 제09/802,977호, 제09/833,695호 및 제09/899,850호와 관련된 것이며, 상기 특허 및 출원은 그 전체가 본 명세서에 참고로서 통합된다.
본 발명은 소자의 제조 방법에 관한 것으로서, 특히 금속층 또는 유기층을 패턴화된 스탬프(patterned stamp)로부터 기판(substrate)으로 전사(transfer)하는 방법에 관한 것이다.
거의 모든 전자 소자 및 광학 소자는 패턴화(patterning)를 필요로 한다. 패턴화된 금속은 이러한 각종의 소자를 형성하는 데에 이용된다. 예를 들면, 패턴화된 금속은, 여러 가지 소자의 전극으로서 트랜지스터를 형성하는 데에 사용되고, 또한, 섀도우 마스크(shadow mask)로서 여러 가지 재료를 패턴화하는 데에 이용될 수 있다. 패턴화된 금속의 하나의 가능한 용도는 유기 발광 소자(organic light emitting device; OLED)의 전극인데, 이 전극은 전류에 의해 여기될 때 빛을 방출하는 박막을 이용한다. 잘 알려진 OLED 구조는 이중 헤테로 구조(double heterostructure), 단일 헤테로 구조(single heterostructure) 및 단일층을 포함하고, 본 명세서에 참고로서 통합되는 미국 특허 제5,707,745호에 개시된 것과 같이 적층될 수 있다.
평판 디스플레이(flat panel display)와 같이 신규의 개량된 소자를 구현하기 위해서는 서브 마이크로미터 구조(sub-micrometer structure)의 패턴화가 바람직하다.
소자의 바닥으로부터, 즉 소자의 기판 측을 통해서만 발광이 일어나는 OLED의 경우, 인듐 주석 옥사이드(ITO)와 같은 투명 애노드 재료가 바닥 전극으로 사용될 수 있다. 이러한 소자의 상단 전극은 투명할 필요는 없기 때문에, 보통 음극인 상단 전극은 전기 전도도가 크며 두꺼운 반사성 금속층으로 구성될 수 있다. 이와 대조적으로, 투명한 또는 상단 발광 OLED의 경우, 미국 특허 제5,703,436호 및 제5,707,745호에 개시된 것과 같은 투명 음극이 사용될 수 있다. 투명 또는 바닥 발광 OLED와 달리, 상단 발광 OLED는 불투명 및/또는 반사성 기판을 구비하고 있어, 빛은 기판을 통해서가 아닌 소자의 상단으로부터만 발생되거나, 또는 상단 및 바닥을 통해 빛을 방출할 수도 있는 완전히 투명한 OLED일 수 있다.
본 명세서에서 사용되는 "유기 재료"라는 용어는 OLED를 제조하는 데에 사용될 수 있는 소분자 재료(small molecule material) 뿐만 아니라 폴리머도 포함한다. OLED의 유기 재료는 매우 민감하고, 통상의 반도체 공정시 손상될 수 있다. 예컨대, 고온 또는 화학적 공정에 노출되면 유기층이 손상될 수 있고 소자의 신뢰성은 악영향을 받을 수 있다.
도 1은, 본 발명의 한 가지 실시예에 따른 패턴화된 금속 전사 과정(patterned metal transfer process)을 보여주는 개략도이다.
도 2는, 저압 냉간 용접에 의한 유기 전자 소자의 음극 패턴화(cathode patterning)를 보여주는 도면이다.
도 3은, 금속 패턴이 전사되기 전(a, b) 및 전사된 후(c)의 스탬프의 주사 전자 현미경(SEM) 사진이다.
도 4는, 본 발명의 방법이 통합될 수 있는 유기 전자 집적 회로(organic electronic integrated circuit)의 제조를 위한 롤 대 롤 공정(roll-to-roll process)의 한 가지 예를 보여주는 도면이다.
도 5는, PDMS 스탬프의 성형과, 이 스탬프를 이용하여 금속을 기판에 전사하는 본 발명의 한 가지 실시예에 따른 방법을 보여주는 도면이다.
도 6a는 마스터(master)의 평면도이고, 도 6b 및 도 6c는 도 6a에 도시된 마스터로부터 제조한 PDMS 스탬프의 SEM 사진이다.
도 7은, 본 발명의 한 가지 실시예에 사용되도록 개조된 패턴화된 스탬프 및 기재의 단면도로서, 여기에서 패턴화된 금속층은, 스탬프 위의 금속을 기판 위의 금속 박막의 일부로 냉간 용접함으로써, 스탬프로부터 기판으로 전사된다.
도 8은, 본 발명의 방법의 한 가지 실시예에 따라 금속 일부가 스탬프로부터 기판으로 전사된 후의, 도 7의 스탬프 및 기판의 단면도이다.
도 9는, 본 발명의 한 가지 실시예에 따라 금속 박막의 일부가 제거되기 전(도 9a) 및 제거된 후(도 9b)의, 패턴화된 금속을 그 위에 갖는 도 8의 기판의 단면도이다.
도 10은, 본 발명의 다른 한 가지 실시예에 따라 본질적으로 스탬프와 동일한 패턴을 갖는 패턴화된 기판을 형성하도록 기판의 일부가 에칭되기 전(도 10a) 및 에칭된 후(도 10b)의, 패턴화된 금속을 그 위에 갖는 도 9b의 기판의 단면도이다.
도 11은, 남아 있는 금속 박막 및 패턴화된 금속층이 패턴화된 기판으로부터 제거되기 전(도 11a) 및 제거된 후(도 11b)의, 패턴화된 금속을 그 위에 갖는 도 10b의 기판의 단면도이다.
도 12는, 스탬프와 금속층 사이에 접착 감소층(adhesion-diminishing layer)이 구비된 본 발명의 실시예에 사용되도록 개조된 패턴화된 스탬프 및 기판의 단면도로서, 상기 기판 위에서는, 스탬프 위의 금속이 상기 기판 위의 금속 박막에 냉간 용접됨으로써 금속 재료가 패턴화되며, 상기 기판과 박막 금속 사이에는 유기층이 배치되어 있다.
도 13은, 본 발명의 실시예에 따라 제작된 음극의 광학 현미경 사진이다.
도 14는, 냉간 용접에 의해 패턴화된 20 ㎛ 직경의 유기 발광 소자의 전류 밀도(J) 대 전압(V) 특성(검은 원)을 보여주는 도면이다.
도 15는, 스탬프 상에서의 금속의 측벽 적층을 방지하기 위한 본 발명의 한 가지 실시예에 따른 스탬프의 바람직한 형상을 보여주는 도면이다.
도 16은, 본 발명의 한 가지 실시예에 사용하기 위한 하이브리드 스탬프(hybrid stamp)의 한 가지 실시예를 보여주는 도면이다.
본 발명의 한 가지 실시예는, 금속층을 패턴화된 스탬프 위에 적층한 다음에, 상기 금속층을 상기 패턴화된 스탬프로부터 기판으로 전사함으로써 소자를 제조하는 방법에 관한 것이다. 바람직하게는, 상기 패턴화된 스탬프는 연질의 엘라스토머 스탬프(soft elastomeric stamp)이다.
본 발명의 한 가지 실시예는 또한, 하나 이상의 유기층을 패턴화된 스탬프 위에 적층한 다음에, 그 유기층을 패턴화된 스탬프로부터 기판 위로 전사함으로써 소자를 제조하는 방법에 관한 것이다. 바람직하게는, 상기 패턴화된 스탬프는 연질의 엘라스토머 스탬프이다. 금속층 및 유기층의 조합체 역시 패턴화된 스탬프로부터 기판 위로 전사될 수 있다.
본 발명의 한 가지 실시예는 적층된 금속층을 냉간 용접에 의해, 패턴화된 스탬프로부터 기판 위로 전사하는 것을 포함한다. 이 실시예에 따르면, 스트라이크층(strike layer)이 기판 위에 선택적으로 적층되며, 금속층이 그 위에 적층된 패턴화된 스탬프가 얻어진다. 다음에, 상기 스탬프는 기판 위로 압박되어, 상기 패턴화된 스탬프 위의 금속층은 상기 스트라이크층 또는 하부층의 일부와 접촉되고, 상기 금속층이 스트라이크층 또는 다른 하부층에 냉간 용접되기에 충분한 압력이 인가된다. 상기 패턴화된 스탬프는 제거되고, 상기 스트라이크층 또는 기판에 냉간 용접된 금속층 부분은, 상기 스탬프로부터 분리되어, 실질적으로 상기 패턴화된 스탬프와 동일한 패턴으로 상기 스트라이크층 또는 기판에 냉간 용접된 채 남게 된다.
본 발명의 다른 실시예는, 적층된 유기층을 "냉간 용접"에 의해 패턴화된 스탬프로부터 기판 위로 전사하는 것을 포함한다. 이 실시예에 따르면, 스트라이크층이 기판 위에 선택적으로 적층되고, 유기층이 그 위에 적층된 패턴화된 스탬프가 얻어진다. 다음에, 상기 스탬프는 기판 위로 압박되어, 패턴화된 스탬프 위의 유기층은 상기 스트라이크층 또는 기판의 일부와 접촉되고, 상기 유기층이 스트라이크층 또는 기판에 "냉간 용접"되기에 충분한 압력이 인가된다. 상기 패턴화된 스탬프는 제거되고, 상기 스트라이크층 또는 기판에 "냉간 용접된" 유기층 일부는, 상기 스탬프로부터 분리되어, 실질적으로 상기 패턴화된 스탬프와 동일한 패턴으로 상기 스트라이크층 또는 기판에 냉간 용접된 채 남게 된다.
이하, 본 발명을 다음의 공정에 대한 실시예 및 첨부 도면을 참조하여 설명한다.
본 발명에 따르면, 패턴화된 금속 및/또는 유기층을 스탬프를 이용하여 기판 위에 형성하는 방법이 제공된다. 이러한 패턴화된 금속 또는 유기층은, 예컨대 소자 자체의 부품 또는 소자 또는 기판의 다른 층들을 패턴화하기 위한 마스크로서, 전자 소자를 형성하는 데에 사용될 수 있다.
본 발명의 한 가지 실시예에 있어서, 패턴화된 금속층을 스탬프를 이용하여 기판 위에 형성하는 방법이 제공된다. 이 실시예는 원자 규모의 금속 냉간 용접 공정에 의해 금속층을 스탬프로부터 기판에 전사하는 것에 기초한 서브마이크론 규모(submicron scale)의 특징부를 형성하는 데에 이용될 수 있다. 상기 패턴화된 금속층은, 예컨대 상기 패턴을 기판에 복사하는 에칭 마스크로서 사용될 수 있고, 또는 상기 금속층 자체가 다양한 전자 소자용 접촉 전극으로서 기능할 수 있다. 매우 높은 패턴 해상도가 얻어지고, 유기 전자 기기와 호환 가능하므로, 이 기법은 하나의 분자 크기로 소자에 컨택트를 형성하는 데에 적용할 수 있다.
냉간 용접은 실온에서 압력을 인가하여 두 금속 표면 사이에 금속 결합을 형성한다. 바람직하게는, 상기 두 금속 표면은 동일한 조성으로 되어 있다. 냉간 용접은 거시적 크기의 별도의 금속 부품들을 결합하는 데에 이용된다. 표면들은 계면 분리가 임계값 미만으로 감소하면 서로 결합되어, 단일의 고체가 된다. 이 기법으로 양호한 패턴을 달성하기 위하여, 인가되는 압력은 계면 분리를 임계값 미만으로 감소시키기에 충분히 커야 한다. 즉, 인가되는 압력은 금속 박막과 금속층의 계면 분리를 임계값 미만으로 감소시키기에 충분히 커야 한다. 본 방법은 임의의 원하는 금속층을 패턴화된 연질의 엘라스토머 스탬프로부터 기판으로 전사하기 위해 냉간 용접을 이용하는 것이 바람직하다. 그러나, 당업계에 공지된 다른 결합 방법을 고려할 수 있으며, 이는 본 발명의 범위 내에 있는 것이다.
본 발명의 다른 실시예에서, 패턴화된 유기층을 스탬프를 이용하여 기판 위에 형성하는 방법이 제공된다. 어느 특정의 이론에 얽매이려는 것은 아니지만, 본 발명의 이 실시예에서, 유기물 대 유기물 반데르 발스 힘(organic to organic van der Waals force)이 하나의 유기층을 다른 유기층에 결합시키는 메카니즘이라고 생각된다. 즉, 이 실시예에서, 금속층과 접촉하는 금속층 대신에, 2개의 유기층이 함께 결합되기에 충분한 압력으로 한 유기층이 한 유기층과 접촉한다. 예를 들면, 반데르 발스 힘이 이러한 결합을 초래될 수도 있다. "용접"이라는 용어가 통상적으로, 금속 대 금속 결합과 관련해서만 사용되지만, 본 명세서에서 사용되는 "냉간 용접"이라는 용어는, 상기 유기물 대 유기물 결합(organic to organic bonding)을 지칭하는 데에도 사용된다.
상기 전사된 유기층은 소자의 능동 성분(active component)을 포함할 수도 있어, 본 발명의 방법은, 예컨대 유기 능동 매트릭스 디스플레이(organic active matrix display)와 같은 유기 집적 회로를 제조하는 데에 사용될 수 있다. 이들 방법은 롤 대 롤 공정(roll-to-roll processes)에 통합되면, 유기 전자 소자를 높은 생산량으로 그리고 비용면에서 효율적으로 제조하는 데에 적합하다. 본 명세서에서 설명하는 많은 실시예들이 금속층을 전사하는 것을 포함하고 있지만, 금속층은 유기층으로 대체될 수 있고, 따라서 본 발명의 금속층 전사 실시예는 또한, 본 발명의 가능한 유기층 전사 실시예로서 보아야한다는 것을 이해하여야 한다.
본 발명의 방법은 유기 전자 구성품을 나노 규모로 패턴화하는 데에 특히 적당한데, 종래의 포토리쏘그래피에서 이용되는 습식 공정은 하부의 유기 재료를 손상시킬 수도 있다.
스탬프 또는 몰드에 기반한 패턴화 기법은 실질적인 이점을 제공하고, 대체적으로 광학적 회절의 제한으로부터 자유로운 기법이다. 본 발명의 냉간 용접 기법은 스탬핑 또는 몰딩에 기반한 다른 방법과 공통적인 단순함 및 고해상도의 이점을 갖고 있다. 그러나, 다른 기법과 대조적으로, 본 방법은 유기 전자 소자(organic electronic device), 또는 가장 큰 패턴 해상도에서 분자 전자 소자(molecular electronic device)를 직접 패턴화하는 데에 적합하게 되어 있다. 예를 들면, 이미 설명한 기법들은 유리 전이 온도보다 높은 온도로 가열되는 폴리머 필름을 이용하며, 반면에 다른 기법들은 습식 화학물질을 포함하는데, 양 기법 모두 많은 취약한 분자 고체에 적합하지 않다.
본 명세서에 참고로서 통합되는 미국 특허 제6,468,819호는, 냉간 용접을 이용하고 이어서 유기 반도체 박막의 선택 영역 상의 캐소드 금속을 들어올림으로써, 유기 전자 소자를 직접 패턴화하는 것을 개시하고 있다. 이와 같이, 서브트랙티브 공정(subtractive process)에 의해 유기층의 표면에 적층된 패턴화된 금속막이 얻어짐으로써, 스탬프가 기판으로부터 분리될 때 원하지 않는 영역 상의 금속이 제거된다.
또한, 본 발명의 에디티브법(additive method)은 이러한 유기 전자 소자를 유기 박막 트랜지스터(OTFT)로서 제조할 수 있게 해주는데, 능동 소자에 가해지는 과잉의 압력으로 인한 손상을 피해야 한다. 사실, 상기 에디티브 공정의 적용 범위는 유기 전자 소자에 한정되지 않는다. 이 방법은 저저항 금속 버스 라인(low resistance metal bus line)을 수동 매트릭스 디스플레이(passive matrix display) 및 메모리에 추가하는 것과 같이, 초고해상도의 금속 패턴이 요구되는 곳이라면 어디에서나 이용될 수 있다. 그 결과, 본 발명의 방법은 OTFT, 유기 발광 다이오드(OLED), 태양 전지 및 광탐지기와 같은 각종 구성품에 대한 접촉이 동시에 패턴화되어야 하는 유기 집적 회로의 롤 대 롤 공정에 적합하다.
본 발명의 실시예에서, 금속층을 전사하기 전에, 적어도 하나의 융기부를 구비하고 있는 패턴화된 스탬프 위로 금속층이 적층되는데, 상기 금속층은 적어도 그 스탬프의 융기부 위로 적층된다. 상기 스탬프는 원하는 패턴을 형성하는 융기부와 오목부를 구비하고 있다는 점에서 패턴화되어 있다. 상기 스탬프는 당업계에 공지된 임의의 방법, 예컨대 리쏘그래피(lithography) 및 반응성 이온 에칭에 의해 패턴화될 수 있다. 상기 스탬프는 상기 스탬프 상의 금속이 측벽 적층(side wall deposition)되는 것을 방지하기 위하여 예리한 모서리를 구비하고 있는 것이 바람직하다. 또한, 상기 스탬프의 형태는 상기 스탬프 상에서 금속의 측벽 적층을 방지하는 것을 도와줄 수도 있다. 이러한 스탬프의 바람직한 형태가 도 15에 도시되어 있다.
바람직하게는, 상기 스탬프는 즉시 패턴화되거나 몰드로부터 쉽게 제작될 수 있는 물질로 제조된다. 본 발명의 실시예에 따라 스탬프를 형성하는 데에 사용될 수 있는 적당한 물질로는 폴리(디메틸실록산)(poly(dimethylsiloxane); "PDMS")과 같은 연성 물질, 실리콘, 유리, 수정, 스틸(steel), 초경합금(hard metal) 같은 경질의 물질, 당업계에 공지된 다른 물질, 이들의 조합 등이 있다.
본 발명의 특히 바람직한 실시예에서, 상기 스탬프는 유연하며, 연질의 엘라스토머 재료로 제조된다. 상기 스탬프용으로 적당한 연질의 엘라스토머 재료는 PDMS이지만, 이는 단지 비제한적인 예이다. 또한, 당업계에 공지된 다른 연질의 엘라스토머 재료가 본 발명의 실시예에 따라 스탬프를 형성하는 데에 사용될 수 있다. 이러한 적당한 재료의 예로서, 뉴저지주 크랜베리(Cranbury)에 소재하는 노랜드 프락더츠사(Norland Products, Inc.)에서 판매하는 것과 같은 폴리우레탄 및 광학 접착제가 있다. 노랜드 광학 접착제(NOA)의 대표적인 예로서 NOA 73이 있다. 스탬프 또는 그 재료를 언급할 때 사용되는 "연질(soft)"이라는 용어는, (입자를 비롯한) 기재 특징부 둘레에서 경질(rigid)의 스탬프보다 더 쉽게 변형될 수 있는 스탬프 또는 재료를 지칭하는 상대적인 용어이다. 따라서, 스탬프의 연성(softness)은 기판의 특징부에 의존한다. 예컨대, 연질의 스탬프용으로 적당한 재료인 대부분의 PDMS에 대하여, 영률(E)의 값은 약 0.1 ~ 10 MPa의 범위 내에 있고, 전단 계수(G)는 약 1 MPa 이하이다. 다른 한편으로, 경질의 스탬프용으로 적당한 재료인 실리콘에 대하여, 영률(E)의 값은 약 130 GMPa이고, 전단 계수(G)의 값이 약 30 GPa이다. 연질 및 경질의 스탬프에 대한 이들 E 및 G의 값은 단지 대표적인 값이며, 연질 및 경질 스탬프에 대한 E 및 G의 값에 대한 적당한 범위를 구성하거나 제한하지 않는다.
연질의 엘라스토머 스탬프가 본 발명의 방법의 실시예에 사용되는 경우, 그 스탬프에 걸쳐 인가되는 힘은, 경질의 스탬프를 채용하는 방법과 비교하여, 보다 쉽게 균일하게 인가될 수 있어, 냉간 용접 결합(cold-welded bond)을 형성하는 데에 보다 낮은 인가된 힘이 필요하게 된다. 또한, 연질의 엘라스토머 스탬프는 경질의 스탬프보다 보다 쉽게 (입자를 비롯한) 기재 특징부 둘레에서 변형될 수 있다. 따라서, 연질의 엘라스토머 스탬프를 이용하면, 훨씬 낮은 압력에서, 패턴화된 금속 또는 유기 전사를 달성할 수 있어, 소자 활성 영역에 어떤 손상을 가하지 않으면서 압력을 직접 인가할 수 있게 된다. 또한, 냉간 용접 결합을 형성하는 데 필요한 인가된 힘은 결합되는 표면의 거칠기에 의존하는데, 일반적으로 표면이 더 거칠수록 더 큰 인가 힘을 필요로 한다.
또한, 상기 스탬프는 도 16에 도시한 것과 같이, 하이브리드 스탬프일 수 있다. 도 16에 도시한 것과 같은 하이브리드 스탬프의 실시예에서, 패턴 형태는 보다 경질의 재료의 외층(161)에 형성되는 반면에, 보다 연질의 내층(162)은 적합성을 제공한다.
패턴화는 상기 스탬프의 조성에 기초하여, 당업계에 공지된 방법에 의해 달성할 수 있다. 예를 들면, PDMS 스탬프는 Y, Xia 등의 "Unconventional methods for fabricating and patterning nanostructures"(Chem, Rev. 99, 1823-1848 (1999))에 개시된 것과 같은 '연질의 리쏘그래피'에 이용되는 방법을 통해 제작할 수 있다. 도 5는, Xia 등이 개시한 것과 같이, 실리콘 마스터를 이용하여 PDMS 스탬프를 형성하는 것을 보여준다. 상기 스탬프가 형성된 후에, 전사되는 금속은 상기 성형된 스탬프 위에 적층된다. 스탬프가 실리콘으로 제조되는 경우, 적당한 패터닝 기법의 한 가지 예는 상 마스크(phase mask) 및 반응성 이온 에칭을 이용하는 리쏘그래피이다.
본 발명의 방법의 다른 실시예에서, 금속층을 기판에 전사하기 전에, 스트라이크층이 기판에 적층되어, 금속층은 스탬프로부터 스트라이크층으로 전사된다. 상기 스트라이크층은 당업계에 공지된 적층 기법을 이용하여 적층될 수 있다. 상기 스트라이크층은 스탬프로부터 기판으로의 금속층 전사를 용이하게 하는 역할을 하고, 전사된 금속층에 양호한 전기적 접촉을 제공한다. 바람직하게는, 상기 스트라이크층은 블랭킷층(blanket layer)으로서 적층되어, 패턴화는 전사된 금속층에 의해 제공된다. 스트라이크층으로서 사용될 수 있는 적당한 재료로서, 금속 및 유기 재료가 있지만 이에 제한되는 것은 아니다. 예를 들면, 본 발명의 방법의 한 가지 실시예를 이용하여 OLED를 제조하는 경우, 상기 스트라이크층은 Au 층 부근에, Al 및 LiF 층을 포함할 수 있다.
상기 스탬프 위의 금속층은 금속 박막과 같이 기판 위의 스트라이크층에 냉간 용접될 수 있는 금속을 포함하는 것이 바람직한데, 상기 금속은 상기 금속층을 금속 박막에 압축할 때 스트라이크층에 냉간 용접될 수 있다.
본 발명의 실시예에 따른 기판은 임의의 적당한 재료, 예컨대, 유리, 폴리머, 실리콘 및 플렉시글래스(plexiglass) 등으로 제조될 수 있다. 상기 기판는 경질이거나 비경질일 수 있고, 가요성일 수 있고, 불투명 또는 투명할 수 있다. 현재 상업적으로 이용 가능한 재료 중에서, 바람직한 가요성 기판은 폴리에틸렌 테레프탈레이트(PET), 폴리-에테르설폰(PES), 폴리카보네이트(PC), 폴리에틸렌나프탈레이트(PEN) 및 폴리이미드(IP)를 포함한다. 이들 각각의 재료의 이점 및 단점은 Weaver 등의 "Flexible Organic LED Displays"(2001, Soc. Vac. Coaters 505/856-7188, 44th Annual Technical Conf. Proc. (2001) ISSN 0737-5921("Weaver et al.")에 보다 상세하게 기재되어 있고, 상기 문헌은 본 명세서에 참고로서 통합된다. 화학 회사들이 OLED 디스플레이 제조를 위한 가요성 기판으로 사용하기에 적합한 신규 재료들을 개발할 것으로 예상된다. 또한, 본 발명의 여러 실시예는, 이들 신규 재료가 이용 가능하게 되었을 때, 그러한 기판에 실시될 수 있을 것이라고 예상된다.
금속층 및 스트라이크층으로 사용하기에 적당한 금속으로, 서로 냉간 용접 가능한 당업계에 공지된 것들이 있다. 바람직하게는, 상기 금속층 및 스트라이크층은 산화물층을 형성하지 않는 은 및 금과 같은 비반응성 금속으로 제조되고, 또는 본 발명의 방법은 산화물층 형성을 방지하기 위하여 진공 중에서 실행된다. 상기 금속층 및 스트라이크층은 동일한 금속 또는 상이한 금속으로 제조될 수 있고, 바람직하게는 압력이 인가되는 경우 서로 강하게 결합되는 냉간 용접 결합을 형성할 수 있다. 예를 들면, 상기 금속층을 금으로 제조하는 경우, 스트라이크층은 금 또는 은으로 제조할 수 있고, 상기 금속층을 은으로 제조하는 경우, 상기 스트라이크층은 금 또는 은으로 제조할 수 있다. 다른 조합 역시 이용할 수 있다.
도 1a에 도시한 본 발명의 한 가지 실시예에 따르면, 금속층(2)으로 코팅되고 패턴화된 스탬프(1)가, 매우 얇은(-10 nm) 금속 스트라이크층(3)으로 미리 코팅된 기재(4) 위로 압박된다. 이어서, 산화 또는 표면 오염으로 인해 표면에 존재하는 포텐션 장벽을 극복하기에 충분한 압력이 인가되면, 두 접촉 금속층 사이에서 냉간 용접이 발생한다. 스탬프(1)를 기재(4)으로부터 분리하면, 스탬프 상의 접촉 영역의 금속층(2)은 기재(4)로 전사된다(도 1b). 다음에, 기재 상의 금속 스트라이크층(3)은 비등방성으로 에칭되어, 잔류 스트라이크층을 제거하여, 스탬프된 패턴 사이의 영역(7)에 있는 기재 재료를 노출시킨다(도 1c). 에칭 마스크로서 뒤에 남겨진 금속층을 이용하여, 상기 패턴은 여러 가지 에칭법, 예를 들면 반응성 이온 에칭(RIE)에 의해 기판(4)으로 추가 전사된다(도 1d). 또한, 도 1c의 패턴화된 금속층(2)은, 원하는 전자 소자를 형성하는 데에 필요하거나 버스 라인으로서 미리 적층된 반도체층이 상기 기판에 포함되어 있다면, 전극으로서 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 2개 이상의 금속층이 패턴화된 스탬프 상에 코팅된 다음에 냉간 용접을 통해 기판에 전사될 수 있다. 예를 들면, 2개 이상의 금속층이 기판으로 전사되어, Mg:Ag/ITO 화합물 음극과 같은 화합물 음극을 형성할 수 있다.
도 2에 도시한 본 발명의 실시예는 저압 냉간 용접에 의한 유기 전자 소자의 음극 패턴화를 보여준다. 도 2a에서, 두꺼운 금속(Au)층(102)으로 미리 코팅된 폴리(디메틸실록산)(PDMS)으로 제조한 엘라스토머 스탬프(101)는, 얇은 금속 스트라이크층(103)으로서 작용하는 캐소드(103)와 유기층(110)의 유기 헤테로구조가 코팅되어 있는 기판(104) 위로 압박된다. 도 2b에서, 스탬프(101)를 기판(104)으로부터 분리하면, 기재(104) 상의 금속과 냉간 용접된 스탬프(101) 상의 금속막(102)은 기판(104) 상에 남게 된다. 도 2c에서, 스트라이크층(103)은 접촉을 전기적으로 분리시키는 Ar 스퍼터링 에칭에 의해 제거된다.
도 3은, 본 발명의 방법의 한 가지 실시예에 따라서, 금속 패턴이 전사되기 전(도 3a, 도 3b) 및 전사된 후(도 3c)의 스탬프의 주사 전자 현미경(SEM) 사진이다. 상기 스탬프는, 도 3a에서 볼 수 있는 바와 같이, 200 ㎛ 직경 포스트(post)들의 배열 패턴을 갖고 있다. 측벽 및 둥근 모서리(도 3b) 상의 홈(31)은 포토레지스트 몰드(photoresist mold)로 인한 것이다. 금속 전사 중에, Au 막은 둥근 스탬프 모서리로부터 불규칙하게 전사되어(도 3c), (도 13에서 볼 수 있는 바와 같이) 모서리 해상도를 제한한다.
도 4는, 본 발명의 방법이 통합될 수 있는, 유기 전자 집적 회로 제조를 위한 롤 대 롤 공정의 한 가지 예를 보여준다. 플라스틱 기판(41)의 시트(sheet)가 펼쳐지고, 원통형 드럼(42, 43)에 의해 이동된다. 상부 드럼(42)은 그 표면에 원하는 전극 패턴을 갖고 있고, 접착 감소층이 코팅되어 있다. 먼저, 유기층이, 예컨대 기판(41) 위로의 유기 증기상 적층(organic vapor phase deposition; OVPD)에 의해 적층되고, 이어서 얇은 금속 스트라이크층(45)이 적층된다. 기판(41)이 드럼(42, 43) 사이로 압박됨에 따라, 드럼 상의 금속막은 냉간 용접에 의해 기판(41)으로 전사된다. 다음에, 스트라이크층(45)을 제거하는 짧은 금속 에칭(46)에 의해 기판 상에 전극 패턴이 얻어진다. 드럼의 한 쪽에서의 금속 적층은 연속 공정을 가능하게 한다.
본 발명의 방법의 실시예에 의해 적층된 전극은 당업계에 공지된 임의의 물질을 포함할 수 있다. 바람직하게는 전극은 실질상 투명하다. 즉, 전극은 투명도를 달성하기에 적절한 재료로 제조되고, 투명도를 달성하기에 적절한 두께로 제조된다. 본 발명의 실시예의 전극은 전도성 금속 산화물로부터 제조하는 것이 바람직하다. 투명 전극과 같이, 본 발명에 따른 전극의 바람직한 재료는, 예컨대 인듐 주석 옥사이드(ITO), MgAg 및 알루미늄을 포함한다. 바람직한 비투명 전극 재료로는 LiF:Al이 있다. 폴리아닐린 및 폴리(3,4-에틸렌디옥시씨오펜)/폴리(스티렌설포네이트)(PEDOT/PSS)와 같은 전도성 폴리머 역시 본 발명에 따라 사용될 수 있다.
또한, 버스 라인 역시 본 발명의 방법의 실시예에 의해 적층될 수 있다. 이들 버스 라인은 임의의 적당한 금속 또는 다른 전기 전도성 물질, 예컨대, 금, 은, 알루미늄 또는 구리, 또는 임의의 적당한 합금으로 제조될 수 있다.
불완전한 패턴 전사를 피하기 위하여, 스탬프와 그 스탬프 상의 금속층 사이의 접착은 기판에 존재하는 임의의 다른 계면 사이의 접착보다 약해야 하고, 채용된 재료의 파괴 강도와 비교하여 더 약해야 한다. 따라서, 본 발명의 바람직한 실시예에서, 도 1a에 도시한 바와 같이, 접착 감소층(5)이 스탬프(1)와 금속층(2) 사이에 삽입된다. 유사하게, 유기층을 전사할 때, 접착 감소층을 스탬프와 유기층 사이에 삽입하여 불완전한 패턴 전사를 방지하는 것이 바람직하다. 전사된 금속이 기판에서 추가의 에칭 및 패턴 복사를 위한 마스크 역할을 하는 경우에, 스탬프 상의 금속은, 도 1b에 도시한 것과 같이, 양호한 두께 대비를 위해 기재 상의 금속보다 더 두꺼운 것이 바람직하다.
본 발명의 실시예의 금속 에디티브 공정(metal additive process)은 주로 냉간 용접 공정에 의존하고, 종래의 서브트랙티브 기법은 금속막의 파괴를 필요로 한다는 점에서, 종래의 서브트랙티브 기법과 구별된다. 이러한 차이는 후술하는 몇가지 새로운 추가 이점을 제공하는데, 이는 도 4에 도시한 것과 같이, 유기 전자 회로의 연속 패턴화를 위한 롤 대 롤 공정에 실질적으로 본 발명을 이용할 수 있도록 해준다.
제1 이점은 본 발명의 방법이 종래의 방법보다 더 낮은 압력을 이용한다는 것이다. 냉간 용접은, 예를 들면, 현저히 낮은 압력(약 180 MPa)에서 연질의 엘라스토머 스탬프(본 발명의 실시예 1 참조)를 사용하여 Au 막 사이에서 달성될 수 있다. 즉, 예컨대 PDMS 스탬프가 사용된다면, 추가의 패터닝 공정을 위해 필요한 압력은 경질의 스탬프를 이용하는 경우(C. Kim et al., Science (2000), 288, 831; C. Kim et al., Apply. Phys. Lett. (2002), 80, 4051 참조) 이전에 보고된 것보다 약 1000배 더 낮다. 따라서, 이와 같은 낮은 압력의 냉간 용접법은 인가 압력을 최소화할 필요가 있는 용례에서 특히 적합할 수 있다. 연질의 엘라스토머 스탬프가 사용되는 본 발명의 실시예는, 만곡된 기재 및/또는 스탬프에 선택적으로 적용될 수 있다.
그러나, 서브트랙티브 공정에 대해서는, 연질의 엘라스토머 스탬프는 바람직하지 않은데, 이는 선택적인 제거 전에 패턴 모서리에서 금속막을 소성 변형시키기 위하여 보다 높은 압력이 필요할 수 있기 때문이다. 연질의 엘라스토머 스탬프를 이용하는 이 기법은 능동 소자 영역이 직접적인 압력(direct pressure) 하에 배치되는 OLED 및 태양 전지와 같은 수직 기하 소자(vertical geometry device)의 제조에 적용될 수도 있다.
도 5에 도시한 바와 같이, PDMS 스탬프(51)가 기판(54)과 접촉하는 경우에, 금속(52)은 기판(54) 또는 기판 위의 재료(예컨대, 선택적인 금속 스트라이크층(53))와 냉간 용접되어, 패턴화된 금속(52)을 스탬프(51)로부터 기판(54)으로 전사시킨다.
도 6a 내지 도 6c는 PDMS 스탬프용 마스터와, 이 마스터로부터 제조한 PDMS 스탬프를 보여준다. 구체적으로, 도 6a는 마스터의 평면도이다. 도 6a에 도시한 마스터로부터, PDMS 스탬프는 몰딩 공정을 통해 제조된다. 도 6b 및 도 6c는 도 6a에 도시한 마스터로부터 제조한 PDMS 스탬프의 SEM 사진이다.
본 발명의 제2 이점은 감법 공정에 대한 최적의 압력이 금속 두께에 따라 증가되어, 궁극적으로 실제 달성 가능한 패턴화된 금속막의 최대 두께를 결정한다는 사실에서 비롯된다. 그러나, 본 금속 에디티브 공정에 대하여, 최적의 압력은 비교적 두께와 독립적인 것으로 생각된다.
제3 이점은, 본 발명의 실시예의 스탬프는 서브트랙티브 공정에 사용되는 스탬프보다 보다 쉽게 재사용될 수 있다는 것이다. 서브트랙티브 공정에 대하여, 기판으로부터 들어 올려진 금속막은 스탬프에 남아 있어, 각 압박(pressing) 이후 스탬프로부터 금속막이 제거 또는 클리닝된다. 다른 한편으로, 에디티브 공정의 경우에, 접착 감소층이 스탬프 상에 남아 있다면, 그리고 접촉 영역 사이의 축적된 금속층의 두께가 패턴의 돌기부(ridge)의 높이보다 작다면, 상기 금속층은 사전 클리닝 없이 스탬프 상에 재적층될 수 있다. 이를 위해, 상기 패턴의 돌기부는 접촉 영역 사이의 축적된 금속층의 두께와 관련하여 충분한 높이로 구성되는 것이 바람직하다. 예를 들면, 패턴의 돌기부의 높이가 약 100 ㎛이고, 스탬프 상의 적층 금속 두께가 약 0.1 ㎛인 경우에, 약 1000(100㎛/0.1㎛)회의 금속 적층 및 스탬프 프레스 후에, 스탬프 상의 접촉 영역 사이의 영역은 대략 상기 축적된 금속층으로 채워질 것이다.
본 발명의 다른 실시예에 따르면, 금속층을 스탬프로부터 기판으로 전사하기 위한 방법에서 어떠한 스트라이크층도 필요하지 않으며, 상기 금속층은 냉간 용접 이외에 당업계에 알려진 공지의 결합 방법에 의해 스탬프로부터 기판으로 전사될 수 있다. 예를 들면, 금속층은 직접 기판으로 전사될 수 있고, 또는 금속층은 기판에 코팅되어 있는 유기층 또는 다른 재료에 전사될 수 있다.
본 발명의 한 가지 실시예는 본 명세서에 개시된 방법에 의해 기판 위에 패턴화된 금속 및/또는 유기층에 관한 것이며, 예를 들면 OLED 및 OLED 배열을 비롯하여, 본 명세서에 개시한 방법을 이용하여 형성된 소자에 관한 것이다.
소분자 유기 재료를 비롯한 유기 재료는, 형성되는 소자 및 패턴화된 금속의 원하는 용도에 따라 기판 위로 선택적으로 적층된다. 예컨대, 패턴화된 금속이 유기 발광 소자에서 양극 또는 음극으로 사용될 것이라면, 유기 재료는, 금속 및/또는 유기층이 본 명세서에 개시된 방법에 의해 기판 위로 패턴화되기 전후에 몇몇 지점에서 기판 위로 적층될 것이다.
스탬프 상의 금속층은, 스탬프로부터 가장 멀리 있는 층이 기판 또는 기판 위의 재료에 접합될 수 있는 한, 바람직하게는 금속 박막과 같은 스트라이크층에 냉간 용접될 수 있는 한, 2개 이상의 금속층을 포함할 수 있다. 기판 또는 기판 위의 재료와 접촉하지 않는 스탬프 상의 임의의 추가 금속층들은 하부 재료에 냉간 용접 또는 접합될 수 있는 재료일 필요는 없다. 따라서, 크롬 및 알루미늄과 같은 금속은 냉간 용접을 위한 이상적인 후보는 아니긴 하지만, 그러한 금속들은 스탬프 위에 금속층을 구성하는 2개 이상의 금속층 중 하나의 금속층으로서 사용될 수 있다.
스탬프 위에 적어도 2개의 금속층을 포함하는 실시예는, 예컨대 스탬프 위의 패턴화된 금속층이 에칭 프로세스의 선택성에 따라, 에칭 마스크로서 사용된다면 바람직할 수 있다. 추가의 금속층들은, 패턴화된 금속층이 본 명세서에 개시된 방법에 의해 기판으로 전사되고 패턴화된 금속층 아래의 층들은 에칭된다면, 패턴화된 모든 금속층이 패턴닝된 금속층 아래의 임의의 층들을 원하는 대로 에칭 완료하기 전에 에칭되어 버리는 것을 방지하는 데에 유리할 수 있다. 에칭 속도는 에칭되는 재료 및 에칭시키는 공정에 의존한다. 따라서, 마스크로서 금속을 사용하여 에칭될 재료 및/또는 제1 금속층보다 에칭 속도가 더 느린 제2의 금속층을 스탬프 위에 제공하는 것이 바람직할 수 있다(상기 제2 금속층은 본 발명의 방법의 실시예에 의해 기판으로 전사된다).
본 발명의 추가의 실시예에서, 제1 금속층을 스탬프 위에 적층한 후에, 제조하고자 하는 특정 소자에 따라, 추가의 유기 및/또는 금속층을 제1 금속층 위의 스탬프 위로 적층할 수 있으며, 이들 모든 층 또는 몇몇 층은 후속하여 기판으로 전사될 수 있다. 예를 들면, 하나 이상의 유기층들이 제1 금속층 위로 적층될 수 있고, 제2 금속층이 상기 하나 이상의 유기층 위로 적층될 수 있으며, 그 다음에 상기 제2 금속층, 하나 이상의 유기층 및 제1 금속층이 모두 스탬프로부터 기판으로 또는 선택적인 스트라이크층으로 또는 기판 위의 어느 재료 위로 전사될 수 있다. 또한, 하나 이상의 유기층이 제1 금속층 위로 적층된 다음에, 그 하나 이상의 유기층 및 제1 금속층이 스탬프로부터 기판으로, 또는 선택적인 스트라이크층으로 또는 기판 위에 있는 임의의 재료 위로 전사될 수 있다. 또한, 하나 이상의 유기층이 제1 금속층 위로 적층된 다음에, (제1 금속층이 아닌) 그 하나 이상의 유기층만이 스탬프로부터 기판 위로, 또는 선택적인 스트라이크층 위로 또는 기판 위에 있는 임의의 재료 위로 전사될 수 있다. 이러한 본 발명의 실시예는 예컨대, OLED를 제조하는 데에 이용될 수 있다.
예컨대, 얇은 금속층과 같은 스트라이크층은, 그 스트라이크층으로서 채용되는 재료에 따라서, 당업계에 공지된 방법에 의해 기판 위로 적층된다. 예를 들면, 열증발(thermal evaporation)은 얇은 금 층을 기판 위에 적층하는 데 적당할 수 있는 적층의 한 가지 형태이다. 상기 스트라이크층의 바람직한 두께는, 특히 제조된 소자의 용례, 소자의 층들의 형태(morphology)에 따라 달라진다. 예컨대, 전사된 금속이 OLED에서 전극으로서 사용된다면, 기판(또는 기판 위의 임의의 재료) 상에 섬(islands)을 형성하기만 하는 스트라이크층이 채용될 수도 있지만, 스트라이크층은 연속적인 막을 형성하는 것이 바람직하다. 연속적인 막으로서, 상기 스트라이크층은 보다 균일하고 일관된 토대를 형성하는데, 이 토대 상에는 OLED에서 전극으로서 사용될 전사 금속이 냉각 용접된다. 또 다른 예로서, 전사된 금속이 에칭 마스크로서 사용된다면, 매우 얇은 스트라이크층 및 기판 상에 섬을 형성하기만 하는 스트라이크층이어도 충분하다. 이처럼, 예시적인 스트라이크층 두께는 약 5 nm 내지 약 30 nm 범위에 있지만, 이에 제한되는 것은 아니다.
상기 스탬프 위에 적층된 금속층은 당업계에 공지된 방법으로 적층된다. 예를 들면, 전자빔 증발(e-beam evaporation)은 스탬프 위에 금을 적층하는 데에 적당할 수 있는 적층의 한 형태의 예이다. 상기 스탬프 위에 적층된 금속층의 바람직한 두께는, 특히 제조된 소자의 용례 및 금속층의 조성에 따라 변한다. 스탬프 위에 적층된 금속층의 예시적인 두께는 약 30 nm 내지 약 100 nm 범위에 있는 것이지만, 이에 제한되는 것은 아니다. 본 발명의 방법의 실시예에서, 상기 스탬프 및 기판은, 패턴화된 스탬프의 융기부 위의 금속층 일부가 기판 또는 기판 위의 스트라이크층의 일부와 접촉하도록 서로에 대하여 압박된다(또는 "스탬프된다"). 충분한 압력이 상기 스탬프 및/또는 기판에 인가되어, 기판 또는 기판 위의 스트라이크층과 접촉하는 금속층 부분이 냉각 용접된다.
상기 스탬프가 기판 또는 기판 위의 스트라이크층에 적용되면, 소자가 스탬프의 오목부 내로 휘도록 기판은 휘어질 수 있다. 상기 소자와 스탬프의 오목부 사이의 접촉은 바람직하지 않고, 기판 또는 기판 위의 스트라이크층과, 스탬프의 융기부 상에 없고 스탬프 상에 남아 있으며 기판 또는 기판 위의 스트라이크층으로전사되지 않을 것이라고 생각되는 금속층 부분 사이에 접촉을 야기할 수 있다. 이러한 접촉을 피하기 위하여, 여러 가지 변수들을 제어할 수 있다. 예컨대, 보다 경질의 기판, 스탬프에 인가되는 보다 낮은 힘은 이러한 접촉을 제거하는 데에 이용될 수 있는 두 가지 요소이다. 또한, 가요성 기판이 사용된다면, 기판은 필요에 따라 경질의 지지 구조 상에 장착될 수 있다. 가요성 기판을 원하는 허용도를 유지하기에 충분히 경질인 상태로 유지하기 위하여 다른 수단을 이용할 수 있다. 다른 중요한 요소는 스탬프의 기하 형태이다. 특히, 오목부의 깊이를 증가시키커나, 융기부 사이의 이격을 감소시킴으로써, 이러한 접촉을 피할 수 있다. 1 mm 이격당 약 10 미크론의 깊이가 이러한 접촉을 방지하는 데에 바람직하다고 생각된다. 그러나, 이러한 비율은 특정 기판, 스탬프 재료 및 힘에 따라 변할 수 있다.
다음에, 상기 패턴화된 스탬프가 제거되고, 기판 또는 기판 위의 스트라이크층(또는 기판에 접착된 것 또는 기판 위의 임의의 재료)에 냉간 용접된 금속층 부분은 스탬프로부터 분리되고, 패턴화된 스탬프와 실질상 동일한 패턴으로, 기판 또는 기판 위의 스트라이크층(또는 다른 재료)에 냉간 용접(또는 접착)된 채 남아 있다. 스탬프가 제거될 때, 냉간 용접된 금속이 기판으로부터 분리되는 대신에 기판 위에 남아 있도록 하기 위하여, 스탬프와 그 위의 금속층 사이의 상대적인 접착은 스트라이크층(또는 기판 위의 임의의 재료)과 기판 사이의 접착보다 작도록 하는 것이 바람직하다.
본 발명의 한 가지 실시예에서, 접착 감소층(또는 접착 축소층)이 패턴화된 스탬프와 금속층 사이에 배치되어, 금속층과 스탬프 사이의 접착을 낮춘다. 상기 접착 감소층은, 예컨대, 스탬프와 그 위의 금속층 사이에 배치되어 그 스탬프와 금속층 사이의 접착을 감소시킬 수 있는 예컨대 유기층, TEFLON™층 또는 임의의 다른 재료를 포함할 수 있다. 바람직하게는, 상기 접착 감소층은, 스탬프와 그 위의 금속층 사이의 상대적인 접착이 스트라이크층(또는 기판 위의 임의의 재료)과 기판 사이의 접착보다 작게 되도록, 스탬프와 그 위의 금속층 사이의 접착을 충분히 감소시킨다. 따라서, 금속층과 스트라이크층(또는 기판 위의 임의의 재료)이 서로 냉간 용접된 후에, 스탬프를 기판으로부터 잡아 당겨 제거하면, 상기 냉간 용접된 금속은 스탬프와 함께 잡아 당겨 제거되는 대신에 기판 위에 남아 있게 된다.
상기 접착 감소층의 조성 및/또는 두께는 원하는 결과를 달성하도록 선택하는 것이 바람직하다. 적당한 접착 감소층의 예로서, 얇은 유기층 및 TEFLON™이 있다. 상기 얇은 유기층의 예시적인 두께는 약 25 내지 약 100Å의 범위에 있지만, 이에 제한되는 것은 아니다. 상기 얇은 유기층은 선택적으로, 다음과 같은 화학식을 가지는 Alq3로 제조될 수 있다.
상기 접착 감소층은 당업계에 공지된 방법에 의해 스탬프 위로 적층된다. Alq3를 적층하는 한 가지 적당한 방법의 예로서, 열 증발이 있다.
본 발명의 다른 실시예에서, 적어도 한 개의 층이 상기 기판과 스트라이크층 사이에 적층된다. 상기 적어도 한 개의 층은, 예컨대 유기 발광 소자 형성시 사용될 수 있는 적어도 하나의 유기층일 수 있다. 또한, 상기 기판과 스트라이크층 사이의 적어도 한 개의 층은, CuPc, 페릴렌(perylene), 펜타센(pentacene) 및 당업계에 공지된 다른 재료와 같이, 박막 트랜지스터(TFT)를 형성하는 데에 적당한 재료를 포함할 수 있다.
한 가지 실시예에 따르면, 상기 기판과 스트라이크층 사이의 적어도 한 개의 층은 기판과 스트라이크층 사이의 접착을 증대시키는 접착 향상층을 포함한다. 기판과 스트라이크층 사이의 접착을 증대시킴으로써 접착 향상 기능을 수행하는 적당한 재료는 기판의 재료 및 스트라이크층의 재료에 의존하고, 이는 당업자에게는 명백하다. 바람직하게는, 상기 접착 향상층은, 기판과 그 위의 스트라이크층 사이의 상대적인 접착이 스탬프와 금속층 또는 스탬프 위의 임의의 층 사이의 접착보다 크도록 상기 기판과 그 위의 스트라이크층 사이의 접착을 충분히 증대시켜야 한다. 따라서, 상기 금속층 및 스트라이크층(또는 기판 위의 임의의 재료)이 서로 냉간 용접된 후에, 상기 스탬프를 기판으로부터 잡아당겨 제거하면, 상기 냉간 용접된 금속은 스탬프와 함께 잡아 당겨져 제거되는 대신에 기판 위에 남아 있게 된다.
상기 기판과 스트라이크층 사이의 적어도 한 개의 층은 유기층일 수도 있고 그렇지 않을 수도 있다. 상기 기판과 스트라이크층 사이의 기판 위에 선택적으로 적층되는 적어도 한 개의 층은 당업계에 공지된 임의의 적당한 방법에 의해 적층될 수 있다. 예를 들면, 상기 적어도 한 개의 층이 폴리머층인 경우에, 그 폴리머층은, 예컨대 스핀 코팅(spin coating)에 의해 적층될 수 있다.
상기 기판과 스트라이크층 사이의 적어도 한 개의 층의 두께는 상기 층이 사용되는 목적 및 그 층의 조성에 의존한다. 적당한 두께는 당업자에게 공지되어 있을 수 있다.
본 발명의 다른 실시예에서, 패턴화된 스탬프 위로 미리 적층된 금속층 위에 제1 유기층이 적층될 수 있다. 또한, 상기 기판 위로 제2 유기층이 적층되어, 상기 제1 유기층과 금속층이 패턴화된 스탬프로부터 기판 위의 제2 유기층 위로 전사될 수 있다. 유기층을 패턴화된 스탬프로부터 다른 유기층으로 전사하는 본 발명의 이 실시예는, 예컨대 OLED를 제조하는 데에 이용될 수 있다.
금속을 냉간 용접하기 위하여 본 발명의 실시예에서 인가되는 압력 때문에, 적어도 본 발명의 방법에서 경질의 스탬프를 이용할 때, 어떤 재료를 사용할 것인지를 결정할 때에, 그리고 재료의 두께 및 인가 압력의 정도를 결정할 때에, 기판과 스트라이크층 사이의 유기층 또는 임의의 다른 층이 잠재적으로 소성 변형될 가능성을 고려하여야 한다.
본 발명의 방법의 실시예에 따라 형성된 기판 위의 패턴화된 금속층은, 예컨대 전기 소자에서 전극 또는 버스 라인으로 사용될 수 있다. 예를 들면, 패턴화된 금속층은 유기 발광 다이오드(OLED) 또는 미국 특허 제5,707,745호에 개시된 것과 같은 적층형 유기 발광 소자(SOLED)에서 음극층 또는 양극층으로 사용될 수 있다.
패턴화된 금속이 기판 위로 전사된 후에, 기판 위의 다른 층들은 패턴화된 금속층의 목적에 기초하여, 선택적으로 제거될 수 있다. 예컨대, 패턴화된 금속층에 의해 덮이지 않은 스트라이크층 부분은 스퍼터링 또는 당업계에 공지된 다른 방법에 의해 제거될 수 있다. 또한, 본 발명의 다른 실시예에서, 패턴화된 금속층에 의해 덮이지 않은 스트라이크층 부분은 제거되지 않는다. 예컨대, 이것은, 금속막의 일부 영역에서는 소정의 두께가 요구되고 금속막의 다른 영역에서는 다른 두께가 요구되는 것과 같이 금속막 두께가 상이한 기판을 갖도록 소자가 제조된다면 바람직할 수 있다. 이처럼 금속막 두께를 변화시키는 것은 패턴화된 금속층에 의해 덮이지 않은 스트라이크층 부분을 제거하지 않음으로써 달성할 수 있다.
유기층이 기판과 스트라이크층 사이에 배치되는 실시예에서, 원한다면, 패턴화된 금속에 의해 덮이지 않은 스트라이크층 부분을 제거한 후에, 패턴화된 금속에 의해 덮이지 않은 유기층 부분을 당업계에 공지된 방법에 의해 제거할 수도 있다. 유기층 부분은 예컨대, 에칭으로 제거할 수 있다. 적당한 형태의 에칭은, 예컨대 O2 또는 CF4와 O2를 조합하여, 노출된 유기층, 즉 패턴화된 금속층에 의해 덮이지 않은 유기층 부분을 제거하는 플라즈마 에칭 또는 (비등방성 에칭과 같은) 반응성 이온 에칭이지만, 이에 제한되는 것은 아니다.
유사하게, 접착 향상층이 기판과 스트라이크층 사이에 배치되는 실시예에서, 원한다면, 패턴화된 금속층에 의해 덮이지 않은 스트라이크층 부분이 제거된 후에, 패턴화된 금속층에 의해 덮이지 않은 접착 향상층 부분을 접착 향상층의 조성에 따라, 당업계에 공지된 방법으로 제거할 수 있다.
다른 금속층이 기판과 스트라이크층 사이에 배치되는 실시예에서, 원한다면, 덮여있지 않은 스트라이크층 부분이 제거된 후에, 패턴화된 금속층에 의해 덮이지 않은 층 부분을 당업계에 공지된 방법에 의해 제거할 수도 있다.
또한, 원한다면, 본 발명의 한 가지 실시예에 따르면, 패턴화된 금속층에 의해 덮이지 않은 기판 위의 모든 층 부분을 선택적으로 제거하고, 후속하여, 금속층에 의해 덮이지 않은 기판 부분을 에칭하여, 패턴화된 기판을 형성한다. 에칭의 형태는 기판의 조성에 따라 달라질 수 있다. 적당한 에칭 형태으로서, 비등방성 에칭 및 당업계에 공지된 다른 에칭 형태가 있을 수 있다.
상기 실시예에 따르면, 상기 기판을 패턴화한 후에, 패턴화된 금속층을 비롯하여, 기판 위에 남아 있는 층의 임의의 부분들을 기판으로부터 선택적으로 제거하여, 덮여있지 않은 패턴화된 기판을 만들어낼 수 있다. 이처럼, 남아 있는 층 부분을 제거하는 것은, 예컨대, 제거되는 재료가 어떤 재료이든지 그러한 재료를 제거하기 위해 적당한 습식 화학물을 적용하는 것과 같은 당업계에 공지된 방법을 통해 달성할 수 있다. 바람직하게는, 이러한 제거는 잔류 유기층과 같이 기판 위에 남아 있는 층의 다른 부분에 손상을 가하지 않는다.
패턴화된 금속층이 기판 위에 남아 있는 본 발명의 방법의 실시예에 따르면, 예컨대 폭이 약 80 nm인 그레이팅 라인 패턴(grating line pattern)을 갖는 패턴화된 금속층이 얻어질 수 있다. 또한, 상기 패턴화된 금속층은, 예컨대 적어도 약 100 nm의 분해능(해상도)을 가질 수 있다. 모서리 선명도(edge sharpness)와 관련하여, 상기 패턴화된 금속층은, 예컨대 약 30 nm의 라인 폭을 가질 수 있다.
본 발명의 한 가지 실시예는 기판을 패턴화하는 방법을 포함하는데, 이 방법은, 예컨대 유기층과 같은 접착 향상층을 기판 위에 적층하고, 금속 박막을 포함하는 스트라이크층을 상기 유기층 위에 적층하며, 적어도 하나의 융기부와, 상기 금속 박막 위에 적층된 금속층을 갖고 있는 패턴화된 연질의 엘라스토머 스탬프를 압박하여, 상기 패턴화된 연질의 엘라스토머 스탬프의 융기부 위의 금속층이 상기 기판 위의 금속 박막 부분과 접촉하도록 하고, 상기 금속층과 금속 박막이 서로 냉간 용접되도록 충분한 압력을 인가하는 것을 포함한다. 이 실시예에 따르면, 상기 패턴화된 연질의 엘라스토머 스탬프는 제거되고, 상기 금속층은 접촉하는 금속 박막 부분에 냉간 용접된다. 즉, 상기 금속층은 상기 패턴화된 스탬프로부터 떨어지고, 기판 위의 금속 박막에 냉간 용접된 채 남아 있다. 상기 금속 박막으로 전사된 금속은 상기 연질의 엘라스토머 스탬프의 적어도 한 개의 융기부와 실질상 동일한 패턴으로, 상기 기판 위에 패턴화된 금속층을 형성한다. 다음에, 상기 실시예의 방법에 따르면, 상기 패턴화된 금속층에 의해 덮이지 않은 금속 박막 부분은, 예컨대 스퍼터링에 의해 제거된다. 다음에, 상기 패턴화된 금속층에 의해 덮이지 않은 유기층 부분은, 예컨대 에칭에 의해 제거된다. 상기 패턴화된 금속층에 의해 덮이지 않은 기판 부분은 에칭되어 패턴화된 기판을 형성한다. 마지막으로, 상기 실시예에 다르면, 상기 패턴화된 금속층과, 금속 박막의 잔여 부분 및 상기 유기층은 상기 패턴화된 기판으로부터 제거되어, 덮이지 않은 패턴화된 기판에 이른다.
본 발명의 한 가지 실시예는 본 발명의 방법을 이용하여 형성되는 소자에 관한 것이다. 이러한 소자는, 전술한 방법에 의해 패턴화된 금속층을 포함하는 소자, 전술한 방법을 이용하여 패턴화된 금속층이, 예컨대 마스크층으로서, 소자 제조에 사용된 소자를 포함한다.
도 7은 본 발명의 실시예에 사용하기에 적합하게 되어 있는 스탬프(1)와 패턴화될 금속층이 놓여 있는 기판(4)의 단면도이다. 스탬프(1)는 PDMS와 같은 연질의 엘라스토머 물질로 형성되는 것이 바람직하다. 스탬프(1)는, 실리콘 패턴화 및 에칭 공정과 같이, 스탬프의 조성에 따라 당업계에 공지된 기법을 이용하여 형성될 수 있는 융기부(5)를 구비하고 있다. 상기 스탬프(1)는, 당업계에 공지된 기법을 이용하여, 스탬프의 적어도 융기부(5) 위에 적층된 금속층(2)을 구비하고 있다. 도 7로부터, 스탬프(1)를 이용하는 것 외에, 도 15에 도시한 것과 같이 융기부(5a)를 구비하고 있는 스탬프(1a)가 사용될 수 있다. 스탬프(1a)의 형태는 금속층(2)이 스탬프(1a) 위에 적층될 때 금속의 측벽 적층을 방지하는 것을 도와준다. 도면에 대한 설명에서 "스탬프(1)" 및 "융기부(5)"를 지칭할 때마다, 스탬프(1a)와 융기부(5a)가 그 스탬프 및 융기부를 대체할 수 있다는 것을 이해하여야 한다. 또한, 스탬프는 패턴화된 금속층이 기판으로 전사될 수 있도록 패턴화되어 있는 한, 구체적으로 도시하지 않은 다른 형태일 수 있다는 것도 이해하여야 한다.
도 7에 도시한 실시예에서, 기판(4)은 당업계에 공지된 기법을 이용하여 적층된 금속 박막(3)(스트라이크층을 포함한다)을 구비하고 있다. 기판(4)은 유리, 폴리머 및 플렉시글래스를 비롯하여 임의의 적당한 재료로 제조될 수 있다. 기판(4)은 경질일 수도, 유연할 수도 있고, 불투명하거나 투명할 수도 있다. 바람직하게는, 기판(4)은 유리 또는 플라스틱과 같이 실질상 투명한 재료로 제조된다. 금속층(2)은 금속층(2)을 금속 박막(3)에 압축할 때 금속 박막(3)에 냉간 용접될 수 있는 금속을 포함한다. 바람직하게는, 금속층(2) 및 금속 박막(3)은 은 및 금과 같이, 비반응성 금속이다.
스탬프(1)는 금속 박막(3) 위로 압박되고, 스탬프(1)의 융기부(5) 위의 금속층(2) 부분은 금속 박막(3) 부분과 접촉한다. 금속 박막(3) 부분과 접촉하는 금속층(2) 부분이 그 금속 박막에 냉간 용접되도록 충분한 압력이 인가된다.
다음에, 상기 스탬프(1)는 제거되고, 금속 박막(3)에 냉간 용접된 금속층(2) 부분은 금속 박막(3)에 냉간 용접된 채 남아 있고 스탬프로부터 떨어져, 기판 위에 (도 8에서 볼 수 있는 것처럼) 패턴화된 금속층(6)을 남겨둔다.
도 8은 본 발명의 방법의 실시예에 따라서, 스탬프로부터 금속 일부가 기판으로 전사되어, 금속 박막(3) 위에 패턴화된 금속층(6)을 형성한 후의 도 7의 기판(4) 및 스탬프(1)의 단면도이다.
도 9a는 패턴화된 금속(6)을 갖고 있는 도 8의 기판(4)의 단면도이다. 제조되는 소자의 특정 종류에 따라서, 패턴화된 금속에 의해 덮이지 않은 금속 박막(3) 부분(7)을 제거하는 것이 바람직할 수 있다. 예를 들면, 기판을 패터닝하기 위하여, 금속 박막(3)의 덮여있지 않은 부분은, 예컨대 그것을 에칭하기 위하여 기판에 접근하기 전에 제거되어야 한다. 금속 박막(3)의 덮여있지 않은 부분은, 예를 들면, 스퍼터링에 의해 제거되어, 도 9b에 도시한 바와 같이, 패턴화된 금속층(6)과 그 위에 대응되는 금속 박막 부분을 갖고 있는 기판을 형성한다.
도 10a는 패턴화된 금속과 그 위에 대응되는 패턴화된 금속 박막을 갖고 있는 도 9b의 기판의 단면도이다. 본 발명의 실시예에 따르면, 원한다면, 상기 기판은, 예컨대 패턴화된 금속에 의해 덮여있지 않은 기판(8) 부분을 비등방성 에칭하여 패턴화됨으로써, 도 10b에 도시한 패턴화된 기판을 생성한다. 도 10b의 패턴화된 기판의 패턴은 본질상, 금속을 기판 위로 전사하는 데에 이용된 스탬프(1)의 패턴과 대응된다.
본 발명의 다른 실시예에 따르면, 원한다면, 도 11a에 도시한 것과 같은 패턴화된 기판 위의 패턴화된 층들은 기판으로부터 제거되어, 도 11b에 도시한 것과 같은 덮여있지 않은 패턴화된 기판(9)을 생성한다. 이러한 층들은, 예컨대 제거될 층들의 조성에 따라 적당한 습식 화학물을 이용하여 제거될 수 있다.
도 12는 스탬프(1)와 그 위의 금속층(2) 사이에, 예컨대 얇은 유기층 또는 TEFLON™으로 제조되고, 접착 감소층(10)이 구비되어 있는 본 발명의 실시예에 사용하기에 적합하게 되어 있는 패턴화된 스탬프(1)의 단면도이다. 스탬프(1)는 연질의 엘라스토머 재료로 제조되는 것이 바람직하고, 스탬프의 조성에 따라, 당업계에 공지된 기법을 이용하여 형성될 수 있는 융기부(5)를 구비하고 있다. 도 12는 또한 기판(4)의 단면도로서, 상기 기판은 이 기판 위에 얇은 금속층(3)(스트라이크층을 포함한다)과, 상기 기판과 얇은 금속층(3) 사이에 배치된 층(11)을 구비하고 있다. 상기 층(11)은 유기 또는 비유기 물질을 포함할 수 있고, 단일층 또는 복수 개의 층일 수도 있다. 예를 들면, 상기 층(11)은 본 명세서에 참고로서 통합되는 미국 특허 제5,707,745호에 개시된 것과 같이, 단일 또는 이중 헤테로 구조 OLED로 이루어지는 복수의 유기층을 포함할 수 있다. 상기 층(11)과 얇은 금속층(3)은 당업계에 공지된 기법을 이용하여 기판(4) 위에 적층된다. 기판(4)과 스탬프(1)는 도 7과 관련하여 설명한 것과 유사한 재료로 제조될 수 있다. 마찬가지로, 얇은 금속층(3)과 금속층(2)은 도 7과 관련하여 설명한 금속을 포함할 수 있다. 스탬프(1)는 얇은 금속층(3) 위로 압박되고, 스탬프(1)의 융기부(5) 위의 금속층(2) 부분은 얇은 금속층(3) 부분과 접촉한다. 얇은 금속층(3) 부분과 접촉하는 금속층(2) 부분이 그 금속층 부분에 냉간 용접되도록 충분한 압력이 인가된다.
다음에, 상기 스탬프(1)는 제거되고, 얇은 금속층(3)에 냉간 용접된 금속층(2) 부분은 얇은 금속층(3)에 냉간 용접된 채 남아 있고, 스탬프로부터 분리되어, (도 13에서 볼 수 있는 바와 같이) 기판 위에 패턴화된 금속층(3)을 남겨둔다.
도 13은 본 발명의 방법의 실시예에 따라서, 금속 부분이 스탬프로부터 기판(4)으로 전사되어, 본 발명의 실시예에 따라서, 기판(4) 위에 패턴화된 금속층(6)을 형성한 후의, 도 12의 스탬프(1)와 기판(4)의 단면도이다.
패턴화된 금속층(6)을 갖고 있는 도 13의 기판(4)은 후속하여, 도 9 내지 도 11에 도시하고 설명한 동일한 공정을 이용하여 패턴화될 수 있다. 즉, 예컨대, 스퍼터링, 비등방성 에칭 및 습식 화학물을 이용하여 임의의 층들을 제거하고, 원하는 바대로 상기 실시예를 패턴화할 수 있다.
도 13a는 본 발명의 실시예에 따라 제작된 유기 발광 소자용의 200 ㎛ 직경 음극 배열의 광학 현미경 사진이다. 도 13a에 도시한 사진은 스탬프로부터의 금속 전사 및 스트라이크층의 제거 후에 찍은 것이다. 전체 기판 영역에 걸쳐 균일한 패턴이 얻어졌다. 도 13b는 음극의 모서리를 보여주는 주사 전자 현미경 사진인데, 패턴 분해능은 약 1 ㎛로서, 주로 도 3에 도시한 것과 같은 비이상적 스탬프 형태로 인한 것이다.
도 14는 본 발명의 방법의 한 가지 실시예에 따라서, 냉간 용접에 의해 패턴화된 200 ㎛ 직경의 유기 발광 소자(OLED)(141)의 전류 밀도(J) 대 전압(V) 특성(검은 원)을 보여준다. 완성된 캐소드는 0.5 nm LiF/0.4 nm Al/15 nm Au로 구성된다. 또한, 종래의 섀도우 마스크 방법에 의해 패턴화된 400 ㎛ 직경 OLED(142, 143)의 J-V 특성 역시 도시되어 있다(흰 원(143): 0.5 nm LiF/100 nm Al로 구성되는 이중층 캐소드; 검은 사각형(142): 스탬프된 소자의 캐소드와 동일한 캐소드를 구비한 OLED). 도 14에 삽입된 것은 도 14의 소자에 대한 외부 양자 효과 대 전류 밀도에 대한 그래프이다.
본 발명의 실시예에서, 스탬프는 스탬핑 공정 중에 적절히 배치되어야 한다. 특히, 스탬프는, 예컨대 도 7, 도 8 및 도 12에 도시한 스탬핑 중에 기판(4) 위의 특징부와 관련하여 정확히 배치되어야 한다. 이러한 정렬은 기판(4)의 바닥을 통해 투영되는 IR 광을 이용하는 광학적 정렬, 광 산란을 이용하는 기준 정렬(fiducial alignment), 임의의 다른 적당한 기법과 같이, 당업계에 공지된 기법을 이용하여 달성할 수 있다.
단순화한 유기층 및 금속층을 이용하여 본 발명의 여러 실시예를 설명하였지만, 유기층 및 금속층을 비롯한 추가의 층 및 서브층이 존재할 수 있다. 예를 들면, 기판과 스트라이크층 사이의 층(즉, 도 12에 도시한 층(11))은 복수의 서브층을 포함할 수 있고, 추가의 층들이 기판과 스트라이크층 사이에 존재할 수 있다. 예를 들면, 본 발명의 한 가지 실시예에서, 정공 수송층, 전자 차단층, 방사층, 정공 차단층 및 전자 수송층을 포함하는 유기층이 기판 위에 적층될 수 있고, 스트라이크층은 그 유기층 위에 적층될 수 있어, 금속층이 스탬프로부터 스트라이크층으로 전사된다. 다른 예로서, 패턴화된 바닥 전극은 유기층, 예컨대 이전 문장에서 설명한 유기층을 적층하기 전에, 기판(4) 위에 제작될 수 있다. 본 명세서에 참고로서 통합되는 미국 특허 제5,998,803호에 개시된 것과 같이, 정공 주입층과 같은 추가의 유기층 역시 존재할 수 있다. 본 명세서에 참고로서 통합되는 미국 특허 출원 제10/288,785호(2002년 11월 6일에 출원)의 제6면 내지 제11면에 개시된 것과 같이, 당업계에 공지된 추가의 층들도 존재할 수 있다.
본 발명의 한 가지 실시예는 수동 매트릭스 디스플레이에, Mg:Ag/ITO와 같은 화합물 음극의 높은 광투과를 이용하지만, 본 발명의 방법에 의해 적층되는 버스 라인을 사용하여 상기 화합물 음극의 더 낮은 전기 전도도에 의해 제한되지 않는 투명 또는 상단 발광 OLED를 제조하는 것을 포함한다. 또한, 본 발명의 실시예는 전기 전도성 재료가 증착 공정 중에 실질적인 산란을 겪을때 마다 경험할 수 있는 단락 문제에 직면하는 일이 없이, 증착된 전기 전도성 재료를 제공한다.
몇몇 OLED 용례는 측면 발광 OLED를 포함할 수 있는데, 이러한 경우에 두 전극은 비투명성일 수 있다. 전극, 유기층 및 장벽층을 단일층으로서 설명 및 도시하고 있지만, 이들 층은 당업계에 공지된 바와 같이 여러 서브층을 포함할 수 있다. 예를 들면, 유기층은 본 명세서에 참고로서 통합되는 미국 특허 제5,707,745호에 개시된 것과 같이, 단일 또는 이중 헤테로구조 OLED의 서브층을 포함할 수 있다. 또한, 본 발명의 소자의 실시예는, 정공 주입 향상층 또는 보호용 상단층과 같이, 도시하지는 않았지만 당업계에 공지된 추가의 층들을 포함할 수 있다.
본 발명의 실시예에 따라 제조된 소자는 다양한 종류의 제품으로 구체화될 수 있다. 예컨대, 전기 접촉 및/또는 OLED의 유기층들을 적층하는 본 발명의 방법의 실시예를 이용하여 제작된 유기 발광 소자(OLED)들의 대형 다색 배열은, 능동 매트릭스 및 수동 매트릭스 디스플레이인 평판 패널 디스플레이를 비롯한 디스플레이를 형성할 수 있다. 이러한 디스플레이는 당업자에게 공지된 방식으로, 차량, 텔레비젼, 컴퓨터, 프린터, 스크린, 간판, 통신 장비 또는 전화기와 같은 다른 제품으로 구체화될 수 있다.
본 발명의 실시예에 따라 제조된 OLED는 또한, 디스플레이 이외의 용례로도 구체화될 수 있다. 예컨대, 이러한 OLED들의 라인은 당업자에게 공지된 방식으로, 프린터로 구체화될 수 있고, 이미지를 생성하는 데에 사용될 수 있다.
본 발명의 실시예는 OLED 이외에 각종의 소자를 제조하는 데에도 이용될 수 있다. 예를 들면, 본 발명의 방법은 박막 트랜지스터, 광검출기, 고해상도가 요구되는 다른 소자의 제조에도 이용될 수 있다. 본 발명의 실시예는 광기전력 전지 또는 광다이오드의 배열과 같이, 광-전자 소자들을 제조하는 데에도 이용될 수 있다.
이하에서는 특정의 대표적인 실시예가 어떻게 제조되는지를 보여주기 위하여 본 발명을 상세하게 설명하지만, 재료, 장치 및 공정 단계는 단지 도시를 위한 예에 불과하다는 것을 이해하여야 한다. 특히, 본 발명은 방법, 재료, 조건, 공정 변소, 장치 및 본 명세서에서 구체적으로 언급하는 것 등에 제한되지 않는다.
실시예 1
본 발명의 일 실시예에 따른 방법으로서 스탬핑을 이용하여 기재상에 금속을 직접 패턴화하기 위한 방법을 수행하였다. 구체적으로, 저압 냉간 용접을 이용하여 유기 전자 소자용 금속 음극 접척을 고해상도로 패턴화하기 위한 방법을 수행하였다. 이 실시예에서, 접촉은 금속층을 패턴화된 연질의 엘라스토머 스탬프로부터 기판 상에 예비 증착된 패턴화되지 않은 유기 금속층으로 전사시키는 것에 의해 형성된다. 이 실시예에서 구체화된 본 발명의 방법에 따라, 효율적인 전기인광(electrophosphorescent) 유기발광소자(OLED) 배열을 제작하였다.
본 실시예에서는 도 2에 도시된 방법을 이용하였다. 도 2는 전기인광 유기발광소자 어레이를 패턴화하는데 이용된 냉간 용접 공정을 보여준다. 기판(104)은 12mm2의 유리 슬라이드로 구성되어 있다. 기판(104)은 OLED 구조의 애노드로 기능하는 투명 전도층의 인듐 주석 산화막(ITO)으로 예비 코팅하였다. 상기 인듐 주석 산화막 위에 다음과 같은 유기층(111)들을 (M.A. Baldo 등, Appl. Phys. Lett. (1999), 75, 4에 설명된 것과 같이) 적층하였다: 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]비페닐(α-NPD)의 약 60 nm 두께의 정공 수송층; fac 트리스(2-페닐피리딘) 이리듐(Ir(ppy)3)의 손인(guest phosphor)을 7중량% 도핑한 4,4'-N,N'-디카바졸-비페닐(CBP)의 약 20 nm 두께의 발광층; 2,9-디메틸-4,7-디페닐-1,10-페난트롤린 (BCP)의 약 10 nm 두께의 엑시톤(exciton) 및 정공 차단층; 및 약 40 nm 두께의 Alq3의 정공 전달층. 다음에, 상기 유기층(111) 위에, 0.5 nm 두께의 LiF 층과 약 0.4 nm 두께의 Al 층을 포함하고 약 15 nm 두께의 Au 층으로 피복된 스트라이크 층(103)을 적층하였다. 적층에 앞서, 기판(104)을 P.E. Burrows 등의 J. Appl. Phys. 79, 7991(1996)에 이미 설명된 과정에 따라 세정하였고, 유기발광 소자용 유기층(111)과 스트라이크층(103)을 고진공(~10-6 Torr) 열 증발법으로 적층하였다. 유기발광소자에 사용되는 모든 유기 물질은 사용전에 열 구배 승화(thermal gradient sublimation)로 정화시켰다.
패턴화된 연질의 엘라스토머 스탬프(101)는 융기부(105)로 패턴화된 약 100㎛ 두께의 PDMS 층으로 이루어져 있고, 유리 슬라이드 상에 지지되도록 하였다. 실리콘 웨이퍼 상의 25㎛ 두께의 포토레지스트층(매사추세츠주, 뉴욕에 소재한 마이크로케이컬 코퍼레이션의 제품 SU-8 50)을 통상의 포토리소그래피에 의해 200㎛ 직경의 원통형 리세스의 4각 격자 형태로 패턴화하여 PDMS 스탬프용 마스터 몰드를 형성하였다(도 6(a) 참조). 그 마스터 몰드 내로 PDMS 프리폴리머(prepolymer)(미시간주 48686, 미드랜드 소재의 다우 코닝 코포레이션의 Sylgard 184 제품)를 주입한 다음에, 13 mm 두께의 유리 슬라이드로 압박하면서 고온 플레이트로 70℃에서 24시간 동안 경화시켰다. PDMS 층의 두께는 약 100 ㎛였다. 압박은 통상의 반도체 플립-칩 접착기(뉴저지주 08854, 피스카타웨이 소재의 리서치 디바이시즈 인코포레이티드의 M-8HP 제품; 도 6(b) 및 도 6(c) 참조)를 이용하여 행하였다.
약 100nm 두께의 2,9-디메틸-4,7-디페닐-페난트롤린("바쏘큐프로인" 또는 "BCP") 층을 포함하는 층(110)을 상기 스탬프(101) 위에 적층하고, 그 층(110) 위에 금속층(102)을 적층하였다. 본 발명의 이 실시예에서, BCP 층(110)의 부가는 금속층(102)을 직접 PDMS 스탬프(101)에 부착하는 것에 비해, 금속층(102)의 부착을 용이하게 하는 작용을 한다. 상기 금속층(102)은 약 100nm 두게의 Au 층으로 이루어져 있다.
상기 스탬프(101)를 스탬프(101)의 융기부(105) 위의 금속층(102)의 부분이 스트라이크 층(103)에 접촉하도록 스트라이크 층(103) 위로 압박하였다(도 2(a) 참조). 충분한 압력을 스탬프(101)에 가하여, 스트라이크 층(103)의 부분들과 접촉된 상기 스탬프(101) 상의 금속층(102)의 부분을 스트라이크 층(103)에 냉간 용접하였다. 이 실시예에서, 평균 인가 압력은 약 180kPa (접촉 면적 0.28cm3에 대해 500g 에 해당)이였고, 이는 이전에 보고된 경질 스탬프(C. Kim et al., Science(2000), 288, 831; Kim et al., Appl. Phys. Lett. (2002), 80, 4051 참조)에 비해 약 1000 배나 낮은 것이다.
도 2(b)에 도시된 바와 같이, 패턴화된 연질의 엘라스토머 스탬프(101)는 제거되었고, 상기 스트라이크 층(103)에 냉간 접합된 스탬프(101) 위로부터의 금속층(102) 부분은 냉간 접합된 상태로 남고 스탬프(101)로부터 분리됨으로써, 상기 기재(104) 상에 패턴화된 금층을 남겨 두었다.
다음에, 도 2b, 도 2c에 도시된 바와 같이, 전사된 패턴 사이의 스트라이크 층(103)의 덮이지 않은 부분(107)을, 종래의 반응성 이온 에칭 시스템의 Ar 스퍼터 에칭으로 제거하였다. Ar 스퍼터 에칭(Ar sputter etching)은 평행 플레이트(약 24cm 지름) 반응성 이온 에칭 시스템(PlasmaTherm 970 시리즈)에서 20 mTorr 및 50W 의 조건하에서 9분간 수행하였다. 소자 특징은 주변 조건하에서 측정하였다. 이 실시예의 소자들의 경우 유기물의 높은 측방 저항으로 인해 절연이 잘 이루어져 있기 때문에 전사 패턴 간의 유기 물질을 제거할 필요가 없었다. 그러나, 만일 필요하다면, 유기 물질 제거를 위해 다른 가스 조성물을 사용할 수 있다.
전술한 바와 같이 패턴화된 금층을 기판 상에 전사하기 전후에, 본 발명의 실시예에 따르면, 패턴화된 연질의 엘라스토머 스탬프(101)에서 주사 전사 현미경(SEM) 이미지를 획득하였다. 이들 SEM 이미지들은 도 3에 도시되어 있다. PDMS 포스트의 상세 도면(도 3c)으로부터 스탬프 모서리가 라운드 형태가 되어 있음을 알 수 있고, 이로부터 그 상부 코너를 따라 연속적인 금 코팅이 가능해진다. 스탬프를 기판으로부터 분리하였을 때, 이 경계부를 따라 상기 금막이 불규칙하게 파괴되었다(도 3c 참조). 금 패턴은 전체 기판 면적에 대해 전사율 97% 이상으로 기판에 균일하게 전사되었고, 패턴 모서리 해상도는 대략 1㎛ 였다. 상기 해상도는 스탬프 포스터의 라운드 모서리에 의해 1차적으로 제한되어, 도 13에 도시된 바와 같이 불규칙한 모서리 전사를 야기하였다.
도 14는 음극 스탬핑(본 발명의 방법의 실시예에 따른 것임)에 의해 형성된 전기인광 유기발광소자(141)의 전기 및 광학적 작업과, 통상의 섀도우 마스크 방법에 의해 패턴화된 제어 소자의 작업 사이의 비교 결과를 나타낸 것이다. 두 종류의 제어 소자를 준비하였다: 하나(142)는 실시예 1의 스탬핑 소자(~0.5nm LiF/~0.4nm Al/~15nm Au)와 동일한 음극 층 구조를 갖는 소자이며, 다른 하나(143)는 0.5nm LiF 층 위에 100nm Al층이 이어지는 2-층 음극을 갖는 소자이다. 제어 소자의 직경은 400㎛이거나 실시예 1의 스탬핑된 유기발광 소자의 직경의 두배였다.
도 14에서의 측정으로부터 스탬핑 및 스트라이크층의 제거 공정은 스탬핑 도중에 유기 헤테로 구조의 활성 영역에 압력이 직접 가해지더라도 소자의 성능에 영향을 미치지 않음을 알 수 있다. 예를 들면, J=10mA/cm2의 전류 밀도에 대응하는 전압은 스탬핑 및 제어 소자 모두 (9.2±0.3)V 였고, 동일한 음극 구조를 갖는 스탬핑 및 제어 소자의 J=1mA/cm2의 전류 밀도에서의 외부양자효율(η)은 (6.0±0.3)% 였다. 이는 2-층 캐소드를 갖는 제어 소자의 그것의 약 70%인 점에 주의하여야 한다. η-J 곡선 형태가 거의 일치하기 때문에, 본 공정이 엑시톤의 비복사 손실을 야기하는 부가적인 루트(route)를 도입하지 않음을 나타낸다. 3층 및 2층 캐소드 구조를 갖는 소자의 외부 양자 효율(η)의 차이는 아마 금과 알루미늄의 반사율의 차이에 기인할 것이다. 발명자가 계산한 바에 따르면, 금 도포층을 갖는 소자의 η은 알루미늄 도포층을 갖는 소자의 그것의 83%이다. 계산시, 초박형의 LiF/Al 층은 무시하였고, 등방성 발광원으로부터 발광된 광은 음극에서 반사된 광과 합쳐서 계산하였다. 이 경우, 당업자가 이해할 수 있는 접촉 물질의 복잡한 굴절률을 채용하였다. 이들 간단한 고려 사항들로부터, 도 14의 2층 및 스탬핑된 3층 음극 사이의 외부 양자 효율 차이는 주요하게는 금과 알루미늄의 반사율 차이에 기인한다는 결론에 도달한다.
실시예 1에서, 패턴 크기는 200㎛였고, 모서리 해상도가 약 1㎛였다. H. Schmid 등은 Macromolecules(2000), 33, 3042의 이전 보고서를 통해 PDMS가 500nm 미만의 특징부를 패턴화하기에 너무 연성이라고 주장한 바 있다. 이 문제점은 연질의 내층(예컨대, PDMS)으로 적응성을 제공하는 한편, h-PDMS와 같은 경질의 중합 복합체의 외층에 패턴 형상을 형성하는 "하이브리드 스탬프" 또는 "복합 스탬프"를 채용하는 것으로 극복하였다(H. Schmid 등의 Macromolecules(2000), 33, 3042; T.W. Odom 등의 Langmuir(2002), 18, 5314 참조). 이러한 접근법으로, 본 발명의 방법의 이 실시예는 금속막에 미크론 이하의 특징부를 저압 패턴화할 수 있게 된다. 저압 패터닝의 부가적인 측면은 본 실시예에 사용된 것과 같은 종래의 반도체 플립-칩 접착기와의 호환성에 있다. 이로부터 정밀한 스탬핑 위치 정렬 정확도(~1㎛)가 허용되어, 예컨대, 본 실시예에 의해 획득 가능한 완전 컬러 디스플레이의 고해상도 멀티-레벨 스탬핑이 가능하다.
본 발명의 방법의 실시예는 종래 보고된 패턴화 기법들에 비해 여러가지 장점을 갖는다. 예를 들면, 본 발명은 매우 비용 효율적인데, 이는 스탬프를 재사용 가능하기 때문이다. 바람직하게는 스탬프 상에 잔류하는 어떤 금속도 스탬프 상에 남겨지고 그 스탬프 상에 원하거나 필요한 대로 새로운 추가 금속을 부가할 수 있다. 또한, 스탬프 상에 잔류하는 어떤 금속의 제거를 원하다면, 그 금속은 당업자가 알고 있는 공지 방법에 의해 제거 가능하다. 예컨대, 습식 에칭에 의해 금속 제거가 가능하다.
본 발명의 방법의 실시예는 본 발명이 높은 수율을 나타내므로 기존에 보고된 패터닝 기법에 비해 유리하다. 디스플레이 패널과 같이 넓은 영역을 일 공정으로 패턴화할 수 있다.
더욱이, 물질 전사를 기초로 한 다른 패터닝 공정과 달리, 본 발명의 방법의 실시예는 습식 화학물 및 고온 처리를 이용하지 않고 금속 패턴화가 가능하다. 또한, 금속-유기물질 계면이 종래의 섀도우 마스크 방법에 사용되는 것과 유사한 열 증발에 의해 형성되므로, 도 14에 도시된 바와 같이 유기 물질 내로의 효율적인 충전 주입(charge injection)은 본 공정에 의해 영향을 받지 않는다. 저압 패터닝 능력과 결합된 이러한 특성은 본 발명의 방법을 유기발광소자, 유기박막 트랜지스터 및 광전지를 포함하는 광범위한 유기 전자 소자의 롤 대 롤 제조 공정에 적합하게 한다. 롤러 스탬프를 사용함으로써, 가요성 기판에 대한 넓은 영역의 패턴화를 보다 쉽게 수행할 수 있는데, 이는 접촉 면적의 감소에 의해 최적 압력을 보다 적은 힘으로 인가할 수 있기 때문이다. 본 발명의 방법의 실시예는 유기발광 소자 및 기타 전자 소자를 간단하면서도 비용 효율적이고 높은 수율로 제조할 수 있도록 하며, 예컨대, 평판 디스플레이 장치의 제조에 적용 가능하다.
본 발명을 특정 실시예와 바람직한 실시예와 관련하여 설명하였지만, 본 발명은 이들 실시예에 한정되지 않음을 이해하여야 한다. 특히, 본 발명은 유기발광소자 또는 박막 트랜지스터에 한정되지 않으며, 광범위한 전자 소자에 적용 가능하다. 구체적으로, 본 발명의 방법의 실시예들은 패턴화된 금속 또는 유기층이 소자 자체에 사용되거나, 예컨대, 기타 층 또는 기판을 패터닝하는데 사용되는 에칭 마스크로서 소자의 형성에 사용되는 어떠한 소자의 형성에도 사용될 수 있다. 본 발명은 설명된 특정 실시예에 한정되지 않는다. 청구의 범위에 한정된 본 발명은 설명된 특정 실시예 및 바람직한 실시예의 변형을 포함하며, 이러한 변형은 당업자에게 명확할 것이다.

Claims (35)

  1. 패턴화된 연질의 엘라스토머 스탬프(patterned soft elastomeric stamp) 위에 금속층을 적층시키는 단계와;
    상기 금속층을 상기 패턴화된 연질의 엘라스토머 스탬프로부터 기판에 전사(transfer)시키는 단계를 포함하는 것을 특징으로 하는 소자 제조 방법.
  2. 제1항에 있어서,
    상기 금속층을 적층하는 단계 이전에, 상기 연질의 엘라스토머 스탬프 위의 상기 금속 위에 접착 감소층(adhesion-reduction layer)을 적층하여, 상기 금속층이 상기 접착 감소층 위에 적층되도록 하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  3. 제1항에 있어서,
    상기 금속층을 상기 기판 상에 전사시키는 단계 이전에, 상기 패턴화된 연질의 엘라스토머 스탬프 위의 금속층 위에 제1 유기층을 적층하는 단계와;
    상기 금속층을 상기 기판 상에 전사시키는 단계 이전에, 상기 기판 위에 제2 유기층을 적층하는 단계와;
    상기 금속층을 상기 기판에 전사시키는 도중에, 상기 제1 유기층과 상기 금속층을 상기 패턴화된 연질의 엘라스토머 스탬프로부터 상기 기판 위의 상기 제2 유기층 위로 전사시키는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  4. 제1항에 있어서,
    상기 금속층을 상기 기판 상에 전사시키는 단계 이전에, 상기 기판 위에 유기층을 적층하고 상기 유기층 위에 스트라이크층(strike layer)을 적층하여, 상기 금속층이 상기 패턴화된 연질의 엘라스토머 스탬프로부터 스트라이크층에 전사되도록 함으로써, 상기 패턴화된 연질의 엘라스토머 스탬프로부터의 상기 금속층이, 그 전사 도중에, 상기 스트라이크층과 직접 접촉하도록 하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  5. 제4항에 있어서,
    상기 금속층을 적층하는 단계 이전에, 상기 패턴화된 연질의 엘라스토머 스탬프 위에 접착 감소층을 적층하여, 상기 금속층이 상기 접착 감소층 위에 적층되도록 하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  6. 제4항에 있어서,
    상기 스트라이크층은, 금속을 포함하는 것을 특징으로 하는 소자 제조 방법.
  7. 제4항에 있어서,
    상기 스트라이크층은, 유기 재료를 포함하는 것을 특징으로 하는 소자 제조 방법.
  8. 제4항에 있어서,
    상기 스트라이크층 및 상기 유기층은, 양호한 전기적 접촉 상태에 있는 것을 특징으로 하는 소자 제조 방법.
  9. 제6항에 있어서,
    상기 스트라이크층을 적층하는 단계는, Al 및 LiF의 층을 적층하고, 후속하여 Au 층을 적층하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  10. 제9항에 있어서,
    상기 Al 및 LiF의 층은 두께가 약 1 nm 미만이고, 상기 Au 층은 두께가 약 15 nm 미만인 것을 특징으로 하는 소자 제조 방법.
  11. 제6항에 있어서,
    상기 스트라이크층은, 두께가 약 5 내지 약 16 nm인 것을 특징으로 하는 소자 제조 방법.
  12. 제4항에 있어서,
    상기 금속층은, Au를 포함하는 것을 특징으로 하는 소자 제조 방법.
  13. 제6항에 있어서,
    상기 방법은, 진공에서 실시되는 것을 특징으로 하는 소자 제조 방법.
  14. 제6항에 있어서,
    상기 패턴화된 연질의 엘라스토머 스탬프로부터의 상기 금속층은, 산화물층을 형성하지 않고 상기 스트라이크층 위로 전사되는 것을 특징으로 하는 소자 제조 방법.
  15. 제6항에 있어서,
    상기 금속층은, 두께가 약 30 내지 약 100 nm인 것을 특징으로 하는 소자 제조 방법.
  16. 제4항에 있어서,
    상기 전사된 금속층으로 덮이지 않은 스트라이크층 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  17. 제16항에 있어서,
    상기 스트라이크층 부분은, 스퍼터링(sputtering)에 의해 제거되는 것을 특징으로 하는 소자 제조 방법.
  18. 제4항에 있어서,
    상기 금속층은, 약 180 kPa 이하의 압력을 인가함으로써, 상기 패턴화된 연질의 엘라스토머 스탬프로부터 상기 스트라이크층으로 전사되는 것을 특징으로 하는 소자 제조 방법.
  19. 제4항에 있어서,
    상기 금속층은, 약 100 nm 이상의 해상도로, 상기 패턴화된 연질의 엘라스토머 스탬프로부터 상기 스트라이크층으로 전사되는 것을 특징으로 하는 소자 제조 방법.
  20. 제4항에 있어서,
    상기 스탬프는, 폴리(디메틸실록산)(poly(dimethylsiloxane))을 포함하는 것을 특징으로 하는 소자 제조 방법.
  21. 제4항에 있어서,
    상기 스탬프는, 연질의 내부층(soft inner layer)에 부착된 경질 재료(stiff material)의 외부층을 포함하는 것을 특징으로 하는 소자 제조 방법.
  22. 제21항에 있어서,
    상기 외부층은 h-PDMS를 포함하고, 상기 내부층은 PDMS를 포함하는 것을 특징으로 하는 소자 제조 방법.
  23. 제4항에 있어서,
    상기 유기층은, 소분자 유기 재료(small molecule organic material)를 포함하는 것을 특징으로 하는 소자 제조 방법.
  24. 제4항에 있어서,
    상기 유기층은, 기판 상에 순서대로 적층된, 정공 수송층(hole transporting layer), 전자 차단층(electron blocking layer), 방사층(emissive layer), 정공 차단층(hole blocking layer) 및 전자 수송층(electron transporting layer)을 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  25. 제4항에 있어서,
    상기 유기층은, 상이한 스펙트럼의 광을 방출할 수 있는 영역들로 패턴화되는 것을 특징으로 하는 소자 제조 방법.
  26. 제4항에 있어서,
    상기 유기층을 적층하는 단계 이전에, 상기 기판 위에 패턴화된 바닥 전극(patterned bottom electrode)을 제조하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  27. 패턴화된 연질의 엘라스토머 스탬프 위에 제1 금속층을 적층하는 단계와;
    상기 제1 금속층 위에 제1 유기층을 적층하는 단계와;
    상기 제1 유기층 위에 제2 금속층을 적층하는 단계와;
    상기 제2 금속층, 제1 유기층 및 제1 금속층을 상기 패턴화된 연질의 엘라스토머 스탬프로부터 기판 상으로 전사시키는 단계를 포함하는 것을 특징으로 하는 소자 제조 방법.
  28. 제27항에 있어서,
    상기 제1 금속층을 적층하는 단계 이전에, 상기 패턴화된 연질의 엘라스토머 스탬프 위에 접착 감소층을 적층하여, 상기 제1 금속층이 접착 감소층위에 적층되도록 하는 단계를 더 포함하는 것을 특징으로 하는 소자 제조 방법.
  29. 패턴화된 연질의 엘라스토머 스탬프 상에 제1 유기층을 적층하는 단계와;
    상기 제1 유기층을 상기 패턴화된 연질의 엘라스토머 스탬프로부터 기판 상에 전사시키는 단계를 포함하는 것을 특징으로 하는 유기 소자 제조 방법.
  30. 제29항에 있어서,
    상기 제1 유기층은, 상기 소자의 능동 성분(active component)을 포함하는 것을 특징으로 하는 유기 소자 제조 방법.
  31. 제29항에 있어서,
    상기 제1 유기층을 적층하는 단계 이전에, 상기 패턴화된 연질의 엘라스토머 스탬프 상에 접착 감소층을 적층하여, 상기 제1 유기층이 접착 감소층위에 적층되도록 하는 단계를 더 포함하는 것을 특징으로 하는 유기 소자 제조 방법.
  32. 제29항에 있어서,
    상기 제1 유기층을 적층하는 단계 이전에, 상기 패턴화된 연질의 엘라스토머 스탬프 상에 금속층을 적층하여, 상기 제1 유기층이 상기 금속층 위에 적층되도록 하는 단계를 더 포함하는 것을 특징으로 하는 유기 소자 제조 방법.
  33. 제29항에 있어서,
    상기 제1 유기층을 기판 상에 전사하는 단계 이전에, 제2 유기층을 기판 위에 적층하여, 상기 제1 유기층이 상기 패턴화된 연질의 엘라스토머 스탬프로부터 제2 유기층에 전사되도록 함으로써, 상기 제1 유기층이, 그 전사 도중에, 상기 제2 유기층과 직접 접촉하도록 하는 단계를 더 포함하는 것을 특징으로 하는 유기 소자 제조 방법.
  34. 제33항에 있어서,
    상기 제1 유기층은, 약 180 kPa 이하의 압력을 인가함으로써, 상기 패턴화된 연질의 엘라스토머 스탬프로부터 제2 유기층으로 전사되는 것을 특징으로 하는 유기 소자 제조 방법.
  35. 제4항에 있어서,
    상기 스트라이크층은, 연속적인 필름을 포함하는 것을 특징으로 하는 소자 제조 방법.
KR1020057011669A 2002-12-20 2003-12-02 저압 냉간 용접에 의한 소자 제조 방법 KR101099914B1 (ko)

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