KR20050085059A - 방사-방출 반도체 디바이스 및 방사-방출 반도체디바이스의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 본체(semiconductor body)(1) 및 기판(2)을 포함하는 방사-방출 반도체 디바이스(radiation-emitting semiconductor device)(10)에 관한 것으로, 반도체 본체(1)는 각각 접속 영역(6, 7, 8)을 갖는 에미터 영역(emitter region)(3), 베이스 영역(base region)(4) 및 콜렉터 영역(collector region)(5)을 구비하는 종형 바이폴라 트랜지스터(vertical bipolar transistor)를 포함하고, 베이스 영역(4)과 콜렉터 영역(5) 사이의 경계(border)는 pn 접합(pn junction)을 형성하고, 작동 중에 pn 접합의 역전압(reverse voltage) 또는 충분히 높은 콜렉터 전류에서, 전하 캐리어(charge carriers)의 애벌런치 증식(avalanche multiplication)이 발생되는 것에 의해 콜렉터 영역(5) 내에서 방사(radiation)가 생성된다. 본 발명에 따르면, 콜렉터 영역(5)은 생성된 방사가 투과될 수 있게 하는 두께를 갖고, 콜렉터 영역(5)은 반도체 본체(1)의 자유 표면(free surface)에 접한다. 이러한 방법에서, 흡수에 의한 생성된 방사의 손실이 감소되고, 생성된 방사는 보다 용이하게 예를 들면, 디바이스(10)의 다른 부분 또는 다른 디바이스(10)에 대한 광 신호(optical signal)로서 기능할 수 있게 된다. 콜렉터 영역(5) 내의 제 2 서브-영역(sub-region)(5B)은 예를 들면 게이트 전극(11)을 이용하여 형성될 수 있고, 이러한 게이트 전극(11)을 가지고 반도체 본체(1) 내에 도전 채널(conducting channel)을 유도할 수 있다. 바람직하게는, 방사 도전체(radiation conductor)(14)가 반도체 본체(1)의 표면에 존재한다. 본 발명은 본 발명에 따른 디바이스(10)의 제조 방법을 더 포함한다.
Description
본 발명은 반도체 본체(semiconductor body) 및 기판을 포함하는 방사-방출 반도체 디바이스(radiation-emitting semiconductor device)에 관한 것으로서, 반도체 본체는 각각 접속 영역을 갖는 에미터 영역(emitter region), 베이스 영역(base region) 및 콜렉터 영역(collector region)을 구비하는 종형 바이폴라 트랜지스터(vertical bipolar transistor)를 포함하고, 베이스 영역과 콜렉터 영역 사이의 경계 영역(boundary)은 pn 접합(pn junction)을 형성하고, 작동 중에 pn 접합 양단의 역전압(reverse voltage) 또는 충분히 높은 콜렉터 전류에서, 전하 캐리어(charge carriers)의 애벌런치 증식(avalanche multiplication)이 발생되어 콜렉터 영역 내에서 방사(radiation)가 생성되게 한다. 이러한 디바이스는 LED(light-emitting diode)가 실질적으로 제조될 수 없는 소위 간접 타입(indirect type)의 반도체 재료 내에서 광 신호를 생성하는 유리한 대안이다.
또한, 본 발명은 이러한 디바이스를 제조하는 방법에 관한 것이다.
도입 단락에서 언급된 바와 같은 타입의 디바이스는 James J. Chen 등에 의해 공개된 "Breakdown Behavior of GaAs/AlGaAs HBTs"라는 제목의 문헌(IEEE Transactions on Electron vol.36, No.10, October 1989, pp. 2165-2172)에 알려져 있다. 상기 문헌의 도 1에서, 바이폴라 트랜지스터는 함께 트랜지스터의 콜렉터를 형성하는 1㎛ 두께의 n+ GaAs층 및 0.4㎛ 두께의 n- GaAs층과, 트랜지스터의 베이스를 형성하는 0.2㎛ 두께의 p+ GaAs층을 연속적으로 지지하는 n+ GaAs 기판을 포함하는 것으로 도시되어 있다. 트랜지스터의 에미터는 그 위에 위치되고, 이는 0.2㎛ 두께의 n+ AlGaAs층 및 0.2㎛ 두께의 n+ GaAs층을 포함한다. 베이스-콜렉터 pn 접합 양단에 충분히 높은 역전압이 인가된다면, 광의 방출(emission)이 관찰될 것이다.
공지된 디바이스의 단점은 생성된 상기 방사의 상당 부분이 주위의 반도체 재료에 의해 흡수되거나, 그렇지 않으면 손실되기 때문에 생성된 방사를 효과적으로 이용할 수 없다는 것이다.
도 1은 본 발명에 따른 방사-방출 반도체 디바이스의 제 1 실시예를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도.
도 2 내지 도 5는 본 발명에 따른 방법에 대한 일실시예를 이용하는 연속적인 여러 제조 단계에서, 도 1에 도시된 디바이스를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도.
도 6은 본 발명에 따른 방사-방출 반도체 디바이스의 제 2 실시예를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도.
그러므로, 본 발명의 목적은 상기 단점을 갖지 않거나, 그 단점이 매우 작은 정도로만 제한되고, 생성된 방사를 신호원(signal source)으로서 효과적으로 이용할 수 있는 디바이스를 제공하는 것이다.
본 발명에 따르면, 이러한 목적은 도입 단락에서 언급된 타입의 디바이스에 의해 달성되고, 이러한 디바이스는 콜렉터 영역이 생성된 방사가 투과될 수 있게 하는 두께를 갖고, 콜렉터 영역이 반도체 본체의 자유 표면(free surface)에 접하는 것을 특징으로 한다.
콜렉터 영역의 작은 두께에 기인하여, 상기 콜렉터 영역은 생성된 방사를 실질적으로 투과시킨다. 콜렉터 영역이 자유 반도체 표면에 접하기 때문에, 자유 반도체 표면을 통해 비교적 많은 방사가 방출될 수 있다. 방사량은 베이스-콜렉터 접합 양단의 역전압으로 조정될 수 있고, 그에 무관하게 콜렉터 전류의 크기에 의해 조정될 수 있다.
콜렉터 영역은 베이스 영역에 접하는 제 1 서브-영역(first sub-region)과, 제 1 서브-영역에 접하고 제 1 서브-영역에 비해 더 높은 전도도를 갖는 제 2 서브-영역을 포함할 수 있다. 콜렉터 영역의 제 2 서브-영역이 제 1 서브-영역보다 더 작은 두께를 갖고 반도체 본체의 자유 표면에 접하는 것이 유리하다.
이러한 디바이스는 주로 공지된 디바이스의 트랜지스터 구조에 비해 반전된 구조의 트랜지스터를 가지고, 콜렉터의 서브-영역의 크기를 적절하게 선택함으로써, 한편으로 더 작은 방사가 흡수에 의해 손실되게 하고, 다른 한편으로 이용 가능한 방사가 더욱 효율적으로 신호원으로서 적용될 수 있게 하는 인식을 기반으로 한다. 추가하여, 본 발명은 본 발명에 따른 방법을 이용하여 구조의 반전이 용이하게 달성될 수 있게 한다는 인식을 기반으로 한다. 이러한 방법은 특히 콜렉터 측에 위치된 반도체 기판이 예를 들면, 에미터 측에 위치된 유리 기판으로 대체될 수 있다는 것을 의미한다. 콜렉터 영역이 반도체 본체의 자유 표면에 접하기 때문에, 생성된 방사는 콜렉터 영역으로부터 자유롭게 방출될 수 있다. 종래 기술과는 다르게, 생성된 방사는 더 이상 두꺼운 반도체 기판을 통과할 필요가 없다. 결과적으로, 본 발명에 다른 디바이스에서 흡수 손실은 매우 작아진다. 또한, 본 발명에 따른 방법에 의하면 반도체 본체의 표면에 접하는 제 2 서브-영역을 용이하게 매우 작은 두께가 되도록 생성할 수 있다. 무엇보다도, 그 위에 매우 얇은, 예를 들면 20㎚ 두께의 고도로 도핑된 층(특히 n+ 도전 타입을 갖는 층)이 존재하는 격리층(isolating layer)을 구비하는 기판을 이용할 수 있다. 이러한 구조는 본 발명에 다른 방법을 이용하여 본 발명에 다른 디바이스를 제조하는 데 있어서의 시작점으로서 매우 적합하다.
공지된 디바이스에서와 같이, 생성된 방사는 가시광선(visible light)을 포함할 수 있다. 생성된 방사의 일부분은 바람직하게는, 반도체 본체로부터 방출되어 인(phosphor) 등과 같은 전계 발광 재료(electroluminescent material)를 포함하는 층까지 도달할 수 있는 전자 등의 전하 캐리어(charge carrier)의 흐름을 포함한다. 따라서, 본 명세서에서의 방사는 또한 이러한 디바이스에 제공된 전계 발광 재료를 이용하여 가시적 방사로 변환되는 전자 방사(electron radiation)를 포함한다.
본 발명에 다른 디바이스에 대한 바람직한 실시예에서, 반도체 본체의 표면에 접한 콜렉터 영역은 생성된 방사를 투과시키는 전기적 절연층으로 피복된다. 전기적 절연층 상에는 생성된 방사를 투과하는 부분을 포함하는 게이트 전극이 존재한다. 디바이스의 작동 중에, 콜렉터 영역의 제 2 서브-영역은 게이트 전극에 의해 제 1 서브-영역 내에 유도되는 도전 채널(conductive channel)로 형성된다. 이러한 채널은 매우 얇을 수 있고, 이는 생성된 방사의 실제적인 유용성을 강화시킨다. 이러한 변형은 일반적으로 가시광선 등과 같은 방사를 투과시키지 않는 금속으로 이루어진 게이트 전극이 여러 방식으로 방사 투과부(radiation-transparent part)를 구비할 수 있다는 인식을 기반으로 한다. 예를 들면 방사 투과형이고, ITO(indium-tin oxide)를 더 포함하는 재료 등과 같은 적합한 전기 도전 재료인 전체 게이트 전극을 제조할 수 있다. 절연층은 전계 발광 재료를 포함하여, 작동 중에 반도체 본체로부터 방출되는 전자 방사가 가시적 방사로 변환될 수 있게 하는 것이 유리하다.
다른 변형에서, 게이트 전극은 알루미늄 등과 같은 금속으로 이루어지지만, 게이트 전극은 개구(aperture)를 구비하여 이 개구를 통해 방사가 반도체 본체로부터 방출될 수 있게 한다. 이러한 개구가 예를 들면, 1㎛ 이하의 정도로 충분히 작다면, 적절한 전압이 게이트 전극에 인가될 때 전체 전극 아래에 연속적인 도전 채널이 또한 생성될 수 있다.
본 발명에 다른 디바이스의 다른 유용한 변형예에서, 콜렉터 영역에 접하는 베이스 영역의 부분은 나머지 베이스 영역 및 콜렉터 영역에 비해 더 작은 밴드 갭(band gap)을 갖는 반도체 재료를 포함한다. 이것을 이용하여, 이러한 디바이스는 유사한 전압에서 더 높은 콜렉터 전류를 전달하고, 그 결과로 방사의 생성 효율이 증가된다.
중요한 실시예에서, 반도체 본체는 접착층(adhesive layer)에 의해 콜렉터 영역에 접하는 표면 반대편의 다른 표면측에서 기판에 부착된다. 이는 반도체 본체가 생성된 방사를 흡수하는 반도체 재료를 최소량만 포함하도록 제조될 수 있게 한다. 예를 들면, 특히 기판은 유리 등과 같이 절대적인 비흡수성 재료로 이루어질 수 있다.
이러한 경우에, 에미터 영역, 베이스 영역 및 콜렉터 영역의 접속 영역은 콜렉터 영역에 접하는 반도체 본체의 표면에 위치되는 것이 바람직하다. 이것에 의해서, 전체적으로 전기 도전 영역 등의 기판의 사용을 방지할 수 있다.
특히 유리한 다른 실시예에서, 방사 도전체(radiation conductor)는 생성된 방사를 방사 도전체에 결합시키는 수단을 구비하고, 이러한 방사 도전체는 제 2 서브-영역이 접하는 표면 상에 존재한다.
이러한 방사 도전체는 생성된 방사가 반도체 본체의 표면에 평행한 방향, 예를 들면 반도체 본체의 에지에 평행한 방향으로 쉽게 전달될 수 있게 하고, 여기에서 방사는 인접한 별개의 반도체 본체, 예를 들면 위에 위치된 유사한 방사 도전체를 통과할 수 있다. 방사를 방사 도전체에 결합시키기 위해 사용된 수단은 상기 방사 도전체로부터 방출된 방사 및 (다른) 반도체 본체로 입력된 방사를 결합시키는 데 사용될 수 있는데, 여기에서 이러한 방사는 예를 들면 방사-감지형 pn 접합을 이용하여 검출될 수 있다.
반도체 본체의 재료는 실리콘을 포함하고, 적용 가능하다면 더 작은 밴드 갭을 갖는 반도체 재료를 포함하는 베이스 영역의 부분은 실리콘과 게르마늄의 복합체를 포함하는 것이 유리하다. 이러한 방식으로, 반도체 재료가 획득되고 이와 같은 재료는 VLS(very large scale)에 적용될 수 있으며, 이는 "인터-칩(inter-chip)" 및 "인프라-칩(infra-chip)" 모두에서 "광 통신(optical communication)"의 유용한 가능성을 제공한다.
본 발명에 따르면, 그 내부의 반도체 본체 내에서 종형 바이폴라 트랜지스터가 접속 영역을 구비하는 콜렉터 영역, 베이스 영역 및 에미터 영역으로 형성되는 방사-방출 반도체 디바이스의 제조 방법은, 반도체 본체가 전기적 절연층에 의해 임시 기판(temporary substrate)으로부터 분리된 반도체 재료로 이루어진 얇은 층으로서 형성되고, 종형 바이폴라 트랜지스터가 반도체 본체 내에 형성되며, 그 후에 반도체 본체에서 전기적 절연층의 반대편에 기판을 부착한 후, 임시 기판을 제거하는 것을 특징으로 한다. 이러한 방식으로, 본 발명에 따른 방사-방출 반도체 디바이스가 획득된다.
본 발명에 다른 방법에 대한 바람직한 실시예에서, 접착층에 의해 반도체 본체에서 전기적 절연층의 반대편에 기판을 부착한다. 이러한 방식으로, 본 발명에 따른 방사-방출 반도체 디바이스를 위해 필요한 공지된 바이폴라 트랜지스터의 구조에 대한 반전을 간단한 방법으로 달성한다.
예를 들면, 선택적 화학 에천트(selective chemical etchant)를 이용하여 전기적 절연층을 제거할 수 있는데, 그 결과로 콜렉터 영역은 자유 반도체 표면에 접하게 된다.
바람직하게는, 이온 주입(ion implantation)에 의해 반도체 기판 내에 매립형 격리층(buried isolating layer)이 형성되고, 반도체 본체는 격리층의 상부에 위치된 반도체 기판의 부분에 의해 형성되며, 임시 기판은 격리층 아래에 위치된 반도체 기판의 부분에 의해 형성된다. 이와 다르게, 반도체 재료로 이루어진 얇은 층은 실리콘-온-인슐레이터 웨이퍼(silicon-on-insulator wafer)의 실리콘층에 의해 형성될 수 있다. 이러한 방법은 또한 고 수율 공정(high-yield process)을 이용하여 반도체 본체 내에 집적 회로를 형성하는 데 있어서 매우 적합하게 사용될 수 있다. 본 발명에 의하면, 이러한 IC는 광 신호 교환(optical signal exchange)의 가능성을 갖게 된다. 이를 위하여, 바람직하게는 제 2 서브-영역이 접하는 반도체 본체의 다른 표면은 방사 도전체를 구비하고, 이러한 방사 도전체는 디바이스 내에서 생성될 방사를 방사 도전체 내에 결합시키는 수단을 구비한다. 상기 방사 도전체는 반도체 본체의 상이한 위치에서, 방사가 반도체 본체 내에 결합되고 그 위치에서 검출될 수 있게 하는 유사한 수단을 구비할 수 있다.
본 발명의 이러한 측면 및 다른 측면은 이하에서 설명되는 실시예(들)를 참조함으로써 명확해지고 명백해질 것이다.
이러한 도면은 실제 축적대로 도시되지 않았고, 그 중에서도 두께 방향에서의 크기 등과 같은 몇몇 크기는 명확성을 위해 과장되었다. 서로 다른 도면 내에서 대응하는 영역 또는 부분은 가능한 한 동일한 참조 부호를 이용하여 표시하였다.
도 1은 본 발명에 따른 방사-방출 반도체 디바이스의 제 1 실시예를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도이다. 이러한 디바이스(10)는 반도체 본체(1) 및 기판(2)을 포함한다. 반도체 본체(1) 내에는 각각 접속 영역(6, 7, 8)을 구비하는 에미터 영역(3), 베이스 영역(4) 및 콜렉터 영역(5)을 포함하는 종형 바이폴라 트랜지스터가 존재한다. 콜렉터 영역(5)은 베이스 영역(4)에 접하는 제 1 서브-영역(5A)과, 적어도 디바이스(10)의 작동 중에, 제 1 서브-영역(5A)에 접하고 상기 제 1 서브-영역(5A)에 비해 더 고도로 도핑된 제 2 서브-영역(5B)을 포함한다. 본 명세서에서 제 1 서브-영역(5A)의 두께 및 크기는, 베이스 영역(4)과 콜렉터 영역(5) 사이의 pn 접합 양단의 충분히 높은 역전압에서 전하 캐리어의 애벌런치 증식(avalanche multiplication)의 발생에 의해 콜렉터 영역(5) 내에 방사가 발생되도록 선택되었다.
본 발명에 따르면, 콜렉터 영역(5)의 제 2 서브-영역(5B)은 제 1 서브-영역(5A)에 비해 더 작은 두께를 갖고 반도체 본체(1)의 자유 표면에 접한다. 그것에 의해서, 한편으로 생성된 방사의 더 작은 부분이 흡수 또는 다른 원인에 의해 손실되고, 다른 한편으로 생성된 방사가 예를 들면, 신호를 반도체 디바이스(10)의 다른 부분으로 도광(guide)시킬 수 있게 하는 신호원으로서 보다 용이하게 사용될 수 있게 한다. 이러한 실시예에서, 콜렉터 영역(5)의 제 2 서브-영역(5B)에 접하는 반도체 본체(1)의 표면은 생성된 방사를 투과시키는 전기적 절연층(9)으로 피복되고, 그 위에 생성된 방사를 투과시키는 부분(11A)을 갖는 게이트 전극(11)이 위치된다. 디바이스(10)의 작동 중에, 콜렉터 영역(5)의 제 2 서브 영역(5B)은 반도체 본체(1)의 표면 부근의 도전 채널로서 형성되고, 이러한 도전 채널은 게이트 전극(11)에 대한 적합한 전위(potential)에 의해 제 1 서브-영역(5A) 내에 유도된다. 이러한 경우에, 게이트 전극(11)은 금속, 예를 들면 알루미늄으로 이루어지고, 방사가 반도체 본체(1)로부터 방출될 수 있게 하는 개구(11A)를 구비한다. 개구(11A)가 충분히 작은 크기를 가지면(본 명세서에서는 예를 들면 0.75㎛의 직경을 갖는 원형 개구이면), 디바이스(10)의 작동 중에 전극(11) 아래에 연속 채널이 형성될 수 있을 것이다.
이 실시예에서, 반도체 본체(1)는 접착층(12)에 의해 기판(2)(본 명세서에서는 유리를 포함함)에서, 콜렉터 영역(5)의 제 2 서브-영역(5B)에 접하는 자유 표면 반대편에 위치된 다른 표면에 부착된다. 이것에 의해서, 흡수에 의한 방사의 손실이 더욱 감소될 수 있다. 추가하여, 본 발명에 따른 디바이스(10)는 이하에서 설명되는 바와 같이 이러한 방식으로 용이하게 제조될 수 있다. 이러한 제조와 관련하여, 이와 같은 경우에 에미터 영역(3), 베이스 영역(4) 및 콜렉터 영역(5)의 접속 영역(6, 7, 8)은 콜렉터 영역(5)의 제 2 서브-영역(5B)에 접하는 반도체 본체(1)의 자유 표면에 위치한다.
에미터 영역(3)은 전기 도전체를 경유하여, 에미터 접속 영역(6)(도 1의 후면)에 접속된다.
이 실시예의 디바이스(10)는 콜렉터 영역(5)의 제 2 서브-영역(5B)이 접하는 표면 상에 방사 도전체(14)를 포함하는데, 이러한 방사 도전체(14)는 디바이스(10) 내에 생성된 방사를 방사 도전체(14) 내에 결합시키는 수단을 구비한다. 본 명세서에서 상기 도전체(14)는 실리콘 질화물로 이루어진 1㎛ 두께의 스트립 형상 영역을 포함하고, 이러한 영역은 이와 같은 경우에 실리콘 이산화물로 이루어진 절연층(9) 상에 제공된다. 게이트 전극(11) 내의 개구(11A) 상에 위치되는 도전체(14)의 단부면(end face)은 에칭에 의해서 반도체 본체(1)의 표면에 대해 대략 45°의 각도를 포함하고, 미러 표면으로서 기능하는 알루미늄층(15)으로 피복된 경사면(bevel face)을 구비한다. 이러한 방식으로 디바이스(10) 내에서 생성된 방사는 도전체(14) 내에 결합된다. 베이스 영역(4)의 접속 영역(7)의 위치에서, 도전체(14)는 접속 영역(7)을 표시하기 위해 도면 내에서 끊어져 있는데, 사실은 접속 영역(7)이 도전체(14)가 위치하는 도면의 평면 뒤에 위치한다. 스트립 형상 도전체(14)의 측면뿐만 아니라 상부면은 실리콘 이산화물로 이루어진 다른 층(16)에 의해 피복되고, 그 결과로 도전체(14)는 대략 1.8의 굴절률을 갖는 실리콘 질화물보다 더 낮은 굴절률(n=1.4)을 갖는 재료(Si02)에 의해 둘러싸여 있다. 도전체(14)의 실리콘 질화물 부분은 그 단면이 대략 1㎛×1㎛의 크기를 갖는다. Si02층(9, 16)은 수 십 ㎛의 두께를 갖는다.
본 실시예의 디바이스(10)는 집적 회로를 포함하고, 서로에 대해 전기적으로 절연되어 있는 그의 2개의 부분은 서로에 대해 광 통신할 수 있다. 제 1 부분은 도 1에 도시되어 있고, 제 2 부분은 그 오른편에 위치되며, 방사 도전체(14)의 다른 단부(end portion)는 상기 위치에서 도전체(14)로부터의 방사가 반도체 본체(1)에 입사될 수 있게 하는 미러 표면을 구비하고, 그것에 의해 예를 들면, 역전압이 인가되는 방사 감지형 pn 접합이 검출될 수 있게 한다.
이러한 경우에, 반도체 본체(1)는 다수의 적절히 도핑된 반도체 영역(60, 70, 80)을 포함하고, 그 위에 트랜지스터의 접속 영역(6, 7, 8)이 위치되며, 이들은 실리콘 이산화물을 포함하는 소위 트렌치 절연 영역(trench insulation regions)(20)에 의해 서로에 대해 전기적으로 분리되어 있다. 도전체 트랙(61, 71)은 각각 에미터 영역(3) 및 베이스 영역(4)은 연관된 반도체 영역(60, 70)에 결합시킨다. 반도체 영역(80)은 콜렉터 영역(5)에 대해 직접 접속된다. 디바이스(10)는 또한 실리콘 이산화물로 이루어진 다른 절연층(30, 31)을 더 포함하고, 이들은 도전체 트랙(61, 71) 사이에서 필요한 상호 전기적 절연체를 제공하며, 이들은 반도체 본체(1)를 접착층(12)으로부터 분리한다.
이러한 디바이스(10)의 제조는 이하에서 설명될 것이다.
도 2 내지 도 5는 본 발명에 따른 방법에 대한 일실시예를 이용하는 연속적인 여러 제조 단계에서, 본 실시예의 디바이스(10)를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도이다. 이러한 공정은 n형 실리콘으로 이루어진 반도체 기판(222)(도 2 참조)으로부터 시작되고, 그 내부에는 산소 이온 주입에 의해 전기적 절연층(9)이 형성되어 있다. 상기 반도체 기판 위에는 반도체 본체(1)가 형성될 부분(111)이 존재하고, 상기 반도체 기판 아래에는 형성될 디바이스(10)의 임시 기판으로서 기능하는 다른 부분(22)이 존재한다. 이와 다르게, 실리콘-온-인슐레이터(SOI) 웨이퍼에서 시작할 수도 있다. 이러한 경우에, 반도체 본체(111)는 SOI 웨이퍼의 실리콘층으로 형성된다.
다음으로 (도 3 참조), 도 1을 참조하여 설명된 바와 같은 바이폴라 트랜지스터를 기판(222)의 부분(111) 내에 형성한다. 이러한 공정에서, 반도체 본체(1)의 표면은 결과적으로 절연층(31)에 의해 피복된다.
그 후에 (도 4 참조), 접착층(12)을 이용하여 유리 기판(2)을 디바이스에 부착한다.
다음에 (도 5 참조), KOH 수용액으로 에칭하여 임시 기판(22)을 제거한다. 이러한 공정에서, 실리콘 이산화물로 이루어진 절연층(9)을 에칭 차단층(etch-stop layer)으로서 사용하고, 이러한 절연층(9)은 결과적으로 노출되어 콜렉터 영역(5)에 접하는 반도체 본체(1)의 자유 표면에 대한 광 투과성 코팅(optically transparent coating)을 형성한다. 그 후에 (도 1 참조) 기화(evaporation), 포토리소그래피 및 에칭을 이용하여 개구(11A)를 구비하는 게이트 전극(11)을 형성한다. 그와 동시에 접속 영역(6, 7, 8)이 형성된다. 이를 위하여, 반도체 영역(60, 70, 80)이 표면에 접하는 원하는 위치에서 절연층(9) 내에 미리 개구를 형성한다.
다음에, 연속적으로 기화, 포토리소그래피 및 에칭을 실행하여 스트립 형상 방사 도전체(14)를 형성하고, 개구(11A) 위에 위치된 그의 단부에서 표면에 대해 45° 각도로 연장되는 측면을 형성한다. 이 측면에는 기화에 의해 금속층(15)이 제공되는데, 이 금속층은 반도체 본체(1)로부터 방사 도전체(14)로 방사를 전달하는 미러의 역할을 한다. 방사 도전체(14)의 제조는 실리콘 이산화물층(16)을 도포함으로써 완료되고, 결과적으로 스트립 형상 방사 도전체(14)의 상부면 및 측면이 더 낮은 굴절률을 갖는 층으로 피복되게 된다. 여기에서 개별적인 즉시 사용 가능 디바이스(ready-to-use devices)(10)는 절단(sawing) 등과 같은 분리 기법을 이용하여 획득될 수 있다.
도 6은 본 발명에 따른 방사-방출 반도체 디바이스의 제 2 실시예를 두께 방향에 대해 수직으로 도시하는 개략적인 단면도이다. 이전의 실시예에서의 디바이스와의 가장 중요한 차이는 다음과 같다. 첫 번째로, 이 예에서 콜렉터 영역의 서브-영역(5B)을 제조 공정의 시작 부분에서 형성한다. 그 다음에 형성될 디바이스의 부분(111)은 매우 얇은, 예를 들면 20㎚ 두께의 n+층(5B)을 포함하고, 그 위에 더 두꺼운 n-층(5A)이 제공된다. 그에 따라서 획득된 중요한 이점은 도 2에 도시된 바와 같고, 부분(111)이 오로지 매우 얇은 n+층(5B)만을 포함하고 있는 구조물을 특정 회사로부터 구매할 수 있다는 것이다. 얇은 n+층(5B) 상에 더 두꺼운 n-층(5A)을 추가적으로 제공하는 것은 실질적으로 얇은 n+층(5B)의 확대(widening)를 초래하지 않아야 한다. 얇은 n+층(5B)의 존재와 관련하여, 본 실시예의 디바이스(10)는 또한 게이트 전극을 포함하지 않는다. 두 번째로, 본 실시예에서 베이스 영역(4)은 콜렉터 영역(5)의 제 1 서브-영역(5A)에 접하고 실리콘과 게르마늄의 혼합 결정을 포함하는 부분(4A)을 포함한다. 베이스 영역(4) 내에서 이러한 국부적인 밴드 갭의 감소에 의해서, 콜렉터 전류는 방사의 생성을 유발하기에 충분할 정도로 커질 수 있다. 여기에서 베이스 영역(4)의 부분(4A)은 30 at.%의 게르마늄을 포함하고, 대략 20㎚의 두께를 갖는다. 또한, 베이스 영역(4)은 다결정 p+형 실리콘층(71)의 외방 확산(outdiffusion)에 의해 형성된 상기 부분(4A) 및 영역(4B) 상에 위치된 30㎚ 두께의 실리콘 부분(4C)을 포함하고, 여기에서 이 부분(4C)은 또한 도전체 트랙으로서 기능한다. 이러한 경우에, 또한 다결정 실리콘층(33)으로부터 n형 불순물(impurity)을 외방 확산하는 것에 의해 n형 에미터 영역(3)을 형성한다. 다결정층(71, 33)은 얇은 실리콘 질화물층(35)에 의해 서로에 대해 분리된다. 콜렉터 영역(5)의 서브-영역(5B)에 대한 상술된 이온 주입 및 바이폴라 트랜지스터의 제조와 관련된 세부 사항을 제외하고, 본 발명에 따른 방법을 이용하는 제조는 도 2 내지 도 5를 참조하여 설명된 바와 같은 이전의 실시예에서의 디바이스(10) 제조와 다르지 않다.
본 발명의 범주 내에서, 당업자에 의해 여러 변형 및 수정이 이뤄질 수 있으므로, 본 발명은 본 명세서에 설명된 실시예로 한정되지 않는다. 예를 들면, 디바이스는 상이한 형상 및 상이한 크기를 갖도록 제조될 수 있다.
Si로 이루어진 반도체 본체 대신에, Ge, 또는 GaAs나 InP 등과 같은 Ⅲ-Ⅴ 화합물로 이루어진 반도체 본체를 사용할 수도 있다. 본 발명은 특히 이러한 반도체 재료가 InAs 또는 AIP 등과 같이 간접 타입인 경우에, 이점을 제공한다.
Si로 이루어진 반도체 본체의 경우에, (배타적으로 오로지) 단결정 실리콘만을 포함해야 할 필요는 없다. 소정 응용 분야에 대해서는 다결정 부분도 적합할 것이다.
집적 회로의 형태를 갖는지 여부와 무관하게, 이러한 디바이스는 다이오드 및/또는 트랜지스터 및 저항 및/또는 캐패시터 등과 같은 다른 능동(active) 및 수동(passive) 반도체 소자 또는 전자 부품(electronic components)을 포함할 수 있다는 것을 또한 유의해야 한다. 물론 그 제조는 그에 따라 유효하게 조정되어야 한다.
Claims (21)
- 반도체 본체(semiconductor body)(1) 및 기판(2)을 포함하는 방사-방출 반도체 디바이스(radiation-emitting semiconductor device)(10)로서,상기 반도체 본체(1)는 각각 접속 영역(6, 7, 8)을 갖는 에미터 영역(emitter region)(3), 베이스 영역(base region)(4) 및 콜렉터 영역(collector region)(5)을 구비하는 종형 바이폴라 트랜지스터(vertical bipolar transistor)를 포함하고,상기 베이스 영역(4)과 상기 콜렉터 영역(5) 사이의 경계 영역(boundary)은 pn 접합(pn junction)을 형성하고, 작동 중에 상기 pn 접합 양단의 역전압(reverse voltage) 또는 충분히 높은 콜렉터 전류에서, 전하 캐리어(charge carriers)의 애벌런치 증식(avalanche multiplication)이 발생되어 상기 콜렉터 영역(5) 내에서 방사(radiation)가 생성되게 하며,상기 콜렉터 영역(5)은 생성된 방사가 투과할 수 있는 두께를 갖고,상기 콜렉터 영역(5)은 상기 반도체 본체(1)의 자유 표면(free surface)에 접하고 있는방사-방출 반도체 디바이스.
- 제 1 항에 있어서,상기 콜렉터 영역(5)은 상기 베이스 영역(4)에 접하는 제 1 서브-영역(first sub-region)(5A)과, 상기 제 1 서브-영역(5A)에 접하고 상기 제 1 서브-영역(5A)보다 더 높은 전도도를 갖는 제 2 서브-영역(5B)을 포함하고,상기 콜렉터 영역(5)의 상기 제 2 서브-영역(5B)은 상기 제 1 서브-영역(5A)보다 더 작은 두께를 갖고 상기 반도체 본체(1)의 상기 자유 표면에 접하는방사-방출 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 콜렉터 영역(5)에 접한 상기 반도체 본체(1)의 상기 표면은 전계 발광 재료(electroluminescent material)를 포함하는 층(40)으로 피복되는 방사-방출 반도체 디바이스.
- 제 1 항 또는 제 2 항에 있어서,상기 콜렉터 영역(5)에 접한 상기 반도체 본체(1)의 상기 표면은 생성된 상기 방사를 투과하는 전기적 절연층(9)으로 피복되고, 상기 전기적 절연층(9) 상부에는 생성된 상기 방사를 투과하는 부분(11A)을 갖는 게이트 전극(11)이 존재하는 방사-방출 반도체 디바이스.
- 제 4 항에 있어서,상기 디바이스(10)의 작동 중에, 상기 콜렉터 영역(5)의 상기 제 2 서브-영역(5B)은 상기 반도체 본체(1)의 상기 자유 표면 부근의 도전 채널(conductive channel)에 의해 형성되고, 상기 도전 채널은 상기 게이트 전극(11)에 의해 상기 제 1 서브-영역(5A) 내에 유도되는 방사-방출 반도체 디바이스.
- 제 5 항에 있어서,상기 게이트 전극(11)은 개구(11A)를 구비하는 금속층을 포함하는 방사-방출 반도체 디바이스.
- 제 1 항, 제 2 항, 제 4 항, 제 5 항 및 제 6 항 중 어느 한 항에 있어서,상기 콜렉터 영역(5)의 상기 제 1 서브-영역(5A)에 접하는 상기 베이스 영역(4)의 부분(4A)은 상기 베이스 영역(4B, 4C)의 나머지 부분 및 상기 콜렉터 영역(5)에 비해서 더 작은 밴드 갭(band gap)을 갖는 반도체 재료를 포함하는 방사-방출 반도체 디바이스.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 반도체 본체(1)는 접착층(adhesive layer)(12)에 의해 상기 콜렉터 영역(5)에 접하는 상기 자유 표면 반대편의 다른 표면측에서 상기 기판(2)에 부착되는 방사-방출 반도체 디바이스.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,상기 에미터 영역(3), 상기 베이스 영역(4) 및 상기 콜렉터 영역(5)의 상기 접속 영역(6, 7, 8)은 상기 콜렉터 영역(5)에 접하는 상기 반도체 본체(1)의 상기 표면에 위치되는 방사-방출 반도체 디바이스.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,방사 도전체(radiation conductor)(14)는 상기 디바이스(10) 내에서 생성된 상기 방사를 상기 방사 도전체(14)에 결합시키는 수단(15)을 구비하고, 상기 방사 도전체(14)는 상기 콜렉터 영역(5)에 접하는 상기 표면 상에 존재하는 방사-방출 반도체 디바이스.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,상기 디바이스(10)는 생성된 상기 방사를 이용하여 서로에 대해 광 통신(optical communication)하는 2개의 전기적 절연 영역을 구비하는 집적 회로를 형성하는 방사-방출 반도체 디바이스.
- 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,상기 반도체 본체(1)의 재료는 실리콘을 포함하고,적용 가능한 경우에 보다 작은 밴드 갭을 갖는 반도체 재료를 포함하는 상기 베이스 영역(4)의 부분(4A)은 실리콘 및 게르마늄 복합체를 포함하는방사-방출 반도체 디바이스.
- 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,상기 기판(2)은 절연체를 포함하는 방사-방출 반도체 디바이스.
- 방사-방출 반도체 디바이스(10)의 제조 방법으로서,반도체 본체(1) 내의 종형 바이폴라 트랜지스터는 접속 영역(6, 7, 8)을 구비하는 콜렉터 영역(5), 베이스 영역(4) 및 에미터 영역(3)으로 형성되고,상기 반도체 본체(1)는 전기적 절연층(9)에 의해 임시 기판(temporary substrate)(22)으로부터 분리된 반도체 재료로 이루어진 얇은 층(111)으로서 형성되며,상기 종형 바이폴라 트랜지스터는 상기 반도체 본체(1) 내에 형성되고, 다음에 상기 반도체 본체(1)에서 상기 전기적 절연층(9)의 반대편에 상기 기판(2)을 부착한 후, 상기 임시 기판(22)을 제거하는방사-방출 반도체 디바이스의 제조 방법.
- 제 14 항에 있어서,상기 기판(2)은 접착층(12)에 의해 상기 반도체 본체에서 상기 전기적 절연층(9)의 반대편에 부착되는 방사-방출 반도체 디바이스의 제조 방법.
- 제 14 항에 있어서,상기 전기적 절연층(9)을 제거하면, 결과적으로 상기 콜렉터 영역(5)이 자유 반도체 표면에 접하게 되는 방사-방출 반도체 디바이스의 제조 방법.
- 제 14 항에 있어서,상기 절연층(9)은 방사를 투과시키는 전기 도전층으로 코팅되는 방사-방출 반도체 디바이스의 제조 방법.
- 제 17 항에 있어서,상기 전기 도전층은 게이트로서 기능하고,상기 콜렉터 영역(5) 내에 반전 채널(inversion channel)이 형성되는방사-방출 반도체 디바이스의 제조 방법.
- 제 14 항에 있어서,반도체 기판(222) 내에서 상기 전기적 절연층(9)은 이온 주입(ion implantation)에 의해 형성되고,상기 반도체 본체(1)는 상기 절연층(9) 상부에 위치된 상기 반도체 기판(222)의 부분(111)으로 형성되며,상기 임시 기판(22)은 상기 절연층(9) 아래에 위치된 상기 반도체 기판(222)의 부분(22)으로 형성되는방사-방출 반도체 디바이스의 제조 방법.
- 제 14 항에 있어서,반도체 재료로 이루어진 상기 얇은 층(111)은 실리콘-온-인슐레이터 웨이퍼(silicon-on-insulator wafer)의 실리콘층으로 형성되는 방사-방출 반도체 디바이스의 제조 방법.
- 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,상기 콜렉터 영역(5)에 접하는 상기 반도체 본체(1)의 상기 표면은 방사 도전체(14)를 구비하고,상기 방사 도전체(14)는 작동 중에 상기 디바이스(10) 내에서 생성된 상기 방사를 상기 방사 도전체(14) 내에 결합시키는 수단(15)을 구비하는방사-방출 반도체 디바이스의 제조 방법.
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