KR20050080567A - 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법 - Google Patents

낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법 Download PDF

Info

Publication number
KR20050080567A
KR20050080567A KR1020040008626A KR20040008626A KR20050080567A KR 20050080567 A KR20050080567 A KR 20050080567A KR 1020040008626 A KR1020040008626 A KR 1020040008626A KR 20040008626 A KR20040008626 A KR 20040008626A KR 20050080567 A KR20050080567 A KR 20050080567A
Authority
KR
South Korea
Prior art keywords
thin film
cover layer
lattice
layer
heat treatment
Prior art date
Application number
KR1020040008626A
Other languages
English (en)
Other versions
KR100554204B1 (ko
Inventor
홍석원
송석찬
배덕규
김현우
윤의준
부용림
그린죠셉이.
Original Assignee
재단법인서울대학교산학협력재단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인서울대학교산학협력재단 filed Critical 재단법인서울대학교산학협력재단
Priority to KR1020040008626A priority Critical patent/KR100554204B1/ko
Publication of KR20050080567A publication Critical patent/KR20050080567A/ko
Application granted granted Critical
Publication of KR100554204B1 publication Critical patent/KR100554204B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 격자 이완된 반도체 박막 형성 방법에 관한 것으로서, 반도체 박막의 표면을 평탄하게 유지하면서 격자를 이완시켜 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체 박막을 형성하는 방법을 제공하는 것을 목적으로 한다. 상기 목적을 달성하기 위해, 본 발명에서는 반도체 기판 상에 반도체 기판과 격자상수가 다른 물질로 이루어진 박막층을 성장시킨 다음, 박막층 상에 화학적 제거가 가능한 막을 덮개층(capping layer)으로서 형성하고, 이 결과물을 열처리하여 박막층을 이완시킨다. 열처리 후, 덮개층을 화학적 식각을 통해 제거함으로써 표면이 평탄하고 격자가 이완된 박막층을 얻는다. 박막층의 두께를 변화시키면 격자의 이완 정도를 조절할 수 있고, 덮개층에 의해 표면의 평탄도는 일정하게 유지된다.

Description

낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체 박막 형성 방법{Method of fabricating relaxed smooth thin film semiconductor layers}
본 발명은 격자 이완된 반도체 박막 형성 방법에 관한 것으로, 보다 상세하게는 후속 공정에서 성장할 별도의 박막의 가상 기판(virtual substrate)으로 사용될 수 있는 양질의 이완된 반도체 박막 형성 방법에 관한 것이다.
가상 기판은 그 위에 임의로 조절 가능한 격자의 박막을 성장시킬 수 있다는 측면에서 산업적 효용성이 있다. 그 예로서 격자 이완된 SiGe 위에 성장시킨 Si에는 인장력이 가해져 변형(strain)이 발생되고, 이와 같은 변형된(strained) Si은 전자 및 홀 이동도 특성에 있어서 장점을 가진다. 따라서, 이러한 층을 사용하면 고속·저소비전력을 가진 고성능 소자에 이를 수 있기 때문에 마이크로전자의 거의 모든 분야에서 관심의 대상이다. 또한 격자 이완된 박막은 그 격자상수가 적절히 조절될 경우 나이트라이드(nitride), 실리사이드(silicide), 강유전체(ferroelectric), Ⅲ-Ⅴ족 화합물 반도체 등을 기반으로 한 소자를 기존의 Si 기반 집적 공정에 바로 적용할 수 있게 한다.
격자 이완된 박막이 산업적으로 그 활용가치를 인정받기 위해서는 몇 가지 특성이 충족되어야 한다. 첫째, 격자의 이완 정도가 후속 공정에서 성장시킬 막에 응력을 가해줄 수 있는 수준이어야 한다. 둘째, 집적 공정에서 사진 식각 공정 등에 악영향을 미치지 않도록 표면 거칠기가 낮아야 한다. 표면 거칠기가 낮으면 그 위에 증착되는 박막의 결정성을 향상시킬 수 있으며 박막간의 부착력을 증가시키는 효과도 있다. 셋째, 소자 특성 저하의 원인인 전위(dislocation)의 농도가 낮아야 한다.
격자를 이완시키는 종래의 방법은 Si 기판 위에 SiGe 박막을 이용한 연구가 주를 이루고 있다. 이는 SiGe 박막 성장과 동시에 Ge의 농도를 점진적으로 증가시키는 완충막(compositionally graded buffer layer)을 사용하는 것이다. 하지만 이와 같은 방법으로 완충막을 성장시킬 경우 Ge 함유량이 점진적으로 증가하기 때문에 결국에는 완충막 자체에 응력이 가해질 것이고, 이 응력에 의해 표면은 거칠게 나타난다. 그 결과, 차세대 소자 제작을 위한 고밀도 집적 공정에 문제를 야기할 수 있다. 결국 종래의 방법을 이용하면서 표면 거칠기를 10 nm 이하로 유지하기 위해서는, 변화의 정도를 늦추기 위해 완충막의 두께를 5 ~ 10 mm 정도로 증가시키는 수밖에 없다.
완충막의 두께를 증가시키지 않으면서 표면 거칠기를 낮추기 위해, 화학 기계적 연마(chemical mechanical polishing : CMP) 공정을 추가하여 표면을 평탄화시키고 있다. CMP 방법에서는 평탄화가 필요한 재료에 적당한 압력을 가하여 회전시키면서 화학약품, 슬러리(slurry), 초순수 등을 첨가하여 표면을 연마한다. 이러한 CMP 공정은 표면을 평탄화하는 데에는 효과가 있지만, 슬러리와 유해 화학약품 등의 소비재 사용은 물론 공정 후에는 반드시 별도의 세정을 진행해야만 하는 경제적, 환경적인 문제점이 있다. 또한 CMP 공정에 사용되는 슬러리와 유해 화학약품에 의해 공정 중 미세한 결함이나 스크래치(scratch)가 발생할 수 있으며, 압력을 인가하는 접촉 방식이기 때문에 대상 기판 표면에 직접적으로 물리적인 응력이 가해지므로 심할 경우 기판을 손상시킬 우려가 있다. 기판 손상을 방지하기 위하여 연마율을 낮추게 되면 표면 가공의 정밀도가 저하되고 가공시간이 지연되어 공정 효율이 저하된다. 뿐만 아니라 공정 자체가 고가인데다가 반도체 박막에 이물질이 많이 함유되어 문제가 있다. 즉, 연마 과정에서 슬러리의 화학적, 기계적 반응에 의해 Si 기판 또는 박막에 손상이 가해질 수 있고, 이는 결국 후속의 집적 공정에서 결함을 생성시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체 박막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 격자 이완된 반도체 박막 형성 방법에서는, 반도체 기판에 상기 반도체 기판과 격자상수가 다른 이종 박막을 성장시키고, 그 위에 덮개층을 형성한 다음, 이들을 열처리하여 상기 이종 박막의 격자를 이완시킨다. 열처리 후에는 식각을 통해 상기 덮개층을 제거한다. 이로써, 표면이 평탄하면서도 격자 이완된 반도체 박막을 얻을 수 있다.
여기서, 상기 반도체 기판은 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판을 이용할 수 있다. 상기 이종 박막은 SiGe, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층으로 형성할 수 있으며, 그 두께는 바람직하기로는 1 nm 내지 1000 nm의 넓은 범위에서 정할 수 있다.
상기 이종 박막을 성장시키기 위한 방법으로는 각종 고상 증착법(e-beam evaporators, sublimation sources, Knudsen cell), 이온빔 증착법, 또는 기상 에피택시 증착법(ALE, CVD, AP-CVD, PE-CVD, RT-CVD, UHV-CVD, LP-CVD, MO-CVD, CB-CVD, GS-MBE 등)을 이용할 수 있다.
상기 덮개층은 TEOS, SiO2, SiNx 또는 이들의 조합을 사용할 수 있으며, 이들의 성장에는 상기의 성장 방법들을 이용할 수 있다.
상기 열처리는 퍼니스 어닐링(furnace annealing) 또는 급속 열 가열(rapid thermal heating)로 수행할 수 있으며, 상기 급속 열 가열은 램프 가열(lamp heating), 직류 전류 가열(DC current heating) 또는 레이저 가열(laser heating)일 수 있다.
상기 덮개층을 제거하는 단계는 불산, 인산 등의 용액과, 트리플로로메탄(CHF3), 테트라플로로메탄(CF4), 아르곤(Ar), 산소, 염소 등의 가스를 이용하는 플라즈마 식각을 이용할 수 있다.
바람직한 실시예에서는, UHV-CVD를 이용하여 Si 기판에 SiGe 박막을 성장시키고 PE-CVD로 SiO2 덮개층을 형성한다. 그리고 이를 퍼니스 어닐링을 통해 열처리한 후 덮개층은 HF 희석액 식각을 통해 제거한다.
본 발명에 있어서 열처리는 반도체 기판과 그 상부의 이종 박막 사이의 격자상수 차이에 의해 유발되는 응력을 완화시켜서 격자의 이완을 가능케 한다. 또한, 덮개층은 이종 박막 표면의 원자 이동을 억제하기 때문에 열처리에 의해 격자가 이완되는 동안에도 표면이 평탄하게 유지하는 역할을 한다. 이 두 가지 효과를 통해 평탄하면서도 격자가 이완된 반도체 박막을 얻을 수 있다.
기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 1a 내지 도 1c는 본 발명에 따라 이완된 반도체 박막을 형성하는 방법을 순차적으로 설명하기 위한 사시도들이다.
먼저 도 1a와 같이 반도체 기판(100) 위에 박막층(110)을 형성하는데, 이 박막층(110)은 반도체 기판(100)과 격자상수가 다른 이종 박막으로 성장시킨다. 이종 박막을 성장시키기 위한 방법으로는 각종 고상 증착법(e-beam evaporators, sublimation sources, Knudsen cell), 이온빔 증착법, 기상 에피택시 증착법(ALE(atomic layer epitaxy), CVD(chemical vapor deposition), AP-CVD(atmospheric CVD), PE-CVD(plasma enhanced CVD), RT-CVD(rapid thermal CVD), UHV-CVD(ultra high vacuum CVD), LP-CVD(low pressure CVD), MO-CVD(metalorganic CVD), CB-CVD(chemical beam CVD), GS-MBE(gas-source molecular beam epitaxy) 등) 등을 이용할 수 있다. 박막층(110)은 성장 후 전위 생성 및 표면 굴곡에 의해 이완되지 않을 정도의 두께, 그러나 충분한 응력을 가해줄 수 있는 두께로 성장시킨다. 바람직하기로는 1 nm 내지 1000 nm의 넓은 범위에서 정할 수 있다. 또한 층의 열역학적 불안정성이 방지될 수 있도록 얇게 형성하는데, 이러한 얇은 층 안에는 변형이 효과적으로 축적될 수 있다.
박막층(110)으로 SiGe, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층을 성장시키는 것이 바람직하다. 그럴 경우 반도체 기판(100)으로는 Si, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 등의 기판이 사용될 수 있다. 이러한 기판들 상에, SiGe, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층이 높은 결정 품질로 성장될 수 있다. 그리고 이들 기판은 안정한 웨이퍼이므로 제조 단계에서 변형층 취급을 용이하게 한다. 예를 들어 박막층(110)으로서 SiGe를 성장시키는 경우, 반도체 기판(100)으로 Si 기판을 사용하여 박막층(110)의 두께를 100 nm 내지 300 nm 범위로 성장시킨다.
다음으로 박막층(110) 위에 덮개층(120)을 형성한다. 덮개층(120)은 후속 열처리시 박막층(110)과의 계면에서 원자들의 확산을 억제할 수 있어야 하면서 후속 공정에서 식각을 통해 용이하게 제거될 수 있어야 한다. 이를 위해서는 TEOS(Tetra Ethyl Ortho Silicate), SiO2, SiNx 등의 막이 사용 가능하다. 그리고 그 성장 방법은 앞의 박막층(110)과 마찬가지로 각종 고상 증착법, 이온빔 증착법, 기상 에피택시 증착법 등을 이용할 수 있다. 바람직하기로는, 약 100 nm 두께의 SiO2 막을 형성한다.
덮개층(120)을 형성한 후에 박막층(110)의 격자를 이완시키기 위해 열처리를 실시한다. 열처리는 퍼니스 어닐링(furnace annealing) 또는 램프 가열(lamp heating), 직류 전류 가열(DC current heating), 레이저 가열(laser heating)과 같은 급속 열 가열(rapid thermal heating)로 수행할 수 있다. 열처리시에는 박막층(110)에 전위를 생성시킬 수 있을 정도의 에너지가 가해져야 한다. 도 1b는 이러한 열처리에 의해, 격자가 이완되지 않은 박막층(도 1a의 110)과 반도체 기판(100)이 이루는 계면에 전위(130)가 생성되면서 격자 이완된 박막층(110a)이 형성된 상태를 도시한다. 열처리는 덮개층(120)에 의해 박막층(110)의 원자 확산이 억제된 상태에서 전위(130)의 생성을 초래하여, 격자상수 차이에 의해 유발되는 응력을 완화시킴으로써 격자의 이완을 가능케 한다. 이와 동시에 덮개층(120)에 의한 원자 확산 억제로 이완된 박막층(110a)의 표면이 평탄하게 유지되도록 한다. 예를 들어 1000℃에서 20분 동안 진공 분위기에서 퍼니스 어닐링(furnace annealing)을 통해 열처리한다.
이후의 공정에서 덮개층(120)을 선택 식각할 수 있는 적절한 식각제, 예를 들어 SiO2 덮개층의 경우에는 불산(HF) 희석액 등을 이용하여 덮개층(120)을 제거한다. 이 때, 딥 방식(dip mode), 스프레이 방식(spray mode) 등을 이용할 수 있다. 덮개층(120)의 종류에 따라 적절한 식각 방법을 이용하는 것이 바람직하며, 예컨대 불산, 인산 등의 용액과, 트리플로로메탄(CHF3), 테트라플로로메탄(CF4), 아르곤(Ar), 산소, 염소 등의 가스를 이용하는 플라즈마 식각을 이용할 수 있다. 그 결과, 격자 이완된 박막층(110a)이 도 1c에서와 같이 평탄한 표면을 유지한 채 드러나게 된다. 이러한 박막 구조물은 그 위에 변형층을 형성하기 위한 가상 기판으로 사용될 수 있다.
본 발명에 있어서의 열처리는 반도체 기판(100)과 그 위에 성장시킨 박막층(110)의 격자상수 차이에 의해 유발되는 응력을 완화시켜서 격자의 이완을 가능케 한다. 또한, 덮개층(120)은 박막층(110) 표면의 원자 이동을 억제하기 때문에 열처리에 의해 격자가 이완되는 동안에도 표면이 평탄하게 유지되도록 한다. 이 두 가지 효과를 통해, 평탄하면서도 격자가 이완된 박막층(110a)을 얻을 수 있다. 반도체 기판 표면과 평행하게 만들기 위한 별도의 CMP, 표면 문지름(surface scrubbing), 산소 플라즈마 처리 및 다른 처리 기술을 사용할 필요가 없기 때문에 공정의 저비용화가 가능하다.
본 발명의 다른 실시예에서, 도 1c에 도시한 박막 구조물의 각 층 사이에 씨드층 또는 완충막과 같은 추가적인 층이 위치할 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
본 실험예에서 각 박막층을 성장시키는 데에 이용된 결정 성장 방법은 반응기의 기저 압력이 1×10-9 Torr인 초고진공 화학 기상 증착법(Ultra High Vacuum Chemical Vapor Deposition : UHV-CVD)이었으며, 반도체 기판 물질로는 Si(001) 기판을 사용하였다. 원료 물질로는 Si2H6(Disilane), GeH4(Germane)를 사용하였으며, 박막의 성장시 반응기 내의 압력은 1 mTorr 수준이었다.
반응기에 Si 기판을 장착한 후 600℃에서 박막층의 에피택시 성장을 위해 Si 완충막을 100 nm 정도 성장시킨 후 Si0.77Ge0.23 박막을 240 nm 성장시켰다.
도 2a는 본 발명의 실험예에 따라 형성한 박막층의 표면 거칠기를 나타내는 AFM(Atomic Force Microscope) 사진이고 도 2b는 격자의 이완 정도를 나타내는 엑스레이 회절(X-ray diffraction)을 이용한 역격자 지도(reciprocal lattice map)이다.
먼저, 박막층은 도 2a의 3 ㎛ × 3 ㎛ 크기 AFM 사진에서 보는 바와 같이, 그 평탄도가 1 nm 미만으로서 원자 단위의 평탄도를 나타내는 것을 알 수 있다. 또한 도 2b의 역격자 지도에서 나타나는 바와 같이, 기판의 피크와 박막층의 피크의 k∥값이 일치하는 것을 볼 수 있다. 이는 기판과 박막의 평면 내 격자상수(in-plane lattice parameter)가 일치하는 것으로, 박막이 전혀 이완되지 않았음을 의미한다.
도 2a 및 도 2b와 같은 결과를 나타내는 박막층을 1000℃에서 20분간 진공 퍼니스(vacuum furnace)를 이용해 열처리한 경우의 AFM 사진과 역격자 지도를 도 3a와 도 3b에 나타내었고, 상기의 박막층에 100 nm의 SiO2를 덮개층으로 형성하고 동일한 조건에서 열처리한 후의 AFM 사진과 역격자 지도를 도 4a와 도 4b에 나타내었다.
먼저 도 3a의 AFM 결과를 통해 덮개층이 없는 경우는 열처리시 표면에서 원자의 확산이 활발히 일어나고 그 결과, 표면 거칠기가 7.8 nm로서 매우 거칠게 됨을 알 수 있다. 이러한 표면 원자의 확산에 의해 박막층의 격자는 이완하게 되고 이는 도 3b에서 확인할 수 있다. 즉 박막층(SiGe)의 피크가 넓어지면서 <113> 방향으로 편향되는 것으로서 격자의 이완 정도를 계산할 수 있으며 이 값은 78 %이다.
이에 반해 SiGe 위에 SiO2 덮개층을 형성한 도 4a, 도 4b의 경우는 상이한 결과를 나타냄을 알 수 있다. 도 4a의 AFM 사진에 의하면 표면 거칠기가 0.68 nm로서 덮개층이 없는 도 3a의 경우의 10배 평탄한 것을 확인할 수 있다. 또한 표면 굴곡의 양상을 살펴보면, 경향성 없는 도 3a의 경우에 반해 수직인 선들이 교차하는, 이른바 크로스 해치(crosshatch) 패턴이 나타남을 알 수 있다. 이는 표면의 원자 확산에 의한 반응이 아닌, SiGe과 기판 사이의 격자 불일치에 의한 전위 생성의 영향으로 SiGe의 격자가 이완된 것을 의미한다. 이러한 격자의 이완 정도는 도 4b의 역격자 지도로 계산할 수 있으며, 그 값은 68 %이다.
이처럼 덮개층의 유무는 표면의 형상과 이완 정도에 큰 영향을 미치는 것을 알 수 있다. 이러한 결과를 얻게 된 원인으로 덮개층에 의해 SiGe 표면 원자의 확산이 억제되었음을 들 수 있다. 박막층이 충분히 두꺼운, 즉 격자 이완에 대한 구동력이 충분한 상태에서 열처리를 할 경우 시스템의 응력 에너지(stress energy)를 최소화할 수 있도록 격자를 이완하기 위해 표면의 원자들이 확산하여 표면에는 도 3a와 같이 굴곡이 생기는 것이다. 하지만 덮개층이 존재하는 경우에는 이와 같은 확산이 억제되기 때문에 박막은 표면 원자의 확산이 아닌 전위의 생성을 통해 격자를 이완하는 것이다. 그 결과 SiGe 표면에는 크로스 해치 패턴이 도 4a와 같이 나타나는 것이며, 굴곡도, 즉 표면 거칠기가 훨씬 낮은 표면을 얻을 수 있다.
이상, 본 발명의 상세한 설명에서 바람직한 실시예 등을 설명하였으나, 본 발명의 범위에서 벗어나지 않은 한도 내에서 여러 가지 변형이 가능함은 본 발명이 속하는 기술 분야에서 통상적 지식을 가진 자에게는 자명할 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명에서는 기판과 박막층 사이에 격자상수의 차이로 인해 응력 에너지가 존재하는 시스템에 있어서 열처리를 이용하여 격자를 이완시킨다. 열처리 공정 이전에 덮개층을 사용함으로써 덮개층이 박막층의 원자 확산을 억제하여 전위의 생성을 유발하고 결국 표면을 평탄하게 유지할 수 있다. 이와 같은 결과는 박막층의 두께가 나노미터 수준에서 가능한 것으로, 기존의 방법인 Ge의 농도를 점진적으로 증가시키는 완충막이 마이크로미터 수준의 막 두께를 필요로 한다는 사실을 비추어 볼 때 공정상의 시간적, 경제적 손실을 확연히 줄일 수 있음을 알 수 있다. 뿐만 아니라, 본 발명에서 얻어진 표면 거칠기는 기존의 방법에 비해 월등히 낮기 때문에 후속 공정에서의 문제점 또한 줄일 수 있다.
본 발명에 의하여 얻은 이완된 박막을 포함하는 박막 구조물은 그 위에 변형층을 형성하기 위한 가상 기판으로 사용될 수 있으며, 변형층을 구성하는 박막의 격자는 임의로 조절이 가능하다. 따라서, 이를 통해 소자 특성이 개선될 수 있다.
도 1a 내지 도 1c는 본 발명에 따라 격자 이완된 반도체 박막을 형성하는 방법을 설명하기 위한 사시도들이다.
도 2a는 본 발명의 실험예에 따라 반도체 기판 위에 형성한 박막층의 표면 거칠기를 나타내는 AFM(Atomic Force Microscope) 사진이고 도 2b는 격자의 이완 정도를 나타내는 엑스레이 회절(X-ray diffraction)을 이용한 역격자 지도(reciprocal lattice map)이다.
도 3a는 본 발명의 실험예에 따라 형성한 박막층을 열처리한 후의 표면 거칠기를 나타내는 AFM 사진이고 도 3b는 격자의 이완 정도를 나타내는 엑스레이 회절을 이용한 역격자 지도이다.
도 4a는 본 발명의 실험예에 따라 박막층과 덮개층을 형성하고 열처리 및 식각 공정을 진행한 후의 표면 거칠기를 나타내는 AFM 사진이고 도 4b는 격자의 이완 정도를 나타내는 엑스레이 회절을 이용한 역격자 지도이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판 110...박막층
110a...이완된 박막층 120...덮개층
130...전위

Claims (11)

  1. 반도체 기판에 상기 반도체 기판과 격자상수가 다른 이종 박막을 성장시키는 단계;
    상기 이종 박막 위에 덮개층을 형성하는 단계;
    상기 덮개층이 형성된 결과물을 열처리하여 상기 이종 박막의 격자를 이완시키는 단계; 및
    상기 열처리된 결과물에서 상기 덮개층을 식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  2. 제1항에 있어서, 상기 반도체 기판은 Si, Ge, GaAs, InP, GaN, InAs, GaP, Al2O3 또는 GaSb 기판인 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  3. 제1항에 있어서, 상기 이종 박막은 SiGe, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs, Si, GaN, AlN 또는 이들의 조합으로 구성된 이종접합층인 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  4. 제1항에 있어서, 상기 이종 박막의 두께는 1 nm 내지 1000 nm의 범위인 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  5. 제3항에 있어서, 상기 이종 박막은 고상 증착법, 이온빔 증착법, 또는 기상 에피택시 증착법으로 성장시키는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  6. 제1항에 있어서, 상기 덮개층은 TEOS, SiO2, SiNx 또는 이들의 조합인 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  7. 제6항에 있어서, 상기 덮개층은 고상 증착법, 이온빔 증착법, 또는 기상 에피택시 증착법으로 성장시키는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  8. 제1항에 있어서, 상기 열처리는 퍼니스 어닐링(furnace annealing) 또는 급속 열 가열(rapid thermal heating)로 수행하는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  9. 제1항에 있어서, 상기 열처리는 램프 가열(lamp heating), 직류 전류 가열(DC current heating), 레이저 가열(laser heating)로 수행하는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  10. 제1항에 있어서, 상기 덮개층을 제거하는 단계는 불산, 인산 등의 용액과, 트리플로로메탄(CHF3), 테트라플로로메탄(CF4), 아르곤(Ar), 산소, 염소 등의 가스를 이용하는 플라즈마 식각을 이용하는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
  11. Si 기판에 SiGe으로 구성된 이종 박막을 성장시키는 단계;
    상기 이종 박막 위에 SiO2로 구성된 덮개층을 형성하는 단계;
    상기 덮개층이 형성된 결과물을 열처리하여 상기 이종 박막의 격자를 이완시키는 단계; 및
    상기 열처리된 결과물에서 상기 덮개층을 불산(HF) 희석액으로 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 이완된 반도체 박막 형성 방법.
KR1020040008626A 2004-02-10 2004-02-10 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법 KR100554204B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040008626A KR100554204B1 (ko) 2004-02-10 2004-02-10 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040008626A KR100554204B1 (ko) 2004-02-10 2004-02-10 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050080567A true KR20050080567A (ko) 2005-08-17
KR100554204B1 KR100554204B1 (ko) 2006-02-22

Family

ID=37267350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040008626A KR100554204B1 (ko) 2004-02-10 2004-02-10 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법

Country Status (1)

Country Link
KR (1) KR100554204B1 (ko)

Also Published As

Publication number Publication date
KR100554204B1 (ko) 2006-02-22

Similar Documents

Publication Publication Date Title
JP4486753B2 (ja) 単結晶シリコン基板上に単結晶ゲルマニウム層を得る方法およびそれにより得られた生成物
US9337026B2 (en) Graphene growth on a carbon-containing semiconductor layer
US9209023B2 (en) Growing III-V compound semiconductors from trenches filled with intermediate layers
JP4907256B2 (ja) 半導体ヘテロ構造、および半導体ヘテロ構造を形成する方法
JP4659732B2 (ja) 半導体層を形成する方法
US20070051299A1 (en) Non-contact etch annealing of strained layers
US20060267024A1 (en) Semiconductor layer structure and process for producing a semiconductor layer structure
WO2008075449A1 (ja) 歪Ｓｉ基板の製造方法
KR20060039915A (ko) 완화된 실리콘 게르마늄 층의 에피택셜 성장
US10283356B2 (en) Semiconductor wafer comprising a monocrystalline group-IIIA nitride layer
US9048173B2 (en) Dual phase gallium nitride material formation on (100) silicon
JP2006032655A (ja) 炭化珪素基板の製造方法
US7147709B1 (en) Non-contact etch annealing of strained layers
US20210043442A1 (en) Method for improving flatness of semiconductor thin film
US10741393B2 (en) Methods for bottom up fin structure formation
KR100554204B1 (ko) 낮은 표면 거칠기와 높은 격자 이완 정도를 갖는 반도체박막 형성 방법
US20210175077A1 (en) Semipolar or nonpolar group iii-nitride substrates
JP2000260711A (ja) 半導体基板製造方法
JP6636239B2 (ja) 単結晶ダイヤモンドの製造方法、単結晶ダイヤモンド、単結晶ダイヤモンド基板の製造方法、単結晶ダイヤモンド基板及び半導体デバイス
US10439047B2 (en) Methods for etch mask and fin structure formation
US20160225641A1 (en) Defect reduction in iii-v semiconductor epitaxy through capped high temperature annealing
TWI457985B (zh) Semiconductor structure with stress absorbing buffer layer and manufacturing method thereof
Han Growth of gallium nitride layers with very low threading dislocation densities
JPH06333820A (ja) 半導体装置および半導体装置の製造方法
JPH0513341A (ja) 化合物半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130214

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee