JPH06333820A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH06333820A JPH06333820A JP11685593A JP11685593A JPH06333820A JP H06333820 A JPH06333820 A JP H06333820A JP 11685593 A JP11685593 A JP 11685593A JP 11685593 A JP11685593 A JP 11685593A JP H06333820 A JPH06333820 A JP H06333820A
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- silicon thin
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Abstract
(57)【要約】
【目的】非晶質シリコンの固相成長により多結晶シリコ
ン薄膜を形成するＳＯＩ構造の半導体装置において、多
結晶シリコン薄膜の結晶粒径を大きくする。 【構成】石英基板１の表面にはシリコン酸化膜２が形成
されており、シリコン酸化膜２の上には多結晶シリコン
薄膜３が形成されている。この構造を製造するために
は、まず、石英基板１を減圧ＣＶＤ装置に導入して石英
基板１の表面に非晶質シリコン薄膜を堆積する。次に、
非晶質シリコン薄膜の表面を洗浄後、非晶質シリコン薄
膜を全層酸化してシリコン酸化膜２を形成する。石英基
板１を再び減圧ＣＶＤ装置に導入し、固相成長時に形成
される核の密度をできるだけ小さくすることができる最
適な堆積条件により、シリコン酸化膜２の表面に非晶質
シリコン薄膜５を堆積する。石英基板１を熱処理炉に導
入し、非晶質シリコン薄膜５中の非晶質シリコンを固相
成長させて、結晶粒径の大きな多結晶シリコン薄膜３に
変える。
ン薄膜を形成するＳＯＩ構造の半導体装置において、多
結晶シリコン薄膜の結晶粒径を大きくする。 【構成】石英基板１の表面にはシリコン酸化膜２が形成
されており、シリコン酸化膜２の上には多結晶シリコン
薄膜３が形成されている。この構造を製造するために
は、まず、石英基板１を減圧ＣＶＤ装置に導入して石英
基板１の表面に非晶質シリコン薄膜を堆積する。次に、
非晶質シリコン薄膜の表面を洗浄後、非晶質シリコン薄
膜を全層酸化してシリコン酸化膜２を形成する。石英基
板１を再び減圧ＣＶＤ装置に導入し、固相成長時に形成
される核の密度をできるだけ小さくすることができる最
適な堆積条件により、シリコン酸化膜２の表面に非晶質
シリコン薄膜５を堆積する。石英基板１を熱処理炉に導
入し、非晶質シリコン薄膜５中の非晶質シリコンを固相
成長させて、結晶粒径の大きな多結晶シリコン薄膜３に
変える。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、詳し
くは、ＣＶＤ法により、基板（石英、ガラス、III −Ｖ
族化合物半導体、等）上へシリコンを堆積させることに
よって形成されるＳＯＩ構造やヘテロ構造の半導体装置
およびその製造方法に関するものである。
くは、ＣＶＤ法により、基板（石英、ガラス、III −Ｖ
族化合物半導体、等）上へシリコンを堆積させることに
よって形成されるＳＯＩ構造やヘテロ構造の半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＣＶＤ法によって基板上へシリコ
ンを堆積させる技術はますます重要になってきている。
特に、絶縁基板上に単結晶シリコン薄膜や結晶粒径の
大きな多結晶シリコン薄膜を形成するＳＯＩ構造や、
シリコン基板上にIII −Ｖ族化合物（ガリウムヒ素、イ
ンジウムリン、等）半導体をエピタキシャル成長させる
ヘテロ構造に関する研究については精力的な取り組みが
なされている。
ンを堆積させる技術はますます重要になってきている。
特に、絶縁基板上に単結晶シリコン薄膜や結晶粒径の
大きな多結晶シリコン薄膜を形成するＳＯＩ構造や、
シリコン基板上にIII −Ｖ族化合物（ガリウムヒ素、イ
ンジウムリン、等）半導体をエピタキシャル成長させる
ヘテロ構造に関する研究については精力的な取り組みが
なされている。
【０００３】ＳＯＩ構造 ＳＯＩ構造は、ＬＳＩ作製用の基板に利用した場合、高
速化・高密度化を実現できるばかりでなく、ソフトエラ
ーやラッチアップ現象の防止などの信頼性の向上にも役
立つ。ＳＯＩ構造の形成方法は種々提案されているが、
その中でも、非晶質シリコンの固相成長（ＳＰＥ；Soli
d Phase Epitaxy ）を用いた方法は、他の方法に比べて
低温での形成が可能であることから、盛んに研究が進め
られている。
速化・高密度化を実現できるばかりでなく、ソフトエラ
ーやラッチアップ現象の防止などの信頼性の向上にも役
立つ。ＳＯＩ構造の形成方法は種々提案されているが、
その中でも、非晶質シリコンの固相成長（ＳＰＥ；Soli
d Phase Epitaxy ）を用いた方法は、他の方法に比べて
低温での形成が可能であることから、盛んに研究が進め
られている。
【０００４】この方法においては、まず、石英基板また
はガラス基板上へ非晶質シリコン薄膜を堆積させる。非
晶質シリコン薄膜の堆積は、一般に、減圧（ＬＰ）ＣＶ
Ｄ法を用い、シラン（ＳｉＨ4 ）またはジシラン（Ｓｉ
2 Ｈ6 ）の熱分解によって行われる。そして、堆積した
非晶質シリコン薄膜を特定の温度でアニールすることに
より、非晶質シリコンを固相成長させて結晶粒径の大き
な多結晶シリコン薄膜に変える。ここで、多結晶シリコ
ン薄膜の結晶粒径を大きくする理由は、多結晶シリコン
薄膜中の結晶粒界を少なくすることにより、電子の移動
速度の低下を防ぐためである。すなわち、多結晶シリコ
ン薄膜の結晶粒径は大きいほど良いわけである。
はガラス基板上へ非晶質シリコン薄膜を堆積させる。非
晶質シリコン薄膜の堆積は、一般に、減圧（ＬＰ）ＣＶ
Ｄ法を用い、シラン（ＳｉＨ4 ）またはジシラン（Ｓｉ
2 Ｈ6 ）の熱分解によって行われる。そして、堆積した
非晶質シリコン薄膜を特定の温度でアニールすることに
より、非晶質シリコンを固相成長させて結晶粒径の大き
な多結晶シリコン薄膜に変える。ここで、多結晶シリコ
ン薄膜の結晶粒径を大きくする理由は、多結晶シリコン
薄膜中の結晶粒界を少なくすることにより、電子の移動
速度の低下を防ぐためである。すなわち、多結晶シリコ
ン薄膜の結晶粒径は大きいほど良いわけである。
【０００５】ヘテロ構造 シリコン基板は、硬い、軽い、安価、熱伝導率が高いと
いう特長をもっており高集積性に優れている。一方、II
I −Ｖ族化合物半導体は、電気的光学的に優位で高速性
に優れている。そのため、シリコン基板上にIII −Ｖ族
化合物半導体をエピタキシャル成長させたヘテロ構造が
可能になれば、両者の利点が相まって、光電子集積回路
（ＯＥＩＣ;Optoelectronic Integrated Circuit）など
の新しいモノシリックデバイス技術への応用が可能にな
る。
いう特長をもっており高集積性に優れている。一方、II
I −Ｖ族化合物半導体は、電気的光学的に優位で高速性
に優れている。そのため、シリコン基板上にIII −Ｖ族
化合物半導体をエピタキシャル成長させたヘテロ構造が
可能になれば、両者の利点が相まって、光電子集積回路
（ＯＥＩＣ;Optoelectronic Integrated Circuit）など
の新しいモノシリックデバイス技術への応用が可能にな
る。
【０００６】
【発明が解決しようとする課題】ＳＯＩ構造について 多結晶シリコン薄膜の結晶粒径は非晶質シリコン薄膜の
堆積条件に依存し、堆積速度が速いほど、また、堆積温
度が低いほど、結晶粒径は大きくなる。しかしながら、
堆積速度は堆積温度に依存しており、堆積温度を下げる
と堆積速度も低下してしまう。すなわち、堆積温度：５
００°Ｃ前後で堆積速度：２〜４nm/minが臨界条件とな
り、それより堆積温度を下げると堆積速度も低下するた
め、臨界値まで大きくなった結晶粒径は逆に小さくなっ
ていく（C.H.Hong,C.Y.Park:J.Appl.Phys.71(11),P.542
7 〜5432,1 June 1992 参照）。
堆積条件に依存し、堆積速度が速いほど、また、堆積温
度が低いほど、結晶粒径は大きくなる。しかしながら、
堆積速度は堆積温度に依存しており、堆積温度を下げる
と堆積速度も低下してしまう。すなわち、堆積温度：５
００°Ｃ前後で堆積速度：２〜４nm/minが臨界条件とな
り、それより堆積温度を下げると堆積速度も低下するた
め、臨界値まで大きくなった結晶粒径は逆に小さくなっ
ていく（C.H.Hong,C.Y.Park:J.Appl.Phys.71(11),P.542
7 〜5432,1 June 1992 参照）。
【０００７】従来、報告されている多結晶シリコン薄膜
の結晶粒径の最大値は５μm であり、これは、ジシラン
を堆積温度：４７０°Ｃ，堆積速度：２nm/minの堆積条
件で堆積させたものである。このときの堆積温度および
堆積速度は、前記の臨界条件にあるため、従来の方法で
は、これ以上に大きな結晶粒径を得ることは難しいと考
えられる。
の結晶粒径の最大値は５μm であり、これは、ジシラン
を堆積温度：４７０°Ｃ，堆積速度：２nm/minの堆積条
件で堆積させたものである。このときの堆積温度および
堆積速度は、前記の臨界条件にあるため、従来の方法で
は、これ以上に大きな結晶粒径を得ることは難しいと考
えられる。
【０００８】ところで、従来の方法においては、減圧Ｃ
ＶＤ法によって基板（石英またはガラス基板）上へ非晶
質シリコン薄膜を堆積させる前に、基板表面に付着して
いるパーティクルや重金属などの汚染物を除去するため
の洗浄処理を行っている。洗浄処理において一般に用い
られるのはＲＣＡ洗浄法である。ＲＣＡ洗浄法は、ＳＣ
１（アンモニアと過酸化水素水の水溶液で、パーティク
ルの除去に効果がある）とＳＣ２（塩酸と過酸化水素水
の水溶液で、重金属の除去に効果がある）という２種類
の水溶液によって基板を洗浄する方法である。
ＶＤ法によって基板（石英またはガラス基板）上へ非晶
質シリコン薄膜を堆積させる前に、基板表面に付着して
いるパーティクルや重金属などの汚染物を除去するため
の洗浄処理を行っている。洗浄処理において一般に用い
られるのはＲＣＡ洗浄法である。ＲＣＡ洗浄法は、ＳＣ
１（アンモニアと過酸化水素水の水溶液で、パーティク
ルの除去に効果がある）とＳＣ２（塩酸と過酸化水素水
の水溶液で、重金属の除去に効果がある）という２種類
の水溶液によって基板を洗浄する方法である。
【０００９】洗浄処理を行うと基板表面がエッチングさ
れ、基板表面に微小な凹凸が形成される。非晶質シリコ
ン薄膜の堆積の際には、その基板表面の微小な凹凸が結
晶核形成のためのサイトとして働き、微小な結晶粒が形
成される。その微小な結晶粒は、非晶質シリコン薄膜の
アニールによる固相成長時に結晶成長の核となる。
れ、基板表面に微小な凹凸が形成される。非晶質シリコ
ン薄膜の堆積の際には、その基板表面の微小な凹凸が結
晶核形成のためのサイトとして働き、微小な結晶粒が形
成される。その微小な結晶粒は、非晶質シリコン薄膜の
アニールによる固相成長時に結晶成長の核となる。
【００１０】また、固相成長時には、前記非晶質シリコ
ン薄膜の堆積時に形成される微小な結晶粒による核とは
関係なく、新たに形成される結晶成長の核もある。しか
し、その固相成長時に新たに形成される核ができるまで
には一定の潜伏期間が必要であり、その潜伏期間中は、
前記微小な結晶粒による核を種結晶として固相成長が進
行する。
ン薄膜の堆積時に形成される微小な結晶粒による核とは
関係なく、新たに形成される結晶成長の核もある。しか
し、その固相成長時に新たに形成される核ができるまで
には一定の潜伏期間が必要であり、その潜伏期間中は、
前記微小な結晶粒による核を種結晶として固相成長が進
行する。
【００１１】すなわち、多結晶シリコン薄膜の結晶粒径
は、前記微小な結晶粒による核の密度によって決定さ
れ、核の密度が小さいほど大きくなる。一方、固相成長
時に新たに形成される核の密度は、非晶質シリコン薄膜
の堆積条件を適宜に設定することにより、前記微小な結
晶粒による核の密度よりも小さくすることができる。従
って、前記微小な結晶粒による核を無くして、非晶質シ
リコン薄膜の堆積条件を最適化することにより、多結晶
シリコン薄膜の結晶粒径を大きくすることができるわけ
である。
は、前記微小な結晶粒による核の密度によって決定さ
れ、核の密度が小さいほど大きくなる。一方、固相成長
時に新たに形成される核の密度は、非晶質シリコン薄膜
の堆積条件を適宜に設定することにより、前記微小な結
晶粒による核の密度よりも小さくすることができる。従
って、前記微小な結晶粒による核を無くして、非晶質シ
リコン薄膜の堆積条件を最適化することにより、多結晶
シリコン薄膜の結晶粒径を大きくすることができるわけ
である。
【００１２】ヘテロ構造について ヘテロ構造を従来どおりのエピタキシャル成長によって
形成する場合には、１）極性（III −Ｖ族化合物）／無
極性（シリコン）に起因する逆位相粒（ＡＰＤ;Antipha
se Domain ）の発生、２）格子不整合や熱的不整合によ
る転位などの高密度の格子欠陥の発生という問題があ
る。１）のＡＰＤの発生については、２°程度のオフ角
を有する基板を使用することにより完全に抑制されるた
め、解決済みである。しかし、２）の格子欠陥の発生
は、デバイス特性の劣化、ひいてはデバイスの製造歩留
りの低下をもたらすことになるため特に重要であるにも
関わらず、今のところ有効な解決方法はない。
形成する場合には、１）極性（III −Ｖ族化合物）／無
極性（シリコン）に起因する逆位相粒（ＡＰＤ;Antipha
se Domain ）の発生、２）格子不整合や熱的不整合によ
る転位などの高密度の格子欠陥の発生という問題があ
る。１）のＡＰＤの発生については、２°程度のオフ角
を有する基板を使用することにより完全に抑制されるた
め、解決済みである。しかし、２）の格子欠陥の発生
は、デバイス特性の劣化、ひいてはデバイスの製造歩留
りの低下をもたらすことになるため特に重要であるにも
関わらず、今のところ有効な解決方法はない。
【００１３】これまで、格子欠陥の主因である転位の低
減については、２段階成長法、傾斜基板の使用、ひずみ
超格子の導入、その場熱処理、成長後の熱処理、等の様
々な方法が試みられている。しかし、従来、報告されて
いる転位密度の限界値は、ＥＰＤ（Etch Pit Density）
で１．４×１０6 cm-2であり、１０6 cm-2の壁を破るこ
とはできないのが現状であった（上田 修：応用物理，
第61巻, 第2 号,p.126,1992 参照）。
減については、２段階成長法、傾斜基板の使用、ひずみ
超格子の導入、その場熱処理、成長後の熱処理、等の様
々な方法が試みられている。しかし、従来、報告されて
いる転位密度の限界値は、ＥＰＤ（Etch Pit Density）
で１．４×１０6 cm-2であり、１０6 cm-2の壁を破るこ
とはできないのが現状であった（上田 修：応用物理，
第61巻, 第2 号,p.126,1992 参照）。
【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、ＣＶＤ法によって形成
されるＳＯＩ構造やヘテロ構造の半導体装置において、
その性能を高めることにある。
れたものであって、その目的は、ＣＶＤ法によって形成
されるＳＯＩ構造やヘテロ構造の半導体装置において、
その性能を高めることにある。
【００１５】
【課題を解決するための手段】請求項１記載の発明は、
基板の上にシリコン酸化膜が形成され、そのシリコン酸
化膜の上に多結晶シリコン薄膜が形成されていることを
その要旨とする。
基板の上にシリコン酸化膜が形成され、そのシリコン酸
化膜の上に多結晶シリコン薄膜が形成されていることを
その要旨とする。
【００１６】請求項２記載の発明は、基板の上にシリコ
ン薄膜を形成する工程と、そのシリコン薄膜を全層酸化
させて、基板の上にシリコン酸化膜（２）を形成する工
程と、そのシリコン酸化膜の表面に洗浄処理等の表面処
理を行うことなく、その表面に非晶質シリコン薄膜を形
成する工程と、その非晶質シリコン薄膜に熱処理を行う
ことにより多結晶シリコン薄膜を形成する工程とを備え
たことをその要旨とする。
ン薄膜を形成する工程と、そのシリコン薄膜を全層酸化
させて、基板の上にシリコン酸化膜（２）を形成する工
程と、そのシリコン酸化膜の表面に洗浄処理等の表面処
理を行うことなく、その表面に非晶質シリコン薄膜を形
成する工程と、その非晶質シリコン薄膜に熱処理を行う
ことにより多結晶シリコン薄膜を形成する工程とを備え
たことをその要旨とする。
【００１７】請求項３記載の発明は、シリコン基板の上
にシリコン薄膜が形成され、そのシリコン薄膜の上にII
I −Ｖ族化合物半導体薄膜が形成されていることをその
要旨とする。
にシリコン薄膜が形成され、そのシリコン薄膜の上にII
I −Ｖ族化合物半導体薄膜が形成されていることをその
要旨とする。
【００１８】請求項４記載の発明は、III −Ｖ族化合物
半導体基板の上にシリコン薄膜を形成する工程と、その
シリコン薄膜の側と、シリコン基板とを貼り合わせる工
程と、III −Ｖ族化合物半導体基板のシリコン薄膜とは
反対側を研削することにより、III −Ｖ族化合物半導体
薄膜を形成する工程とを備えたことをその要旨とする。
半導体基板の上にシリコン薄膜を形成する工程と、その
シリコン薄膜の側と、シリコン基板とを貼り合わせる工
程と、III −Ｖ族化合物半導体基板のシリコン薄膜とは
反対側を研削することにより、III −Ｖ族化合物半導体
薄膜を形成する工程とを備えたことをその要旨とする。
【００１９】
【作用】従って、請求項１または２記載の発明によれ
ば、洗浄処理等の表面処理によって形成される基板表面
の微小な凹凸に起因して非晶質シリコン薄膜の堆積時に
形成される微小な結晶粒による影響を受けることなく、
結晶粒径の大きな多結晶シリコン薄膜を得ることができ
る。
ば、洗浄処理等の表面処理によって形成される基板表面
の微小な凹凸に起因して非晶質シリコン薄膜の堆積時に
形成される微小な結晶粒による影響を受けることなく、
結晶粒径の大きな多結晶シリコン薄膜を得ることができ
る。
【００２０】また、請求項３または４記載の発明によれ
ば、III −Ｖ族化合物半導体薄膜中の転位密度を、III
−Ｖ族化合物半導体基板のそれと同じレベルに抑えるこ
とができる。そのため、格子不整合や熱的不整合による
転位などの高密度の格子欠陥の発生という問題を回避す
ることができる。
ば、III −Ｖ族化合物半導体薄膜中の転位密度を、III
−Ｖ族化合物半導体基板のそれと同じレベルに抑えるこ
とができる。そのため、格子不整合や熱的不整合による
転位などの高密度の格子欠陥の発生という問題を回避す
ることができる。
【００２１】
【実施例】ＳＯＩ構造について 前述のように、多結晶シリコン薄膜の結晶粒径を大きく
するためには、洗浄処理によって形成される基板表面の
微小な凹凸に起因して非晶質シリコン薄膜の堆積時に形
成される微小な結晶粒を無くす必要がある。それによ
り、固相成長時にだけ結晶成長の核が形成されるように
しなければならない。それに加えて、非晶質シリコン薄
膜の堆積条件を最適化し、固相成長時に形成される核の
密度をできるだけ小さくしなければならない。
するためには、洗浄処理によって形成される基板表面の
微小な凹凸に起因して非晶質シリコン薄膜の堆積時に形
成される微小な結晶粒を無くす必要がある。それによ
り、固相成長時にだけ結晶成長の核が形成されるように
しなければならない。それに加えて、非晶質シリコン薄
膜の堆積条件を最適化し、固相成長時に形成される核の
密度をできるだけ小さくしなければならない。
【００２２】そのためには、まず、洗浄処理によって形
成される基板表面の微小な凹凸を無くさなければならな
い。洗浄処理を行わなければ基板表面に微小な凹凸もで
きないわけではあるが、その場合は、基板表面に付着し
ているパーティクルや重金属などの汚染物が、固相成長
時に結晶成長の核となってしまう。従って、洗浄処理を
省くことはできない。
成される基板表面の微小な凹凸を無くさなければならな
い。洗浄処理を行わなければ基板表面に微小な凹凸もで
きないわけではあるが、その場合は、基板表面に付着し
ているパーティクルや重金属などの汚染物が、固相成長
時に結晶成長の核となってしまう。従って、洗浄処理を
省くことはできない。
【００２３】そこで、本発明者は、基板に非晶質シリコ
ン薄膜を堆積させた後、その非晶質シリコン薄膜を全層
酸化すれば、基板表面の清浄化と平坦化とを共に実現で
きることに着目した。
ン薄膜を堆積させた後、その非晶質シリコン薄膜を全層
酸化すれば、基板表面の清浄化と平坦化とを共に実現で
きることに着目した。
【００２４】図１は、本発明を具体化した一実施例によ
るＳＯＩ構造の半導体装置の断面図である。石英基板１
の表面にはシリコン酸化膜２が形成されており、シリコ
ン酸化膜２の上には多結晶シリコン薄膜３が形成されて
いる。
るＳＯＩ構造の半導体装置の断面図である。石英基板１
の表面にはシリコン酸化膜２が形成されており、シリコ
ン酸化膜２の上には多結晶シリコン薄膜３が形成されて
いる。
【００２５】次に、図１に示す一実施例の半導体装置の
製造工程を、図１〜図４に従って説明する。 工程１（図２参照）；石英基板１を通常のＲＣＡ洗浄法
によって洗浄し、石英基板１の表面に付着しているパー
ティクルや重金属などの汚染物を除去する。
製造工程を、図１〜図４に従って説明する。 工程１（図２参照）；石英基板１を通常のＲＣＡ洗浄法
によって洗浄し、石英基板１の表面に付着しているパー
ティクルや重金属などの汚染物を除去する。
【００２６】次に、石英基板１を減圧ＣＶＤ装置に導入
し、シランガス流量：８０sccm，堆積温度：５８０°Ｃ
の堆積条件により、石英基板１の表面に非晶質シリコン
薄膜４を適宜な膜厚（例えば、５００Å）だけ堆積させ
る。
し、シランガス流量：８０sccm，堆積温度：５８０°Ｃ
の堆積条件により、石英基板１の表面に非晶質シリコン
薄膜４を適宜な膜厚（例えば、５００Å）だけ堆積させ
る。
【００２７】工程２（図３参照）；非晶質シリコン薄膜
４を堆積させた石英基板１を通常のＲＣＡ洗浄法によっ
て洗浄し、非晶質シリコン薄膜４の堆積時にその表面に
付着したパーティクルなどの汚染物を除去する。
４を堆積させた石英基板１を通常のＲＣＡ洗浄法によっ
て洗浄し、非晶質シリコン薄膜４の堆積時にその表面に
付着したパーティクルなどの汚染物を除去する。
【００２８】次に、非晶質シリコン薄膜４を堆積させた
石英基板１を酸化炉に導入し、１０５０°Ｃの乾燥酸素
酸素雰囲気中で５０分間熱酸化させて、非晶質シリコン
薄膜４を全層酸化する。これにより、石英基板１の表面
にシリコン酸化膜２が形成される。
石英基板１を酸化炉に導入し、１０５０°Ｃの乾燥酸素
酸素雰囲気中で５０分間熱酸化させて、非晶質シリコン
薄膜４を全層酸化する。これにより、石英基板１の表面
にシリコン酸化膜２が形成される。
【００２９】工程３（図４参照）；シリコン酸化膜２が
形成された石英基板１を、洗浄処理を行わずにそのまま
減圧ＣＶＤ装置に導入する。そして、後記する固相成長
時に形成される核の密度をできるだけ小さくすることが
できる最適な堆積条件（本実施例では、ジシランガス流
量：８０sccm，堆積温度：５００°Ｃ）により、シリコ
ン酸化膜２の表面に非晶質シリコン薄膜５を適宜な膜厚
（例えば、１１００Å）だけ堆積させる。このとき、堆
積温度：５００°Ｃでは堆積速度：１．５nm/minが臨界
条件となる 工程４（図１参照）；非晶質シリコン薄膜５とシリコン
酸化膜２とが形成された石英基板１を、熱処理炉に導入
する。そして、６００°Ｃの乾燥窒素雰囲気中で４０時
間アニールすることにより、非晶質シリコン薄膜５中の
非晶質シリコンを固相成長させて、結晶粒径の大きな多
結晶シリコン薄膜３に変える。本実施例によれば、多結
晶シリコン薄膜３の結晶粒径を６μm にすることができ
る。
形成された石英基板１を、洗浄処理を行わずにそのまま
減圧ＣＶＤ装置に導入する。そして、後記する固相成長
時に形成される核の密度をできるだけ小さくすることが
できる最適な堆積条件（本実施例では、ジシランガス流
量：８０sccm，堆積温度：５００°Ｃ）により、シリコ
ン酸化膜２の表面に非晶質シリコン薄膜５を適宜な膜厚
（例えば、１１００Å）だけ堆積させる。このとき、堆
積温度：５００°Ｃでは堆積速度：１．５nm/minが臨界
条件となる 工程４（図１参照）；非晶質シリコン薄膜５とシリコン
酸化膜２とが形成された石英基板１を、熱処理炉に導入
する。そして、６００°Ｃの乾燥窒素雰囲気中で４０時
間アニールすることにより、非晶質シリコン薄膜５中の
非晶質シリコンを固相成長させて、結晶粒径の大きな多
結晶シリコン薄膜３に変える。本実施例によれば、多結
晶シリコン薄膜３の結晶粒径を６μm にすることができ
る。
【００３０】このように、本実施例においては、石英基
板１に非晶質シリコン薄膜４を堆積させた後、その非晶
質シリコン薄膜４を全層酸化してシリコン酸化膜２を形
成する。次に、固相成長時に形成される核の密度をでき
るだけ小さくすることができる最適な堆積条件により、
シリコン酸化膜２の上に、再度、非晶質シリコン薄膜２
を堆積させる。続いて、非晶質シリコン薄膜２をアニー
ルすることにより、非晶質シリコンを固相成長させて結
晶粒径の大きな多結晶シリコン薄膜３に変えている。
板１に非晶質シリコン薄膜４を堆積させた後、その非晶
質シリコン薄膜４を全層酸化してシリコン酸化膜２を形
成する。次に、固相成長時に形成される核の密度をでき
るだけ小さくすることができる最適な堆積条件により、
シリコン酸化膜２の上に、再度、非晶質シリコン薄膜２
を堆積させる。続いて、非晶質シリコン薄膜２をアニー
ルすることにより、非晶質シリコンを固相成長させて結
晶粒径の大きな多結晶シリコン薄膜３に変えている。
【００３１】そのため、従来例のように、洗浄処理によ
って形成される基板表面の微小な凹凸に起因して非晶質
シリコン薄膜の堆積時に形成される微小な結晶粒による
影響を受けることなく、結晶粒径の大きな多結晶シリコ
ン薄膜を得ることができる。
って形成される基板表面の微小な凹凸に起因して非晶質
シリコン薄膜の堆積時に形成される微小な結晶粒による
影響を受けることなく、結晶粒径の大きな多結晶シリコ
ン薄膜を得ることができる。
【００３２】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、以下のように実施してもよい。 １〕石英基板１をガラス基板やサファイア基板などの適
宜な絶縁基板に置き換える。また、石英基板１をIII −
Ｖ族化合物半導体基板などの適宜な基板に置き換える。
ではなく、例えば、以下のように実施してもよい。 １〕石英基板１をガラス基板やサファイア基板などの適
宜な絶縁基板に置き換える。また、石英基板１をIII −
Ｖ族化合物半導体基板などの適宜な基板に置き換える。
【００３３】２〕非晶質シリコン薄膜４を全層酸化させ
る方法として、乾燥酸素雰囲気中での熱酸化ではなく他
の酸化法（例えば、水蒸気中での熱酸化、湿った酸素雰
囲気中での熱酸化、高圧水蒸気や酸素プラズマによる低
温酸化法、電界を印加することによる陽極酸化法、等）
を用いる。
る方法として、乾燥酸素雰囲気中での熱酸化ではなく他
の酸化法（例えば、水蒸気中での熱酸化、湿った酸素雰
囲気中での熱酸化、高圧水蒸気や酸素プラズマによる低
温酸化法、電界を印加することによる陽極酸化法、等）
を用いる。
【００３４】３〕非晶質シリコン薄膜４は全層酸化させ
るため、その堆積条件はどのようなものであってもよ
い。例えば、前記のようにシランガスを用いるのではな
く、ジシランガスを用いてもよい。また、ガス流量や堆
積温度なども適宜に変更してよい。
るため、その堆積条件はどのようなものであってもよ
い。例えば、前記のようにシランガスを用いるのではな
く、ジシランガスを用いてもよい。また、ガス流量や堆
積温度なども適宜に変更してよい。
【００３５】４〕非晶質シリコン薄膜４を単結晶シリコ
ン薄膜や多結晶シリコン薄膜などの他のシリコン薄膜に
置き換える。その場合、当該シリコン薄膜の形成はＣＶ
Ｄ法によって行う。
ン薄膜や多結晶シリコン薄膜などの他のシリコン薄膜に
置き換える。その場合、当該シリコン薄膜の形成はＣＶ
Ｄ法によって行う。
【００３６】ヘテロ構造について 前述したように、シリコン基板上にIII −Ｖ族化合物半
導体をエピタキシャル成長させてヘテロ構造を形成する
場合は、格子不整合や熱的不整合による転位などの高密
度の格子欠陥が発生してしまう。
導体をエピタキシャル成長させてヘテロ構造を形成する
場合は、格子不整合や熱的不整合による転位などの高密
度の格子欠陥が発生してしまう。
【００３７】そこで、本発明者は、シリコン基板とIII
−Ｖ族化合物半導体基板とを貼り合わせることによって
ヘテロ構造を形成すれば、エピタキシャル成長によって
形成した場合に発生する問題点を全て解決できることに
着目した。しかしながら、III −Ｖ族化合物半導体基板
とシリコン基板とを直接貼り合わせることは不可能であ
る。そのため、III −Ｖ族化合物半導体基板の表面に予
めシリコン薄膜を形成しておき、そのシリコン薄膜面と
シリコン基板とを貼り合わせれば、III −Ｖ族化合物半
導体基板とシリコン基板とを貼り合わせることができる
と考えた。
−Ｖ族化合物半導体基板とを貼り合わせることによって
ヘテロ構造を形成すれば、エピタキシャル成長によって
形成した場合に発生する問題点を全て解決できることに
着目した。しかしながら、III −Ｖ族化合物半導体基板
とシリコン基板とを直接貼り合わせることは不可能であ
る。そのため、III −Ｖ族化合物半導体基板の表面に予
めシリコン薄膜を形成しておき、そのシリコン薄膜面と
シリコン基板とを貼り合わせれば、III −Ｖ族化合物半
導体基板とシリコン基板とを貼り合わせることができる
と考えた。
【００３８】図５は、本発明を具体化した一実施例によ
るヘテロ構造の半導体装置の断面図である。シリコン基
板１１の表面にはエピタキシャルシリコン薄膜１２が形
成されており、シリコン薄膜１２の上にはガリウムヒ素
薄膜１３が形成されている。
るヘテロ構造の半導体装置の断面図である。シリコン基
板１１の表面にはエピタキシャルシリコン薄膜１２が形
成されており、シリコン薄膜１２の上にはガリウムヒ素
薄膜１３が形成されている。
【００３９】次に、図５に示す一実施例の半導体装置の
製造工程を、図５〜図７に従って説明する。 工程１（図６参照）；（１００）半絶縁性ガリウムヒ素
基板１４（膜厚４００μm ）を超減圧（Ｕ−ＬＰ）ＣＶ
Ｄ装置に導入する。そして、基板温度：５００°Ｃに
て、ガリウムヒ素基板１４の表面に非晶質シリコン薄膜
１５を後記する所定の膜厚（本例では、１μm ）以上堆
積させる。
製造工程を、図５〜図７に従って説明する。 工程１（図６参照）；（１００）半絶縁性ガリウムヒ素
基板１４（膜厚４００μm ）を超減圧（Ｕ−ＬＰ）ＣＶ
Ｄ装置に導入する。そして、基板温度：５００°Ｃに
て、ガリウムヒ素基板１４の表面に非晶質シリコン薄膜
１５を後記する所定の膜厚（本例では、１μm ）以上堆
積させる。
【００４０】次に、非晶質シリコン薄膜１５が形成され
たガリウムヒ素基板１４を、熱処理炉に導入する。そし
て、６００°Ｃのアルゴン雰囲気中で２時間アニールす
ることにより、非晶質シリコン薄膜１５中の非晶質シリ
コンを固相成長させて、エピタキシャルシリコン薄膜１
２に変える。
たガリウムヒ素基板１４を、熱処理炉に導入する。そし
て、６００°Ｃのアルゴン雰囲気中で２時間アニールす
ることにより、非晶質シリコン薄膜１５中の非晶質シリ
コンを固相成長させて、エピタキシャルシリコン薄膜１
２に変える。
【００４１】工程２（図７参照）；ＲＣＡ洗浄法で洗浄
して表面に自然酸化膜を形成した（１００）ｎ型シリコ
ン基板（〜１０Ωcm）１１を準備する。エピタキシャル
シリコン薄膜１２が形成されたガリウムヒ素基板１４の
エピタキシャルシリコン薄膜１２の側と当該シリコン基
板１１とを接触させ、熱処理炉に導入する。そして、７
００°Ｃのアルゴン雰囲気中で熱処理を行い、脱水縮合
によって両基板を貼り合わせる。
して表面に自然酸化膜を形成した（１００）ｎ型シリコ
ン基板（〜１０Ωcm）１１を準備する。エピタキシャル
シリコン薄膜１２が形成されたガリウムヒ素基板１４の
エピタキシャルシリコン薄膜１２の側と当該シリコン基
板１１とを接触させ、熱処理炉に導入する。そして、７
００°Ｃのアルゴン雰囲気中で熱処理を行い、脱水縮合
によって両基板を貼り合わせる。
【００４２】工程３（図５参照）；ガリウムヒ素基板１
４のエピタキシャルシリコン薄膜１２の側とは反対側を
平面研削盤によって研削した後、研削した表面を鏡面研
磨すして、ガリウムヒ素薄膜１３（膜厚２μm ）を形成
する。
４のエピタキシャルシリコン薄膜１２の側とは反対側を
平面研削盤によって研削した後、研削した表面を鏡面研
磨すして、ガリウムヒ素薄膜１３（膜厚２μm ）を形成
する。
【００４３】このように、本実施例においては、ガリウ
ムヒ素基板１４の表面に予めエピタキシャルシリコン薄
膜１２を形成しておく。また、シリコン基板１１を準備
しておく。そして、ガリウムヒ素基板１４のエピタキシ
ャルシリコン薄膜１２面とシリコン基板１１とを貼り合
わせた後、ガリウムヒ素基板１４を適宜な厚さまで研削
してガリウムヒ素薄膜１３とすることにより、ヘテロ構
造を形成している。
ムヒ素基板１４の表面に予めエピタキシャルシリコン薄
膜１２を形成しておく。また、シリコン基板１１を準備
しておく。そして、ガリウムヒ素基板１４のエピタキシ
ャルシリコン薄膜１２面とシリコン基板１１とを貼り合
わせた後、ガリウムヒ素基板１４を適宜な厚さまで研削
してガリウムヒ素薄膜１３とすることにより、ヘテロ構
造を形成している。
【００４４】そのため、ガリウムヒ素薄膜１３中の転位
密度は、ガリウムヒ素基板１４のそれと同じレベル（１
０3 cm-2以下）に抑えることができる。従って、格子不
整合や熱的不整合による転位などの高密度の格子欠陥の
発生という問題を回避することが可能になる。
密度は、ガリウムヒ素基板１４のそれと同じレベル（１
０3 cm-2以下）に抑えることができる。従って、格子不
整合や熱的不整合による転位などの高密度の格子欠陥の
発生という問題を回避することが可能になる。
【００４５】尚、ガリウムヒ素基板１４の表面に形成す
るエピタキシャルシリコン薄膜１２の膜厚（すなわち、
非晶質シリコン薄膜１５の膜厚）は、式（１）に示す臨
界膜厚ｈC 以上にしておくことが望ましい。
るエピタキシャルシリコン薄膜１２の膜厚（すなわち、
非晶質シリコン薄膜１５の膜厚）は、式（１）に示す臨
界膜厚ｈC 以上にしておくことが望ましい。
【００４６】 ｈC ＝（ｂ／ε）｛１／４π（１−ν）｝｛ｌｎ（ｈC ／ｂ）＋１｝…（１） ｂ；ミスフィット転位のバーガースベクトルの大きさ
（〜４Å） ε；エピタキシャルシリコン薄膜１２中の歪み｛〜（ａ
S −ａ0 ）／ａ0 、ａS ；III −Ｖ族化合物半導体（本
例ではガリウムヒ素）の格子定数、ａ0 ；シリコンの格
子定数（５．４３Å）｝ ν；シリコンのポアソン比（〜１／３） すなわち、エピタキシャルシリコン薄膜１２の膜厚を臨
界膜厚ｈC 以上にすることにより、エピタキシャルシリ
コン薄膜１２中にミスフィット転位を発生させることが
できる。そのミスフィット転位は、ヘテロ構造における
格子定数のミスフィットによる内部応力を緩和し、ガリ
ウムヒ素薄膜１３／エピタキシャルシリコン薄膜１２／
シリコン基板１１の系の残留応力を低減させる作用をも
っている。
（〜４Å） ε；エピタキシャルシリコン薄膜１２中の歪み｛〜（ａ
S −ａ0 ）／ａ0 、ａS ；III −Ｖ族化合物半導体（本
例ではガリウムヒ素）の格子定数、ａ0 ；シリコンの格
子定数（５．４３Å）｝ ν；シリコンのポアソン比（〜１／３） すなわち、エピタキシャルシリコン薄膜１２の膜厚を臨
界膜厚ｈC 以上にすることにより、エピタキシャルシリ
コン薄膜１２中にミスフィット転位を発生させることが
できる。そのミスフィット転位は、ヘテロ構造における
格子定数のミスフィットによる内部応力を緩和し、ガリ
ウムヒ素薄膜１３／エピタキシャルシリコン薄膜１２／
シリコン基板１１の系の残留応力を低減させる作用をも
っている。
【００４７】一方、エピタキシャルシリコン薄膜１２の
膜厚が臨界膜厚ｈC 未満である場合、その系には残留応
力が残ることになる。すると、ガリウムヒ素基板１４を
研削して薄膜化するに従って、ガリウムヒ素基板１４中
の内部応力が増大し、そのままガリウムヒ素薄膜１３中
の残留応力として残る。このように残留応力が残るガリ
ウムヒ素薄膜１３／シリコン基板１１を用いてデバイス
を作製すると、デバイス作製プロセスにおける昇温過程
において、ガリウムヒ素薄膜１３中に転位が発生するこ
とになり、デバイス作製上好ましくない。
膜厚が臨界膜厚ｈC 未満である場合、その系には残留応
力が残ることになる。すると、ガリウムヒ素基板１４を
研削して薄膜化するに従って、ガリウムヒ素基板１４中
の内部応力が増大し、そのままガリウムヒ素薄膜１３中
の残留応力として残る。このように残留応力が残るガリ
ウムヒ素薄膜１３／シリコン基板１１を用いてデバイス
を作製すると、デバイス作製プロセスにおける昇温過程
において、ガリウムヒ素薄膜１３中に転位が発生するこ
とになり、デバイス作製上好ましくない。
【００４８】そこで、エピタキシャルシリコン薄膜１２
の膜厚を臨界膜厚ｈC 以上にすることによりミスフィッ
ト転位を発生させ、デバイス作製過程でガリウムヒ素薄
膜１３中に転位が発生するのを防止するわけである。
の膜厚を臨界膜厚ｈC 以上にすることによりミスフィッ
ト転位を発生させ、デバイス作製過程でガリウムヒ素薄
膜１３中に転位が発生するのを防止するわけである。
【００４９】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、以下のように実施してもよい。 １〕ガリウムヒ素基板１４を他のIII −Ｖ族化合物半導
体基板（インジウムリン、等）に置き換える。
ではなく、例えば、以下のように実施してもよい。 １〕ガリウムヒ素基板１４を他のIII −Ｖ族化合物半導
体基板（インジウムリン、等）に置き換える。
【００５０】２〕エピタキシャルシリコン薄膜１２を多
結晶シリコン薄膜に置き換える。その場合、当該多結晶
シリコン薄膜の形成は、非晶質シリコン薄膜１５の固相
成長を利用すればよい（前記ＳＯＩ構造における、非晶
質シリコン薄膜２の多結晶シリコン薄膜３化と同様に行
う）。
結晶シリコン薄膜に置き換える。その場合、当該多結晶
シリコン薄膜の形成は、非晶質シリコン薄膜１５の固相
成長を利用すればよい（前記ＳＯＩ構造における、非晶
質シリコン薄膜２の多結晶シリコン薄膜３化と同様に行
う）。
【００５１】このように、エピタキシャルシリコン薄膜
１２を多結晶シリコン薄膜に置き換えた場合、当該多結
晶シリコン薄膜中の内部応力は結晶粒界によって緩和さ
れる。そのため、ガリウムヒ素薄膜１３／多結晶シリコ
ン薄膜／シリコン基板１１の系の残留応力は低減される
ことになる。従って、当該多結晶シリコン薄膜の膜厚に
ついては、前記エピタキシャルシリコン薄膜１２の臨界
膜厚ｈC に相当するような条件を設ける必要はない。
１２を多結晶シリコン薄膜に置き換えた場合、当該多結
晶シリコン薄膜中の内部応力は結晶粒界によって緩和さ
れる。そのため、ガリウムヒ素薄膜１３／多結晶シリコ
ン薄膜／シリコン基板１１の系の残留応力は低減される
ことになる。従って、当該多結晶シリコン薄膜の膜厚に
ついては、前記エピタキシャルシリコン薄膜１２の臨界
膜厚ｈC に相当するような条件を設ける必要はない。
【００５２】３〕ガリウムヒ素基板１４の研削を平面研
削盤ではなく、他の平坦化技術（化学的機械研磨法、化
学的研磨法、エッチッグ、等）を利用して行う。 ４〕ガリウムヒ素基板１４のエピタキシャルシリコン薄
膜１２面とシリコン基板１１とを貼り合わせる際、アル
ゴン雰囲気中ではなく他の不活性ガス雰囲気中で行う。
削盤ではなく、他の平坦化技術（化学的機械研磨法、化
学的研磨法、エッチッグ、等）を利用して行う。 ４〕ガリウムヒ素基板１４のエピタキシャルシリコン薄
膜１２面とシリコン基板１１とを貼り合わせる際、アル
ゴン雰囲気中ではなく他の不活性ガス雰囲気中で行う。
【００５３】
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＶＤ法によって形成されるＳＯＩ構造やヘテロ構造の半
導体装置の性能を高めることができる優れた効果があ
る。
ＶＤ法によって形成されるＳＯＩ構造やヘテロ構造の半
導体装置の性能を高めることができる優れた効果があ
る。
【図１】本発明を具体化した一実施例によるＳＯＩ構造
の半導体装置の断面図である。
の半導体装置の断面図である。
【図２】一実施例によるＳＯＩ構造の半導体装置の製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図３】一実施例によるＳＯＩ構造の半導体装置の製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図４】一実施例によるＳＯＩ構造の半導体装置の製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図５】本発明を具体化した一実施例によるヘテロ構造
の半導体装置の断面図である。
の半導体装置の断面図である。
【図６】一実施例によるヘテロ構造の半導体装置の製造
工程を説明するための断面図である。
工程を説明するための断面図である。
【図７】一実施例によるヘテロ構造の半導体装置の製造
工程を説明するための断面図である。
工程を説明するための断面図である。
１ 石英基板 ２ シリコン酸化膜 ３ 多結晶シリコン薄膜 ４，５ 非晶質シリコン薄膜 １１ シリコン基板 １２ エピタキシャルシリコン薄膜 １３ ガリウムヒ素薄膜 １４ ガリウムヒ素基板 １５ 非晶質シリコン薄膜
Claims (4)
- 【請求項１】 基板（１）の上にシリコン酸化膜（２）
が形成され、そのシリコン酸化膜（２）の上に多結晶シ
リコン薄膜（３）が形成されていることを特徴とする半
導体装置 - 【請求項２】 基板（１）の上にシリコン薄膜（４）を
形成する工程と、 そのシリコン薄膜（４）を全層酸化させて、基板（１）
の上にシリコン酸化膜（２）を形成する工程と、 そのシリコン酸化膜（２）の表面に洗浄処理等の表面処
理を行うことなく、その表面に非晶質シリコン薄膜
（５）を形成する工程と、 その非晶質シリコン薄膜（５）に熱処理を行うことによ
り多結晶シリコン薄膜（３）を形成する工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン基板（１１）の上にシリコン薄
膜（１２）が形成され、そのシリコン薄膜（１２）の上
にIII −Ｖ族化合物半導体薄膜（１３）が形成されてい
ることを特徴とする半導体装置 - 【請求項４】 III −Ｖ族化合物半導体基板（１４）の
上にシリコン薄膜（１２）を形成する工程と、 そのシリコン薄膜（１２）の側と、シリコン基板（１
１）とを貼り合わせる工程と、 III −Ｖ族化合物半導体基板（１４）のシリコン薄膜
（１２）とは反対側を研削することにより、III −Ｖ族
化合物半導体薄膜（１３）を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11685593A JPH06333820A (ja) | 1993-05-19 | 1993-05-19 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11685593A JPH06333820A (ja) | 1993-05-19 | 1993-05-19 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333820A true JPH06333820A (ja) | 1994-12-02 |
Family
ID=14697300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11685593A Pending JPH06333820A (ja) | 1993-05-19 | 1993-05-19 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041044A (ja) * | 2008-07-08 | 2010-02-18 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板及びその作製方法 |
-
1993
- 1993-05-19 JP JP11685593A patent/JPH06333820A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010041044A (ja) * | 2008-07-08 | 2010-02-18 | Semiconductor Energy Lab Co Ltd | Ｓｏｉ基板及びその作製方法 |
| US8633542B2 (en) | 2008-07-08 | 2014-01-21 | Semiconductor Energy Laboratory Co., Ltd. | SOI substrate and manufacturing method thereof |
| US8884371B2 (en) | 2008-07-08 | 2014-11-11 | Semiconductor Energy Laboratory Co., Ltd. | SOI substrate and manufacturing method thereof |
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