KR20050079796A - 내부클락 발생 장치 - Google Patents
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Abstract
본 발명은 입력 신호의 주파수를 증가시키는 장치에 관한 것으로, 특히 반도체 장치에 인가되는 외부 클락 신호의 주파수를 배가시키는 내부클락 발생장치에 관한 것이다.
본 발명의 반도체 장치용 내부 클락 발생장치는 외부클락신호를 수신하는 내부클락신호를 출력하는 클락 버퍼; 클락 인에이블 신호를 수신하는 클락 인에이블 버퍼; 상기 클락 인에이블 버퍼의 출력신호를 수신하여 상기 클락 버퍼의 동작을 제어하는 클락 제어부; 를 구비하며, 상기 클락 제어부와 상기 클락 버퍼는 테스트 모드용 제어 신호를 수신하며, 상기 테스트 모드용 제어신호가 인에이블 되는 경우 상기 외부클락신호와 상기 클락 인에이블 신호를 이용하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 내부클락신호를 출력한다.
Description
본 발명은 입력 신호의 주파수를 증가시키는 장치에 관한 것으로, 특히 반도체 장치에 인가되는 외부 클락 신호의 주파수를 배가시키는 내부클락 발생장치에 관한 것이다.
반도체 칩에 대한 테스트는 웨이퍼 레벨 테스트와 패키지 레벨 테스트로 나룰 수 있다. 그런데, 웨이퍼 레벨 테스트의 경우, 테스트 장비가 반도체 장치의 동작 주파수를 따라가지 못하는 경향이 많다. 이는 웨이퍼 레벨 테스트 장치가 반도체 칩의 성능을 따라가지 못하ㄷ기 때문이 발생한다. 예컨대, 최근 반도체 장치의 동작 신호의 클락 주기가 10ns 이하인 반면, 테스트 장비의 스피드는 이보다 느린 20 내지 30ns 정도인 경우가 대부분이다. 이는 최신의 테스트 장치를 적시에 구비하지 못함으로써 발생하는 문제점이다.
이러한 문제점을 해결하기 위한 방법으로서, 최신의 테스트 장치를 사용하는 방법과, 테스트시 반도체 장치의 내부 클락의 주파수를 증가시켜 테스트하는 방법이 있을 수 있다. 본 발명은 후자의 경우에 관한 것이다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 반도체 테스트 장비로부터 출력되는 클락 신호를 수신한 후 그 주파수를 증가시켜 반도체 장치의 내부 회로에 인가함으로써 저속으로 동작하는 반도체 테스트 장비를 이용하여 고속으로 동작하는 반도체 장치를 테스트할 수 있도록 한다.
본 발명은 반도체 메모리 장치의 클락인에이블 신호(CKE)와 외부클락신호(CLK)를 이용하여 반도체 장치의 내부에서 사용하는 내부 클락신호의 주파수를 증가시키는 회로를 제공한다.
본 발명의 반도체 장치용 내부 클락 발생장치는 외부클락신호를 수신하는 내부클락신호를 출력하는 클락 버퍼; 클락 인에이블 신호를 수신하는 클락 인에이블 버퍼; 상기 클락 인에이블 버퍼의 출력신호를 수신하여 상기 클락 버퍼의 동작을 제어하는 클락 제어부; 를 구비하며, 상기 클락 제어부와 상기 클락 버퍼는 테스트 모드용 제어 신호를 수신하며, 상기 테스트 모드용 제어신호가 인에이블 되는 경우 상기 외부클락신호와 상기 클락 인에이블 신호를 이용하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 내부클락신호를 출력한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 본 발명에 따른 내부클락 발생 장치의 블록도이다.
도 1의 내부클락 발생 장치는 클락 인에이블 버퍼(10)와 클락 제어부(12)와 클락 버퍼(14)를 구비한다.
클락 인에이블 버퍼(10)는 클락 인에이블 신호인 CKE를 수신한다. 여기서, CKE는 메모리 장치에 사용되는 클락 인에이블 신호로서, 통상적으로 Power Down Mode에 진입할 경우 또는 클락신호(CLK)의 suspend 동작을 진행하는 경우 로우 레벨을 유지하며, 정상 동작 모드시에는 하이 레벨을 유지한다. 본 발명과 관련하여, 테스트 모드시, CKE는 일정 시간의 setup tmie, hold tmie을 가지는 클락신호이다. 상기의 CKE 신호는 메모리 장치의 외부에서 VIL/VIH 레벨(또는 spec에서 정한 Low/High 레벨)로 인가되며, 따라서 이 신호 레벨을 내부 동작에 맞는 신호 레벨로 변환시켜주는 기능을 하는 것이 클락 인에이블 버퍼(10)이다.
다음, 클락 버퍼(14)는 외부로부터 인가되는 클락신호(CLK)를 수신하여 내부 신호 레벨로 변환시켜주는 기능을 한다.
전술한 클락 인에이블 버퍼(10)와 클락 버퍼(14)는 LVTTL 인터페이스 입력 신호를 수신하는 스태틱 버퍼로 구현될 수도 있고, SSTL 레벨로 입력되는 신호를 수신하는 다이나믹 버퍼로 구현될 수 있다.
다음, 클락 제어부(12)는 클락 인에이블 버퍼(10)의 출력신호(CKE_OUT)와 테스트 모드 신호(TM_signal)를 수신하여 클락 버퍼(14)에 인가되는 신호(CKEB, CLK_CTRL_OUT)를 출력하는 회로이다. 여기서, TM_signal은 테스트 모드시 사용되는 신호로서 테스트 모드시 인에이블되어 내부 클락신호의 주파수를 증가시키는 기능을 한다.
도 2는 도 1에 도시된 클락 제어부의 일예이다.
도시된 바와같이, 클락 제어부는 클락 인에이블 버퍼(10)의 출력신호(CKE_OUT)를 수신하는 인버터(21)와, 인버터의 출력신호(CKEB)와 TM_signal를 수신하는 낸드 게이트(22)와, 낸드 게이트(22)의 출력신호를 수신하여 위상이 반전된 신호(CLK_CTRL_OUT)를 출력하는 인버터(23)를 구비한다.
도 3은 도 1에 도시된 클락 버퍼의 일예로서, LVTTL 인터페이스 신호를 수신하는 스태틱 버퍼의 일예이다. 참고로, CSB는 Chip Slect 신호로서 클락신호(CLK)를 단속하는 역할을 한다.
도 3의 클락 버퍼는 전원전압과 접지사이에 직렬연결된 3개의 트랜지스터(P31, N31, N32)와, 전원전압과 노드(A)에 위치하며 트랜지스터(P31)와 병렬 연결된 트랜지스터(P32)와, CKEB와 CLK_CTRL_OUT를 수신하며 그 출력단은 트랜지스터(N32)의 게이트에 연결된 노아 게이트(31)와, TM_signal을 수신하는 인버터(32)와, 인버터(32)의 출력신호와 CSB를 수신하는 낸드 게이트(33)와, 낸드 게이트(33)의 출력신호를 수신하는 인버터(34)와, 노드(A)를 통하여 인가되는 신호와 인버터(34)의 출력신호를 수신하는 노아 게이트(35)를 구비한다. 여기서, 트랜지스터(P31, N31)의 공통 게이트를 통하여 CLK가 인가된다. 그리고, 노아 게이트(31)의 출력단은 트랜지스터(P32)의 게이트와 연결된다. 도시된 바와같이, 노아 게이트(35)의 출력신호는 CLK_OUT이다.
도 4는 도 1에 도시된 클락 버퍼의 일예로서, SSTL 레벨로 입력신호가 인가되는 다이나믹 버퍼의 일예이다. 도시된 바와같이, 커런트 미러를 갖는 차동 증폭기형 증폭기를 구비한다.
도 4의 클락 버퍼는 전원전압과 노드(A) 사이에 병렬 연결된 트랜지스터(P41, P42)와, 전원전압과 노드(B) 사이에 병렬 연결된 트랜지스터(P43, P44)와, 노드(A)와 노드(C)사이에 연결된 트랜지스터(N41)와, 노드(B)와 노드(C)사이에 연결된 트랜지스터(N42)와, 노드(C)와 접지 사이에 연결된 트랜지스터(N43)와, CKEB와 CLK_CTRL_OUT를 수신하며 그 출력단은 트랜지스터(N43, P41, P44)의 게이트에 연결된 노아 게이트(41)와, TM_signal을 수신하는 인버터(42)와, 인버터(42)의 출력신호와 CSB를 수신하는 낸드 게이트(43)와, 낸드 게이트(43)의 출력신호를 수신하는 인버터(44)와, 노드(B)를 통하여 인가되는 신호와 인버터(44)의 출력신호를 수신하는 노아 게이트(45)를 구비한다. 여기서, 트랜지스터(N41)의 게이트를 통하여 기준전압(VREF)가 인가되며, 트랜지스터(N42)의 게이트를 통하여 클락신호(CLK)가 인가된다. 도시된 바와같이, 노아 게이트(45)의 출력신호는 CLK_OUT이다. 참고로, 트랜지스터(P41)의 게이트와 노드(A)는 상호 연결된다.
도 3, 4 회로의 동작에 있어서, 내부클락신호(CLK_OUT)의 주파수를 증가시키기 위하여 TM_signal을 하이 레벨로 인에이블시키면, 클락신호(CLK)를 단속하는 신호(CSB)의 논리 레벨과는 무관하게 도 3의 노아 게이트(35)의 아랫쪽 입력단은 로우 레벨로 인에이블되고, 도 4의 노아 게이트(45)의 아랫쪽 입력단은 로우 레벨로 인에이블되어 클락신호(CLK)와 클락 인에이블 신호(CKE)에 의해서만 내부클락신호(CLK_OUT)의 파형이 결정된다. 참고로, 클락 버퍼에 CKEB가 인가되는 이유는 Power Down Mode의 경우 트랜지스터(도 3의 N32, 도 4의 N43)의 동작을 제어하여 클락 버퍼를 단속하기 위해서이다.
도 5는 내부클락신호(CLK_OUT)의 주파수를 증가시키기 위하여 TM_signal을 하이 레벨로 인에이블시킨 상태에서, 도 1의 회로에 인가되는 클락신호(CLK)와 클락 인에이블 신호(CKE)의 파형도와 그 내부클락신호의 파형도를 함께 도시한다.
도시된 바와같이, 외부클락신호(CLK)의 라이징 에지에 동기되어 내부클락신호(CLK_OUT)의 라이징 에지가 만들어지며(도 5의 1 번), 클락 인에이블 신호(CKE)의 폴링 에지에 동기되어 내부클락신호(CLK_OUT)의 폴링 에지가 만들어지며(도 5의 2 번), 클락 인에이블 신호(CKE)의 라이징 에지에 동기되어 내부클락신호(CLK_OUT)의 라이징 에지가 만들어지며(도 5의 3 번), 외부클락신호(CLK)의 폴링 에지에 동기되어 내부클락신호(CLK_OUT)의 폴링 에지가 만들어진다(도 5의 4 번).
즉, 외부클락신호의 1 주기동안 내부클락신호는 2 번 토글링하여 2 배의 주파수를 갖는 클락신호가됨을 알 수 있다.
본 발명은 외부클락신호의 1 주기동안 2 배의 주파수를 갖는 내부클락신호를 발생시킴으로 메모리 장치의 내부 명령 예컨대 로우 액티브 커맨드, 리드 동작, 라이트 동작, 프리차지 동작등은 내부적으로 2 배 빠르게 동작하게 된다.
본 발명은 테스트 모드시, 메모리 장치의 성능보다 조금 떨어지는 테스트 장치를 통하여 외부클락신호(CLK)와 클락 인에이블 신호(CKE)를 인가하여 메모리 장치의 내부에서 사용되는 내부클락신호의 주파수를 증대시키는 회로를 제공하여 성능이 우수한 메모리 장치의 테스트를 가능하게 한다.
본 발명은 메모리 장치의 경우에 대하여 설명하였지만 일반적인 반도체 장치에도 그 적용이 가능함을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에 의할 경우, 테스트 장비가 허용하는 주파수보다 더 높은 주파수에서 반도체 장치를 테스트할 수 있다. 또한, 본 발명은 웨이퍼 레벨 테스트의 경우에도 고속 테스트가 가능하여 전체적으로 테스트 시간을 줄일 수 있다. 결과적으로, 본 발명의 경우, 웨이퍼 상태에서도 고속 페일 스크린(fail screen: 오류 탐색)이 가능하여 원가를 줄일 수 있는 이점이 있다.
도 1은 본 발명에 따른 내부클락 발생 장치의 블록도이다.
도 2는 도 1에 도시된 클락 제어부의 일예이다.
도 3은 도 1에 도시된 클락 버퍼의 일예이다.
도 4는 도 1에 도시된 클락 버퍼의 일예이다.
도 5는 본 발명 신호의 파형도이다.
Claims (4)
- 반도체 장치용 내부 클락 발생장치에 있어서,외부클락신호를 수신하는 내부클락신호를 출력하는 클락 버퍼;클락 인에이블 신호를 수신하는 클락 인에이블 버퍼;상기 클락 인에이블 버퍼의 출력신호를 수신하여 상기 클락 버퍼의 동작을 제어하는 클락 제어부;를 구비하며,상기 클락 제어부와 상기 클락 버퍼는 테스트 모드용 제어 신호를 수신하며, 상기 테스트 모드용 제어신호가 인에이블 되는 경우 상기 외부클락신호와 상기 클락 인에이블 신호를 이용하여 상기 외부클락신호의 주파수보다 높은 주파수를 갖는 내부클락신호를 출력하는 것을 특징으로 하는 내부클락 발생장치.
- 제 1 항에 있어서,상기 클락 제어부는상기 클락 인에이블 버퍼의 출력신호를 수신하는 제 1 인버터와, 상기 제 1 인버터 의 출력신호와 테스트 모드용 제어 신호를 수신하는 제 1 낸드 게이트와, 상기 제 1 낸드 게이트의 출력신호를 수신하여 위상이 반전된 신호를 출력하는 제 2 인버터를 구비하며,상기 클락 버퍼는전원전압과 접지사이에 직렬연결된 제 1 내지 제 3 트랜지스터와, 전원전압과 제 1 노드에 위치하며 상기 제 1 트랜지스터와 병렬 연결된 제 4 트랜지스터와, 상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 수신하며 그 출력단은 상기 제 3 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트에 공통 연결된 제 1 노아 게이트와, 상기 테스트 모드용 제어 신호를 수신하는 제 3 인버터와, 상기 제 3 인버터의 출력신호와 칩 선택 신호를 수신하는 낸드 게이트와, 상기 낸드 게이트의 출력신호를 수신하는 제 4 인버터와, 상기 제 1 노드를 통하여 인가되는 신호와 상기 제 4 인버터의 출력신호를 수신하는 제 2 노아 게이트를 구비하며, 상기 제 1 및 제 2 트랜지스터의 공통 게이트를 통하여 상기 외부클락신호가 인가되며, 상기 제 2 노아 게이트의 출력신호는 상기 내부클락신호인 것을 특징으로 하는 내부클락 발생 장치.
- 제 1 항에 있어서,상기 클락 제어부는상기 클락 인에이블 버퍼의 출력신호를 수신하는 제 1 인버터와, 상기 제 1 인버터의 출력신호와 테스트 모드용 제어 신호를 수신하는 제 1 낸드 게이트와, 상기 제 1 낸드 게이트의 출력신호를 수신하여 위상이 반전된 신호를 출력하는 제 2 인버터를 구비하며,상기 클락 버퍼는전원전압과 제 1 노드 사이에 병렬 연결된 제 1 및 제 2 트랜지스터와, 전원전압과 제 2 노드 사이에 병렬 연결된 제 3 및 제 4 트랜지스터와(여기서, 제 2 트랜지스터의 게이트와 제 1 노드는 상호 연결됨), 제 1 노드와 제 3 노드사이에 연결된 제 5 트랜지스터와, 제 2 노드와 제 3 노드사이에 연결된 제 6 트랜지스터와, 제 3 노드와 접지 사이에 연결된 제 7 트랜지스터와, 상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 수신하며 그 출력단은 상기 제 1 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트와 상기 제 7 트랜지스터의 게이트에 공통 연결된 제 1 노아 게이트와, 상기 테스트 모드용 제어 신호를 수신하는 제 3 인버터와, 상기 제 3 인버터의 출력신호와 칩 선택 신호를 수신하는 낸드 게이트와, 상기 낸드 게이트의 출력신호를 수신하는 제 4 인버터와, 상기 제 2 노드를 통하여 인가되는 신호와 상기 제 4 인버터의 출력신호를 수신하는 제 2 노아 게이트를 구비하며, 상기 제 5 트랜지스터의 게이트를 통하여 기준전압이 인가되고, 상기 제 6 트랜지스터의 게이트를 통하여 상기 외부클락신호가 인가되며, 상기 제 2 노아 게이트의 출력신호는 상기 내부클락신호인 것을 특징으로 하는 내부클락 발생 장치.
- 제 2 항 또는 3 항에 있어서,상기 테스트 모드용 제어 신호가 인에이블되는 경우, 상기 내부클락신호의 주파수는 상기 외부클락신호의 주파수의 2 배인 것을 특징으로 하는 내부클락 발생장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007914A KR20050079796A (ko) | 2004-02-06 | 2004-02-06 | 내부클락 발생 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007914A KR20050079796A (ko) | 2004-02-06 | 2004-02-06 | 내부클락 발생 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050079796A true KR20050079796A (ko) | 2005-08-11 |
Family
ID=37266649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040007914A KR20050079796A (ko) | 2004-02-06 | 2004-02-06 | 내부클락 발생 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050079796A (ko) |
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2004
- 2004-02-06 KR KR1020040007914A patent/KR20050079796A/ko not_active Application Discontinuation
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