KR20050073689A - Method for forming multi line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 텅스텐 CMP 방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 소정의 하부구조를 갖는 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 제1금속배선을 형성하는 단계와, 상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 상에 질화막을 형성하는 단계와, 상기 질화막 및 제2층간절연막을 패터닝하여 제1금속배선을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀을 매립하도록 질화막 상에 텅스텐막을 형성하는 단계와, 상기 텅스텐막을 질화막이 노출되도록 CMP하여 텅스텐 플러그를 형성하는 단계 및 상기 금속 콘택 상에 제2금속배선을 형성하는 단계를 포함한다. 본 발명에 따르면, 텅스텐 CMP시 층간절연막으로 쓰이는 산화막 보다 텅스텐에 대한 연마 선택비가 높은 질화막으로 연마정지막을 증착함에 따라, CMP시 발생하는 침식을 방지할 수 있고, 이로인한 디싱 또한 방지할 수 있다.따라서, 소자 및 소자 공정의 신뢰성을 확보하고 수율을 증가시킬 수 있다. The present invention discloses a tungsten CMP method of a semiconductor device. The disclosed method includes forming a first interlayer insulating film having a predetermined substructure on a semiconductor substrate, forming a first metal wiring on the first interlayer insulating film, and forming the first metal wiring. Forming a second interlayer insulating film on the first interlayer insulating film so as to cover, forming a nitride film on the second interlayer insulating film, and patterning the nitride film and the second interlayer insulating film to expose a first metal wiring. Forming a tungsten film on the nitride film to fill the via hole; forming a tungsten plug by exposing the tungsten film to expose the nitride film; and forming a second metal wiring on the metal contact. It includes. According to the present invention, by depositing a polishing stop film with a nitride film having a higher polishing selectivity to tungsten than an oxide film used as an interlayer insulating film during tungsten CMP, erosion generated during CMP can be prevented, and thus dishing can be prevented. Therefore, it is possible to secure the reliability of the device and the device process and increase the yield.

Description

반도체 소자의 다층 배선 형성방법{Method for forming multi line of semiconductor device}Method for forming multi line of semiconductor device

본 발명은 반도체 소자의 다층 배선 형성방법에 관한 것으로, 보다 상세하게는, 다층으로 형성하는 금속배선에서 CMP 공정시 침식 및 이로인한 디싱을 방지할 수 있는 반도체 소자의 다층 배선 형성방법에 관한 것이다. The present invention relates to a method for forming a multilayer wiring of a semiconductor device, and more particularly, to a method for forming a multilayer wiring of a semiconductor device capable of preventing erosion and thus dishing during a CMP process in a metal wiring formed of a multilayer.

최근의 반도체 소자의 제조에서 요구되는 최소 선폭이 0.13㎛ 이하로 더욱 미세해짐에 따라 반도체 제조 공정은 더욱더 복잡해지고 있다. 뿐만 아니라 소자 자체도 성능을 향상시키기 위해 다층배선 구조로 바뀌고 있으며, 초점심도(Depth of Focus)와 디자인 룰(Design Rule)이 더욱 엄격해지므로 평탄화 기술이 더욱 중요하게 되었다. 특히, SOG (Spin On Glass) 또는 에치백(Etchback)과 같은 평탄화 기술로는 위의 조건들을 만족시키기 어려워짐에 따라 이를 해결하기 위해 등장한 기술이 화학 기계적 연마(Chemical Mechanical Polishing 또는 Chemical Mechanical Planarization; 이하, CMP)이다. As the minimum line width required in the manufacture of semiconductor devices in recent years becomes finer to 0.13 µm or less, the semiconductor manufacturing process becomes more complicated. In addition, the device itself is changing to a multi-layered wiring structure to improve performance, and planarization technology becomes more important as the depth of focus and design rules become more stringent. In particular, as planarization techniques such as spin on glass (SOG) or etchback have become difficult to satisfy the above conditions, techniques that have emerged to solve the above problems are chemical mechanical polishing (Chemical Mechanical Polishing or Chemical Mechanical Planarization). , CMP).

이러한 CMP는 연마패드와 연마재를 이용한 기계적 성분과 슬러리(Slurry)의 화학적 성분으로 웨이퍼(Wafer)상의 구조물 표면을 연마하여 평탄화시키는 것으로, 광역 평탄화를 위한 산화막 CMP, 다층배선을 형성하기 위한 텅스텐이나 알루미늄과 같은 금속 CMP 등이 있다. Such CMP is made by polishing and planarizing the surface of the structure on the wafer with mechanical components and slurry chemical components using polishing pads and abrasives, oxide film CMP for wide area planarization, tungsten or aluminum to form multilayer wiring. Metal CMP such as;

여기서, 텅스텐 CMP시, 층간절연막의 콘택 및 비아홀이 덴시티가 높은 영역, 즉, 콘택 및 비아홀의 패턴이 밀집하여 형성되어 있는 영역에서는 텅스텐(W) CMP 후 층간절연막인 산화막 침식이 발생한다. 이는 산화막과 텅스텐막의 연마 선택비가 충분하지 않기 때문이다. 일반적으로 사용하는 텅스텐 슬러리의 경우 평판에서 산화막과 텅스텐막의 선택비는 1:80 정도로 높은 수준이나 패턴 덴시티가 10% 이상되는 지역에서는 1:10 이하로 떨어진다. 따라서, 홀 덴시티가 높을 수록 선택비 저하로 인한 산화막 침식의 발생이 심하다. Here, in tungsten CMP, an oxide film erosion, which is an interlayer insulating film after tungsten (W) CMP, occurs in a region where the contact and via holes of the interlayer insulating film are high in density, that is, the regions where the patterns of the contact and via holes are densely formed. This is because the polishing selectivity of the oxide film and the tungsten film is not sufficient. In the case of commonly used tungsten slurry, the selectivity of the oxide film and tungsten film in the plate is as high as 1:80, but falls below 1:10 in the region where the pattern density is 10% or more. Therefore, the higher the density, the more severe the erosion of the oxide film due to the decrease in selectivity.

이하, 첨부한 도면에 의거하여 홀 덴시티가 높은 지역과 홀 덴시티가 낮은 지역의 CMP 진행 후 소자 특성에 대해서 살펴보기로 한다. Hereinafter, based on the accompanying drawings, the device characteristics after the CMP process in a region having high hold density and a region having low hold density will be described.

도 1a 및 도 1b는 종래의 기술에 따른 상층 및 하층의 금속 배선간의 연결시키는 텅스텐 플러그 형성을 위한 CMP 후 비아홀의 덴시티가 높은 영역과 좁은 영역의 차이를 도시한 단면도이다. 1A and 1B are cross-sectional views illustrating a difference between a high density region and a narrow region of a via hole after CMP for forming a tungsten plug for connecting between upper and lower metal wirings according to the related art.

도 1a는 덴시티가 높은 영역 및 덴시티가 낮은 영역의 상면을 도시한 단면도이며, 도 1b는 상기 도 1a를 A~A' 까지 자른 단면도이다. FIG. 1A is a cross-sectional view illustrating an upper surface of a high density region and a low density region, and FIG. 1B is a cross-sectional view of FIG.

반도체 기판(11) 상에 소정의 하부구조를 갖는 제1층간절연막(12)을 형성하고, 그런다음, 상기 제1층간절연막(12) 상에 제1금속배선(13)을 형성한다. 이어서, 상기 제1금속배선(13)을 덮도록 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한다. 다음으로, 상기 제2층간절연막(14)의 소정 부분을 식각하여 제1금속배선(13)과 콘택되는 비아홀을 형성한다. A first interlayer insulating film 12 having a predetermined substructure is formed on the semiconductor substrate 11, and then a first metal wiring 13 is formed on the first interlayer insulating film 12. Subsequently, a second interlayer insulating film 14 is formed on the first interlayer insulating film 12 to cover the first metal wiring 13. Next, a predetermined portion of the second interlayer insulating layer 14 is etched to form a via hole in contact with the first metal wiring 13.

이어서, 상기 비아홀을 매립하도록 텅스텐막(15)을 제2층간절연막(14) 상에 증착하고, 이를 CMP하여 텅스텐 플러그(15)를 형성한다. Subsequently, a tungsten film 15 is deposited on the second interlayer insulating film 14 to fill the via hole, and CMP is formed to form a tungsten plug 15.

도시한 바와 같이, 상기 텅스텐막(15) CMP 후의 프로파일은 콘택홀의 덴시티가 높은 영역과 낮은 영역에서 구분이 확연하게 들어난다. 덴시티가 높은 영역은 침식이 심하여 디싱(Dishing)이 심하게 발생하며, 덴시티가 낮은 영역에서는 거의 발생하지 않는다. As shown, the profile after the tungsten film 15 CMP is clearly distinguished in the region of high and low density of contact holes. In areas with high densities, erosion is severe and dishing occurs severely, and areas with low densities rarely occur.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 상층과 하층의 금속배선을 연결시키는 텅스텐 플러그 형성을 위한 텅스텐막의 CMP 공정에서 침식을 방지하여 디싱 유발을 억제할 수 있는 반도체 소자의 다층 배선 형성방법을 제공한다. Accordingly, the present invention has been made to solve the conventional problems as described above, a semiconductor that can suppress the induction of dishing by preventing erosion in the CMP process of the tungsten film for forming a tungsten plug connecting the upper and lower metal wirings Provided is a method for forming a multilayer wiring of an element.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 소정의 하부구조를 갖는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 질화막을 형성하는 단계; 상기 질화막 및 제2층간절연막을 패터닝하여 제1금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀을 매립하도록 질화막 상에 텅스텐막을 형성하는 단계; 상기 텅스텐막을 질화막이 노출되도록 CMP하여 텅스텐 플러그를 형성하는 단계; 및 상기 금속 콘택 상에 제2금속배선을 형성하는 단계를 포함하는 반도체 소자의 다층 배선 형성방법을 제공한다. In order to achieve the above object, the present invention, forming a first interlayer insulating film having a predetermined substructure on the semiconductor substrate; Forming a first metal wiring on the first interlayer insulating film; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring; Forming a nitride film on the second interlayer insulating film; Patterning the nitride film and the second interlayer insulating film to form a via hole exposing a first metal wiring; Forming a tungsten film on the nitride film so as to fill the via hole; CMP the tungsten film to expose a nitride film to form a tungsten plug; And forming a second metal wiring on the metal contact.

여기서, 상기 연마정지막은 질화막을 이용하여 500~1500Å의 두께로 하여 증착한다. Here, the polishing stop film is deposited to a thickness of 500 ~ 15001 using a nitride film.

(실시예)(Example)

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 텅스텐막 CMP 방법에 대하여 자세히 설명하기로 한다. Hereinafter, a tungsten film CMP method of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정별 단면도이다. 2A to 2E are cross-sectional views illustrating processes of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(21) 상에 소정의 하부구조를 갖는 제1층간절연막(22)을 형성한다. 여기서, 상기 하부구조는 워드라인과 비트라인 및 캐패시터를 포함한다. 이어서, 상기 제1층간절연막(22) 상에 제1금속배선(23)을 형성하고, 그런다음, 상기 제1금속배선(23)을 매립하도록 제1층간절연막(22) 상에 제2층간절연막(24)을 형성한다. Referring to FIG. 2A, a first interlayer insulating film 22 having a predetermined substructure is formed on the semiconductor substrate 21. In this case, the substructure includes a word line, a bit line, and a capacitor. Subsequently, a first metal wiring 23 is formed on the first interlayer insulating film 22, and then a second interlayer insulating film 22 is formed on the first interlayer insulating film 22 to fill the first metal wiring 23. To form (24).

다음으로, 상기 제2층간절연막(24)을 CMP를 통해 평탄화시킨다. 이어서, 상기 제2층간절연막(24) 상에 연마정지막(25)을 증착한다. 여기서, 상기 제1 및 제2층간절연막(22, 24)은 산화물로 이루어져 있고, 연마정지막(25)은 질화물로 이루어져 있음을 이해할 수 있다. Next, the second interlayer insulating film 24 is planarized through CMP. Subsequently, a polishing stop film 25 is deposited on the second interlayer insulating film 24. Here, it can be understood that the first and second interlayer insulating films 22 and 24 are made of oxide, and the polishing stop film 25 is made of nitride.

도 2b를 참조하면, 상기 연마정지막(25) 및 제2층간절연막(24) 상에 감광막을 도포하고, 이를 노광 및 현상하여 제1금속배선(23) 상의 연마정지막(25) 부분을 노출시키는 감광막 패턴(미도시)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 장벽으로 이용해서 상기 연마정지막(25)을 식각하여 제1금속배선(23) 상의 제2층간절연막(24) 부분을 노출시킨다. 이어서, 상기 감광막 패턴을 스트립 공정을 통해 제거한다. Referring to FIG. 2B, a photoresist film is coated on the polishing stop film 25 and the second interlayer insulating film 24, and the photoresist film is exposed and developed to expose a portion of the polishing stop film 25 on the first metal wiring 23. A photosensitive film pattern (not shown) is formed. Thereafter, the polishing stop film 25 is etched using the photoresist pattern as an etch barrier to expose a portion of the second interlayer insulating film 24 on the first metal wiring 23. Subsequently, the photoresist pattern is removed through a strip process.

다음으로, 상기 연마정지막(25)을 식각 장벽으로 이용해서 제1금속배선(23)을 노출시키는 비아홀(26)을 형성한다. 여기서, 상기 감광막 패턴은 비아홀(26)을 형성한 후, 제거하여도 무방하다. Next, the via hole 26 exposing the first metal wiring 23 is formed using the polishing stop film 25 as an etching barrier. The photoresist pattern may be removed after the via hole 26 is formed.

도 2c를 참조하면, 상기 콘택홀을 매립하도록 텅스텐막(27)을 연마정지막 상에 증착한다. 이때, 도시하지는 않았지만, 상기 텅스텐막(27)의 증착전 텅스텐막(27)의 증착시 하부에 가해지는 스트레스를 완화하기 위하여 장벽금속막을 증착함이 바람직하다. Referring to FIG. 2C, a tungsten film 27 is deposited on the polishing stop film to fill the contact hole. At this time, although not shown, it is preferable to deposit a barrier metal film in order to alleviate the stress applied to the lower part of the tungsten film 27 before deposition of the tungsten film 27.

도 2d를 참조하면, 상기 텅스텐막(27)을 연마정지막(25)이 노출되도록 CMP 하여 이로써, 텅스텐 플러그(27a)를 형성한다. 이때, 상기 연마정지막(25)의 증착으로 CMP시 홀의 덴시티가 높은 영역 및 낮은 영역 모두 침식 및 이로 인한 디싱을 방지할 수 있다. Referring to FIG. 2D, the tungsten film 27 is CMP to expose the polishing stop film 25, thereby forming a tungsten plug 27a. In this case, the deposition of the polishing stop layer 25 may prevent erosion and dishing due to both high and low areas of hole density during CMP.

도 2e를 참조하면, 상기 연마정지막(25)을 질화막에 대해 식각 선택비가 높은 인산 용액을 통하여 제거한다. Referring to FIG. 2E, the polishing stop film 25 is removed through a phosphoric acid solution having a high etching selectivity with respect to the nitride film.

이어서, 도시하지는 않았지만, 상기 텅스텐 플러그(27a)가 형성된 제2층간절연막(24) 상에 텅스텐 플러그(27a)와 연결되도록 제2금속배선을 형성한다. Subsequently, although not shown, a second metal wiring is formed on the second interlayer insulating film 24 on which the tungsten plug 27a is formed so as to be connected to the tungsten plug 27a.

이상에서와 같이, 본 발명은 텅스텐 CMP시 층간절연막으로 쓰이는 산화막 보다 텅스텐에 대한 연마 선택비가 높은 질화막으로 연마정지막을 증착함에 따라, CMP시 발생하는 침식을 방지할 수 있고, 이로인한 디싱 또한 방지할 수 있다.As described above, the present invention can prevent the erosion caused by CMP by depositing a polishing stop film with a nitride film having a higher polishing selectivity to tungsten than an oxide film used as an interlayer insulating film during tungsten CMP, thereby preventing dishing. Can be.

따라서, 소자 및 소자 공정의 신뢰성을 확보하고 수율을 증가시킬 수 있다.Therefore, it is possible to secure the reliability of the device and the device process and increase the yield.

이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다. While the invention has been shown and described with respect to certain preferred embodiments thereof, the invention is not limited to the embodiments described above, but in the field to which the invention pertains without departing from the spirit of the invention as claimed in the claims. Any person with ordinary knowledge will be able to make various modifications.

도 1a 및 도 1b는 종래의 기술에 따른 상층 및 하층 금속 배선 간의 연결시키기 위한 텅스텐 플러그의 CMP 후 비아홀의 덴시티가 높은 영역과 좁은 영역의 차이를 도시한 단면도. 1A and 1B are cross-sectional views showing a difference between a high density region and a narrow region of via holes after CMP of a tungsten plug for connecting between upper and lower metal wirings according to the prior art;

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정별 단면도. 2A through 2E are cross-sectional views illustrating processes for forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

21: 반도체 기판 22: 제1층간절연막 21 semiconductor substrate 22 first interlayer insulating film

23: 제1금속배선 24: 제2층간절연막 23: first metal wiring 24: second interlayer insulating film

25: 연마정지막 26: 비아홀 25: abrasive stop film 26: via hole

27: 텅스텐막 27a: 텅스텐 플러그 27: tungsten film 27a: tungsten plug

Claims (2)

반도체 기판 상에 소정의 하부구조를 갖는 제1층간절연막을 형성하는 단계; Forming a first interlayer insulating film having a predetermined substructure on the semiconductor substrate; 상기 제1층간절연막 상에 제1금속배선을 형성하는 단계; Forming a first metal wiring on the first interlayer insulating film; 상기 제1금속배선을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계; Forming a second interlayer insulating film on the first interlayer insulating film so as to cover the first metal wiring; 상기 제2층간절연막 상에 질화막을 형성하는 단계; Forming a nitride film on the second interlayer insulating film; 상기 질화막 및 제2층간절연막을 패터닝하여 제1금속배선을 노출시키는 비아홀을 형성하는 단계; Patterning the nitride film and the second interlayer insulating film to form a via hole exposing a first metal wiring; 상기 비아홀을 매립하도록 질화막 상에 텅스텐막을 형성하는 단계; Forming a tungsten film on the nitride film so as to fill the via hole; 상기 텅스텐막을 질화막이 노출되도록 CMP하여 텅스텐 플러그를 형성하는 단계; 및 CMP the tungsten film to expose a nitride film to form a tungsten plug; And 상기 금속 콘택 상에 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법. Forming a second metal wiring on the metal contact. 제 1 항에 의하여, 상기 연마정지막은 질화막을 이용하여 500~1500Å의 두께로 하여 증착하는 것을 특징으로 하는 반도체 소자의 다층 배선 형성방법. 2. The method for forming a multilayer wiring of a semiconductor device according to claim 1, wherein the polishing stop film is deposited to a thickness of 500 to 1500 kW using a nitride film.
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