KR20050073369A - Method of forming a gate line in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 라인 형성 방법에 관한 것으로, 게이트 라인으로 사용되는 물질과 식각 선택비가 높은 물질로 하드 마스크층을 형성하고, 하드 마스크층 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 게이트 라인용 물질층을 식각하여 게이트 라인을 형성하고, 포토레지스트나 버텀 반사방지물질로 게이트 라인의 갭을 매립하여 하드 마스크 패턴을 노출시킨 후 제거하므로, 하드 마스크층만을 식각해야 하는 포토레지스트 두께가 높을 필요가 없어 노광 공정의 촛점 심도 마진의 개선으로 양호한 형상의 게이트 라인을 형성할 수 있고, 게이트 라인 형성 후에 하드 마스크 패턴을 주변 층에 식각 손상을 주지 않으면서 선택적으로 제거할 수 있어, 소자의 수율 및 신뢰성을 향상시킬 수 있다. The present invention relates to a method for forming a gate line of a semiconductor device, wherein the hard mask layer is formed of a material used as the gate line and a material having a high etching selectivity, a photoresist pattern is formed on the hard mask layer, and the photoresist pattern is formed. A hard mask pattern is formed using an etch mask, and a gate line is formed by etching the material layer for the gate line by an etching process using the hard mask pattern as an etch mask, and a gap between the gate lines is filled with a photoresist or a bottom anti-reflective material. By exposing and removing the hard mask pattern, the thickness of the photoresist for etching only the hard mask layer does not have to be high, so that a good shape gate line can be formed by improving the depth of focus margin of the exposure process. Hard mask pattern without damaging the surrounding layers It can be selectively removed, thereby improving the yield and reliability of the device.
Description
본 발명은 반도체 소자의 게이트 라인 형성 방법에 관한 것으로, 특히 미세 선폭을 갖는 게이트 라인의 패턴 형상(pattern profile)을 양호하게 형성할 수 있는 반도체 소자의 게이트 라인 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate line of a semiconductor device, and more particularly, to a method of forming a gate line of a semiconductor device capable of satisfactorily forming a pattern profile of a gate line having a fine line width.
반도체 소자가 고집적화 되어감에 따라 소자에서 요구하는 게이트 라인의 선폭도 축소(shrinkage)되어 가고 있다. 게이트 라인의 축소로 게이트 라인 식각 공정시 요구되는 게이트용 포토레지스트의 두께는 점점 낮아지고 있다.As semiconductor devices are becoming highly integrated, line widths of gate lines required by the devices are also shrinking. Due to the reduction of the gate line, the thickness of the gate photoresist required in the gate line etching process is gradually decreasing.
도 1a 및 도 1b는 종래 반도체 소자의 게이트 라인 형성 방법을 설명하기 위한 소자의 단면도이다.1A and 1B are cross-sectional views of a device for explaining a gate line forming method of a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(12)을 형성하고, 게이트 산화막(12) 상에 게이트 라인용 물질층(13)을 형성한다. 게이트 라인용 물질층(13) 상에 게이트 라인용 포토레지스트 패턴(14)을 형성한다.Referring to FIG. 1A, a gate oxide layer 12 is formed on a semiconductor substrate 11, and a gate line material layer 13 is formed on the gate oxide layer 12. A gate line photoresist pattern 14 is formed on the gate line material layer 13.
도 1b를 참조하면, 포토레지스트 패턴(14)을 식각 마스크로 한 식각 공정으로 게이트 라인용 물질층(13)을 식각하여 게이트 라인(130)을 형성한다.Referring to FIG. 1B, the gate line material layer 13 is etched by an etching process using the photoresist pattern 14 as an etching mask to form the gate line 130.
상기한 종래 방법은 게이트 라인(130)을 포토레지스트 패턴(14)에만 의존하고 있다. 그런데, 최근 소자는 0.13 ㎛급 이하로 고집적화 되어감에 따라 요구되는 게이트 라인(130)의 선폭도 축소(shrinkage)되어 가고 있다. 게이트 라인(130)의 축소로 게이트 라인 식각 공정시 요구되는 게이트 라인용 포토레지스트 패턴(14)의 두께는 점점 낮아지고 있다. 두께가 낮아짐에 따라 포토레지스트 마진이 부족해지고, 이로 인하여 도 1b에 도시된 바와 같이 게이트 라인(130)의 패턴 형상이 불량해진다. 이는 게이트 라인 식각 공정 동안 포토레지스트 패턴(14)도 일정 두께 제거되는데, 낮은 두께로 인하여 잔류 포토레지스트 패턴(14R)이 최초 패턴 형상을 잃어버릴 정도가 되고, 결국 게이트 라인용 물질층(13)이 필요 이상으로 제거되어 게이트 라인(130) 형상에 손상(attack)을 주게된다. 게이트 라인(130)의 식각 손상을 방지하기 위하여, 포토레지스트 두께를 증가시키게 되는 경우에는 미세 선폭을 갖는 양호한 패턴 형상의 포토레지스트 패턴을 얻을 수 없어 게이트 임계치 균일성(gate CD uniformity)을 악화시키고, 이에 따라 포토레지스트 두께를 높게 하는데 한계를 가지고 있다. 결국 포토레지스트만으로 패턴을 형성하는데는 한계를 가지게 되어, 반도체 소자의 고집적화를 어렵게 한다. The conventional method described above relies on the gate line 130 only on the photoresist pattern 14. However, in recent years, as the device is highly integrated to 0.13 µm or less, the line width of the gate line 130 required is also shrinking. Due to the reduction of the gate line 130, the thickness of the gate line photoresist pattern 14 required in the gate line etching process is gradually decreasing. As the thickness is lowered, the photoresist margin is insufficient, which results in a poor pattern shape of the gate line 130 as shown in FIG. 1B. This also removes a certain thickness of the photoresist pattern 14 during the gate line etching process, which causes the residual photoresist pattern 14R to lose its original pattern shape due to the low thickness. It is removed more than necessary to damage the shape of the gate line 130. In order to prevent the etching damage of the gate line 130, when the photoresist thickness is increased, a good pattern shape photoresist pattern having a fine line width cannot be obtained, thereby deteriorating the gate CD uniformity, Accordingly, there is a limit to increasing the photoresist thickness. As a result, there is a limit in forming a pattern using only photoresist, which makes it difficult to integrate a semiconductor device.
따라서, 본 발명은 선폭에 관계없이 게이트 라인의 패턴 형상을 양호하게 형성하여 소자의 전기적 특성을 향상 및 소자의 고집적화를 실현시킬 수 있는 반도체 소자의 게이트 라인 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a gate line of a semiconductor device capable of satisfactorily forming a pattern of gate lines regardless of the line width, thereby improving the electrical characteristics of the device and realizing high integration of the device.
본 발명의 다른 목적은 게이트 라인의 패턴 형상을 양호하게 하기 위하여 적용하는 하드 마스크층을 주변 층에 식각 손상을 주지 않으면서 선택적으로 제거하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 라인 방법을 제공함에 있다. Another object of the present invention is to selectively remove the hard mask layer applied to improve the pattern of the gate line without damaging the peripheral layer to improve the yield and reliability of the device gate line of the semiconductor device In providing a method.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 게이트 라인 형성 방법은 반도체 기판 상에 게이트 산화막, 게이트 라인용 물질층 및 하드 마스크층을 형성하는 단계; 하드 마스크층 상에 게이트 라인용 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로 한 식각 공정으로 하드 마스크층을 식각하여 하드 마스크 패턴을 형성하는 단계; 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 게이트 라인용 물질층을 식각하여 게이트 라인을 형성하는 단계; 게이트 라인의 갭 부분에 희생층을 형성하는 단계; 희생층을 식각 마스크로 한 식각 공정으로 하드 마스크 패턴을 제거하는 단계; 및 희생층을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a gate line of a semiconductor device, the method including: forming a gate oxide film, a material layer for a gate line, and a hard mask layer on a semiconductor substrate; Forming a photoresist pattern for a gate line on the hard mask layer; Etching the hard mask layer by an etching process using the photoresist pattern as an etching mask to form a hard mask pattern; Forming a gate line by etching the material layer for the gate line by an etching process using the hard mask pattern as an etching mask; Forming a sacrificial layer in the gap portion of the gate line; Removing the hard mask pattern by an etching process using the sacrificial layer as an etching mask; And removing the sacrificial layer.
상기에서, 하드 마스크층은 게이트 라인용 물질층과 포토레지스트 패턴에 대해 식각 선택비가 높은 물질로 형성한다.The hard mask layer may be formed of a material having a high etching selectivity with respect to the gate line material layer and the photoresist pattern.
게이트 라인용 물질층은 폴리실리콘으로 형성하고, 하드 마스크층은 산화물 계열로 형성한다.The gate line material layer is formed of polysilicon, and the hard mask layer is formed of oxide.
하드 마스크 패턴 형성 단계 후에, 잔류 포토레지스트 패턴을 제거하는 단계; 후세정 공정을 실시하는 단계; 및 하드 마스크 패턴을 트리밍하는 단계를 포함한다.After the hard mask pattern forming step, removing the residual photoresist pattern; Performing a post-cleaning process; And trimming the hard mask pattern.
게이트 라인 형성을 위한 식각 공정은 Cl계열의 가스 화학제를 포함한 식각제를 사용하여 실시한다.An etching process for forming a gate line is performed using an etchant including a Cl-based gas chemical.
희생층은 갭 필링이 우수하면서 상기 하드 마스크 패턴과 식각 선택비가 우수한 포토레지스트 또는 버텀 반사방지물질로 형성한다. The sacrificial layer is formed of a photoresist or bottom anti-reflective material having excellent gap filling and excellent etching selectivity with respect to the hard mask pattern.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다. On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. In the drawings, like numerals refer to like elements.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 게이트 라인 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2G are cross-sectional views of devices for describing a gate line forming method of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(21) 상에 게이트 산화막(22)을 형성하고, 게이트 산화막(22) 상에 게이트 라인용 물질층(23)을 형성한다. 게이트 라인용 물질층(23) 상에 하드 마스크층(30)을 형성한다. 하드 마스크층(30) 상에 게이트 라인용 포토레지스트 패턴(24)을 형성한다. Referring to FIG. 2A, a gate oxide layer 22 is formed on a semiconductor substrate 21, and a gate line material layer 23 is formed on the gate oxide layer 22. The hard mask layer 30 is formed on the material layer 23 for the gate line. A gate resist photoresist pattern 24 is formed on the hard mask layer 30.
상기에서, 하드 마스크층(30)은 게이트 라인용 물질층(23)과 포토레지스트에 대해 식각 선택비가 높은 물질로 형성해야 하는데, 게이트 라인용 물질층(23)을 폴리실리콘으로 형성할 경우, 하드 마스크층(30)으로 PE-CVD 산화물 또는 LP-CVD 산화물과 같은 산화물 계열로 형성한다. 산화물과 폴리실리콘의 식각 선택비는 포토레지스트와 폴리실리콘의 식각 선택비보다 월등히 높다. 게이트 라인용 포토레지스트 패턴(24)은 하드 마스크층(30)만을 식각하기 때문에 그 두께를 높게 형성할 필요가 없어 노광 공정에서 초점 심도 마진(DOF margin)이 확보된다. 이에 따라 포토레지스트 패턴(24)은 양호한 패턴 형상으로 형성할 수 있다.In the above, the hard mask layer 30 should be formed of a material having a high etching selectivity with respect to the gate line material layer 23 and the photoresist. When the gate line material layer 23 is formed of polysilicon, The mask layer 30 is formed of an oxide-based such as PE-CVD oxide or LP-CVD oxide. The etching selectivity of oxides and polysilicon is much higher than that of photoresist and polysilicon. Since the gate line photoresist pattern 24 only etches the hard mask layer 30, the gate line photoresist pattern 24 does not need to be formed to have a high thickness, and thus a depth of focus margin is secured in the exposure process. Thereby, the photoresist pattern 24 can be formed in a favorable pattern shape.
도 2b를 참조하면, 포토레지스트 패턴(24)을 식각 마스크로 한 식각 공정으로 하드 마스크층(30)을 식각하여 하드 마스크 패턴(30P)을 형성한다. 하드 마스크 패턴(30P)을 형성한 후에도 기존과는 달리 잔류 포토레지스트 패턴(24P)이 충분히 남아있다.Referring to FIG. 2B, the hard mask layer 30 is etched by an etching process using the photoresist pattern 24 as an etching mask to form the hard mask pattern 30P. Even after the hard mask pattern 30P is formed, the remaining photoresist pattern 24P is sufficiently left unlike the existing one.
도 2c를 참조하면, 잔류 포토레지스트 패턴(24P)을 제거(strip)하고 후세정 공정을 실시하고, 트리밍(trimming) 공정으로 하드 마스크 패턴(30P)의 패턴 형상을 더욱 양호하게 한다.Referring to FIG. 2C, the residual photoresist pattern 24P is stripped, a post-cleaning process is performed, and the pattern shape of the hard mask pattern 30P is further improved by a trimming process.
한편, 잔류 포토레지스트 패턴(24P) 제거 공정, 후세정 공정 및 트리밍 공정을 하드 마스크 패턴(30P)의 형상을 양호하게 하기 위해 실시하는 것이 바람직하기는 하지만, 이들 공정을 생략해도 된다. 이는 잔류 포토레지스트 패턴(24P)은 후속 공정을 거치면서 자연스럽게 제거되고, 후속 공정 중 하드 마스크 패턴(30P) 제거 공정시에 완전히 제거할 수 있기 때문이다. On the other hand, although it is preferable to perform the process of removing the residual photoresist pattern 24P, the post-cleaning process, and the trimming process to improve the shape of the hard mask pattern 30P, these steps may be omitted. This is because the residual photoresist pattern 24P is naturally removed during the subsequent process, and can be completely removed during the hard mask pattern 30P removal process during the subsequent process.
도 2d를 참조하면, 하드 마스크 패턴(30P)을 식각 마스크로 한 식각 공정으로 게이트 라인용 물질층(23)을 식각하여 게이트 라인(230)을 형성한다.Referring to FIG. 2D, the gate line material layer 23 is etched by the etching process using the hard mask pattern 30P as an etching mask to form the gate line 230.
상기에서, 하드 마스크 패턴(30P)의 형성 물질은 게이트 라인용 물질층(23)의 형성 물질과 식각 선택비가 높아 식각 공정 후에 잔류 하드 마스크 패턴(30R)이 충분히 남아있게 된다. 즉, 게이트 라인용 물질층(23)이 폴리실리콘으로 형성된 경우 하드 마스크 패턴(30P)의 형성 물질은 산화물 계통을 사용하며, 산화물 계통과 폴리실리콘과의 식각 선택비는 포토레지스트와 폴리실리콘과의 식각 선택비에 비해서 월등히 높다. 산화물과 폴리실리콘과의 식각 선택비를 더욱 높이기 위해 Cl계열의 가스 화학제(gas chemistry)를 포함한 식각제를 사용하는 것이 바람직하다. 이에 따라 식각 공정 후에도 잔류 하드 마스크 패턴(30R)은 충분한 두께로 남게되어 게이트 라인(230)의 패턴 형상에 식각 손상을 입히지 않게 된다.In the above description, the material for forming the hard mask pattern 30P has a high etching selectivity with the material for forming the gate line material layer 23, so that the remaining hard mask pattern 30R remains sufficiently after the etching process. That is, when the gate line material layer 23 is formed of polysilicon, the material for forming the hard mask pattern 30P uses an oxide type, and the etching selectivity of the oxide type and the polysilicon is determined by the photoresist and polysilicon. It is much higher than the etching selectivity. In order to further increase the etching selectivity of the oxide and the polysilicon, it is preferable to use an etchant including a Cl-based gas chemistry. Accordingly, the residual hard mask pattern 30R remains at a sufficient thickness even after the etching process, so that the pattern shape of the gate line 230 is not damaged.
도 2e를 참조하면, 갭 필링이 우수하면서 잔류 하드 마스크 패턴(30R)과 식각 선택비가 우수한 물질로 도포한 후, 잔류 하드 마스크 패턴(30R)이 돌출 되도록 에치-백(etch-back) 공정을 실시하고, 이로 인하여 게이트 라인(230)의 갭 부분에 희생층(40)이 형성한다.Referring to FIG. 2E, after coating with a material having excellent gap filling and having an excellent etching selectivity with a residual hard mask pattern 30R, an etch-back process is performed to protrude the residual hard mask pattern 30R. As a result, the sacrificial layer 40 is formed in the gap portion of the gate line 230.
상기에서, 희생층(40)은 포토레지스트 또는 버텀 반사방지물질(Barc)로 형성한다.In the above, the sacrificial layer 40 is formed of a photoresist or a bottom anti-reflective material (Barc).
도 2f를 참조하면, 희생층(40)을 식각 마스크로 한 식각 공정으로 잔류 하드 마스크 패턴(30R)을 선택적으로 제거한다. 이때 희생층(40)은 잔류 하드 마스크 패턴(30R)을 제외한 모든 부분을 덮고 있기 때문에 주변 층들은 식각 손상을 입지 않는다.Referring to FIG. 2F, the residual hard mask pattern 30R is selectively removed by an etching process using the sacrificial layer 40 as an etching mask. At this time, since the sacrificial layer 40 covers all portions except the residual hard mask pattern 30R, the peripheral layers are not etched.
도 2g를 참조하면, 희생층(40)을 제거하고, 후세정 공정을 실시한다. Referring to FIG. 2G, the sacrificial layer 40 is removed and a post-cleaning process is performed.
상술한 바와 같이, 본 발명은 게이트 라인으로 사용되는 물질과 식각 선택비가 높은 물질로 하드 마스크층을 형성하고, 하드 마스크층 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 하드 마스크 패턴을 형성하고, 하드 마스크 패턴을 식각 마스크로 한 식각 공정으로 게이트 라인용 물질층을 식각하여 게이트 라인을 형성하고, 포토레지스트나 버텀 반사방지물질로 게이트 라인의 갭을 매립하여 하드 마스크 패턴을 노출시킨 후 건식 식각으로 제거하므로, 하드 마스크층만을 식각해야 하는 포토레지스트 두께가 높을 필요가 없어 노광 공정의 촛점 심도 마진의 개선으로 양호한 형상의 게이트 라인을 형성할 수 있고, 게이트 라인 형성 후에 하드 마스크 패턴을 주변 층에 식각 손상을 주지 않으면서 선택적으로 제거할 수 있어, 소자의 수율 및 신뢰성을 향상시킬 수 있다.As described above, in the present invention, a hard mask layer is formed of a material used as a gate line and a material having a high etching selectivity, a photoresist pattern is formed on the hard mask layer, and the hard mask is formed using the photoresist pattern as an etching mask. A pattern is formed, and the gate line is formed by etching the gate line material layer by an etching process using the hard mask pattern as an etch mask, and the gap of the gate line is filled with a photoresist or a bottom anti-reflective material to expose the hard mask pattern. Since it is removed by dry etching, the thickness of the photoresist that needs to be etched only in the hard mask layer does not need to be high, and thus the gate line having a good shape can be formed by improving the depth of focus margin of the exposure process, and after forming the hard mask pattern Can be selectively removed without damaging the surrounding layer There, it is possible to improve the yield and reliability of the device.
도 1a 및 도 1b는 종래 반도체 소자의 게이트 라인 형성 방법을 설명하기 위한 소자의 단면도; 및1A and 1B are cross-sectional views of a device for explaining a gate line forming method of a conventional semiconductor device; And
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 소자의 단면도이다. 2A to 2G are cross-sectional views of devices for describing a method for forming contact holes in a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 21: 반도체 기판 12, 22: 게이트 산화막11, 21: semiconductor substrate 12, 22: gate oxide film
13, 23: 게이트 라인 물질층 130, 230: 게이트 라인13, 23: gate line material layer 130, 230: gate line
14, 24: 포토레지스트 패턴 14R, 24R: 잔류 포토레지스트 패턴14, 24: photoresist pattern 14R, 24R: residual photoresist pattern
30: 하드 마스크층 30P: 하드 마스크 패턴30: hard mask layer 30P: hard mask pattern
30R: 잔류 하드 마스크 패턴 40: 희생층 30R: residual hard mask pattern 40: sacrificial layer
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| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |