KR20050069105A - Liquid crystal display device and method for fabricating the same - Google Patents
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Abstract
고개구율을 달성함과 동시에 블랙 매트릭스층을 통한 전류 누설이나 커패시터 발생 문제를 해결하기에 알맞은 횡전계 방식 액정표시장치 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은, 횡전계 방식의 액정표시장치는 소정 간격을 갖고 서로 대향된 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역을 정의하는 복수개의 게이트배선 및 데이터배선과; 상기 게이트배선 및 데이터배선의 교차 부위에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터를 포함한 상기 제 1 기판상에 형성된 제 1 층간절연막과; 화소영역간에 격리되도록 상기 박막 트랜지스터 상부에 섬(island) 형상으로 형성된 블랙 매트릭스층과; 상기 블랙 매트릭스층을 포함한 상기 화소영역에 형성된 칼라필터층과; 상기 칼라필터층을 포함한 상기 제 1 기판의 전면에 형성된 평탄화막과; 상기 게이트배선, 데이터배선 및 상기 박막 트랜지스터의 액티브영역 상부에 중첩 형성되며, 상기 화소영역에 일방향으로 형성된 공통배선 및 공통전극과; 상기 공통배선 및 공통전극을 포함한 상기 제 1 기판상에 형성된 제 2 층간절연막과; 상기 박막 트랜지스터의 드레인전극과 콘택되며 상기 공통전극 사이에 일정 간격을 갖고 형성된 화소전극을 포함하여 구성됨을 특징으로 한다. The present invention provides a transverse electric field type liquid crystal display device and a method of manufacturing the same, which are suitable for achieving high opening ratio and solving problems of current leakage and capacitor generation through a black matrix layer. A first substrate and a second substrate facing each other at a predetermined interval; A plurality of gate wirings and data wirings formed vertically and horizontally on the first substrate to define pixel regions; A thin film transistor formed at an intersection of the gate wiring and the data wiring; A first interlayer insulating film formed on the first substrate including the thin film transistor; A black matrix layer formed in an island shape on the thin film transistor so as to be isolated between pixel regions; A color filter layer formed in the pixel region including the black matrix layer; A planarization film formed on an entire surface of the first substrate including the color filter layer; A common wiring and a common electrode formed on the gate wiring, the data wiring and the active region of the thin film transistor, and formed in one direction in the pixel region; A second interlayer insulating film formed on the first substrate including the common wiring and the common electrode; And a pixel electrode contacted with the drain electrode of the thin film transistor and formed at a predetermined interval between the common electrodes.
Description
본 발명은 액정표시장치(Liquid Crystal Display Device: LCD)에 관한 것으로, 보다 구체적으로는 섬(Island) 형상의 블랙 매트릭스를 구비한 COT구조의 횡전계 방식(In-Plane Switching : 이하, IPS라고 한다)의 액정표시장치 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device (LCD), and more specifically, to an in-plane switching (COS) structure having an island-shaped black matrix (hereinafter referred to as IPS). The present invention relates to a liquid crystal display device and a manufacturing method thereof.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.As the information society develops, the demand for display devices is increasing in various forms.In recent years, liquid crystal display (LCD), plasma display panel (PDP), electro luminescent display (ELD), and vacuum fluorescent display (VFD) have been developed. Various flat panel display devices have been studied, and some are already used as display devices in various devices.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, LCD is the most widely used as a substitute for CRT (Cathode Ray Tube) for the use of mobile image display device because of the excellent image quality, light weight, thinness, and low power consumption, and mobile type such as monitor of notebook computer. In addition, it is being developed in various ways, such as a television for receiving and displaying broadcast signals, and a monitor of a computer.
이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.As described above, although various technical advances have been made in order for the liquid crystal display device to serve as a screen display device in various fields, the task of improving the image quality as the screen display device has many advantages and disadvantages.
따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.Therefore, in order to use a liquid crystal display device in various parts as a general screen display device, the key to development is how much high definition images such as high definition, high brightness, and large area can be realized while maintaining the characteristics of light weight, thinness, and low power consumption. It can be said.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정 패널은 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.Such a liquid crystal display device may be broadly divided into a liquid crystal panel displaying an image and a driving unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel includes first and second glass substrates having a space and are bonded to each other; It consists of a liquid crystal layer injected between the said 1st, 2nd glass substrate.
여기서, 상기 제 1 유리 기판(TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성되어 있다.The first glass substrate (TFT array substrate) may include a plurality of gate lines arranged in one direction at a predetermined interval, a plurality of data lines arranged at regular intervals in a direction perpendicular to the gate lines, and A plurality of pixel electrodes formed in a matrix form in each pixel region defined by crossing each gate line and data line, and a plurality of thin films that transmit signals of the data line to each pixel electrode by being switched by signals of the gate line The transistor is formed.
그리고 제 2 유리 기판(컬러필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층과 화상을 구현하기 위한 공통 전극이 형성되어 있다. 물론, 횡전계 방식의 액정표시장치에서는 공통전극이 제 1 유리 기판에 형성되어 있다.The second glass substrate (color filter substrate) includes a black matrix layer for blocking light in portions other than the pixel region, an R, G, B color filter layer for expressing color colors, and a common electrode for implementing an image. Is formed. Of course, the common electrode is formed on the first glass substrate in the transverse electric field type liquid crystal display device.
이와 같은 상기 제 1, 제 2 유리 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 액정 주입구를 갖는 씨일재에 의해 합착되고 상기 두 기판 사이에 액정이 주입된다.The first and second glass substrates are bonded by a sealing material having a predetermined space by a spacer and having a liquid crystal injection hole, and a liquid crystal is injected between the two substrates.
이때, 액정 주입 방법은 상기 실재에 의해 합착된 두 기판 사이를 진공 상태로 유지하여 액정 용기에 상기 액정 주입구가 잠기도록 하면 삼투압 현상에 의해 액정이 두 기판 사이에 주입된다. 이와 같이 액정이 주입되면 상기 액정 주입구를 밀봉재로 밀봉하게 된다.In this case, in the liquid crystal injection method, the liquid crystal is injected between the two substrates by osmotic pressure when the liquid crystal injection hole is immersed in the liquid crystal container by maintaining the vacuum state between the two substrates bonded by the reality. When the liquid crystal is injected as described above, the liquid crystal injection hole is sealed with a sealing material.
한편, 상기와 같이 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.On the other hand, the driving principle of the liquid crystal display device as described above uses the optical anisotropy and polarization of the liquid crystal.
상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. Since the liquid crystal is thin and long in structure, the liquid crystal has a direction in the arrangement of molecules, and the liquid crystal may be artificially applied to control the direction of the molecular arrangement.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 편광된 빛이 임의로 변조되어 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light polarized by optical anisotropy may be arbitrarily modulated to express image information.
이러한 액정은 전기적인 특정분류에 따라 유전율 이방성이 양(+)인 포지티브 액정과 음(-)인 네거티브 액정으로 구분될 수 있으며, 유전율 이방성이 양인 액정분자는 전기장이 인가되는 방향으로 액정분자의 장축이 평행하게 배열하고, 유전율 이방성이 음인 액정분자는 전기장이 인가되는 방향과 액정분자의 장축이 수직하게 배열한다.Such liquid crystals may be classified into positive liquid crystals having a positive dielectric anisotropy and negative liquid crystals having a negative dielectric anisotropy according to an electrical specific classification, and liquid crystal molecules having a positive dielectric anisotropy are long axes of liquid crystal molecules in a direction in which an electric field is applied. The liquid crystal molecules arranged in parallel and having negative dielectric anisotropy are arranged perpendicularly to the direction in which the electric field is applied and the major axis of the liquid crystal molecules.
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도이다.1 is an exploded perspective view illustrating a part of a general TN liquid crystal display device.
도 1에 도시한 바와 같이, 일정 공간을 갖고 합착된 하부기판(1) 및 상부기판(2)과, 상기 하부기판(1)과 상부기판(2) 사이에 주입된 액정층(3)으로 구성되어 있다.As shown in FIG. 1, the lower substrate 1 and the upper substrate 2 bonded to each other with a predetermined space, and the liquid crystal layer 3 injected between the lower substrate 1 and the upper substrate 2 are composed of. It is.
보다 구체적으로 설명하면, 상기 하부기판(1)은 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(4)이 배열되고, 상기 게이트 라인(4)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(5)이 배열되며, 상기 게이트 라인(4)과 데이터 라인(5)이 교차하는 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(4)과 데이터 라인(5)이 교차하는 부분에 박막 트랜지스터(T)가 형성되어 있다.More specifically, the lower substrate 1 has a plurality of gate lines 4 arranged in one direction at regular intervals to define the pixel region P, and in a direction perpendicular to the gate lines 4. A plurality of data lines 5 are arranged at regular intervals, and a pixel electrode 6 is formed in each pixel region P where the gate line 4 and the data line 5 intersect, and each gate line The thin film transistor T is formed at the portion where (4) and the data line 5 intersect.
그리고 상기 상부기판(2)은 상기 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(7)과, 컬러 색상을 표현하기 위한 R,G,B 컬러 필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.The upper substrate 2 includes a black matrix layer 7 for blocking light in portions other than the pixel region P, an R, G, and B color filter layer 8 for expressing color colors, and an image. The common electrode 9 is formed to implement the.
여기서, 상기 박막 트랜지스터(T)는 상기 게이트 라인(4)으로부터 돌출된 게이트 전극과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극 상측의 게이트 절연막위에 형성된 액티브층과, 상기 데이터 라인(5)으로부터 돌출된 소오스 전극과, 상기 소오스 전극에 대향되도록 드레인 전극을 구비하여 구성된다.The thin film transistor T may include a gate electrode protruding from the gate line 4, a gate insulating film (not shown) formed on the front surface, an active layer formed on the gate insulating film above the gate electrode, and the data. And a source electrode protruding from the line 5 and a drain electrode to face the source electrode.
상기 화소전극(6)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속을 사용한다. The pixel electrode 6 uses a transparent conductive metal having a relatively high light transmittance, such as indium-tin-oxide (ITO).
전술한 바와 같이 구성되는 액정표시장치는 상기 화소전극(6)상에 위치한 액정층(3)이 상기 박막 트랜지스터(T)로부터 인가된 신호에 의해 배향되고, 상기 액정층(3)의 배향 정도에 따라 액정층(3)을 투과하는 빛의 양을 조절하는 방식으로 화상을 표현할 수 있다.In the liquid crystal display device configured as described above, the liquid crystal layer 3 positioned on the pixel electrode 6 is aligned by a signal applied from the thin film transistor T, and the liquid crystal layer 3 is aligned with the alignment degree of the liquid crystal layer 3. Accordingly, the image can be expressed by controlling the amount of light passing through the liquid crystal layer 3.
전술한 바와 같은 액정패널은 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하며, 상부기판(2)의 공통전극(9)이 접지역할을 하게 되어 정전기로 인한 액정 셀의 파괴를 방지할 수 있다. As described above, the liquid crystal panel drives the liquid crystal by an electric field applied up and down, and has excellent characteristics such as transmittance and aperture ratio, and the common electrode 9 of the upper substrate 2 serves as a ground to discharge static electricity. It is possible to prevent the destruction of the liquid crystal cell.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점을 갖고 있다. However, the liquid crystal drive by the electric field applied up-down has a disadvantage that the viewing angle characteristics are not excellent.
따라서, 상기의 단점을 극복하기 위해 새로운 기술 즉, IPS의 액정표시장치가 제안되고 있다.Accordingly, in order to overcome the above disadvantages, a new technology, namely, a liquid crystal display device of IPS, has been proposed.
도 2는 일반적인 IPS의 액정표시장치를 나타낸 개략적인 단면도이다. 2 is a schematic cross-sectional view showing a liquid crystal display of a general IPS.
도 2에 도시한 바와 같이, 하부기판(11)상에 화소전극(12)과 공통전극(13)이 동일 평면상에 형성되어 있다. As shown in FIG. 2, the pixel electrode 12 and the common electrode 13 are formed on the lower substrate 11 on the same plane.
그리고 상기 하부기판(11)과 일정 공간을 갖고 합착된 상부기판(15) 사이에 형성된 액정층(14)은 상기 하부기판(11)상의 상기 화소전극(12)과 공통전극(13) 사이의 횡전계에 의해 작동한다.In addition, the liquid crystal layer 14 formed between the lower substrate 11 and the upper substrate 15 bonded to the lower substrate 11 may be disposed between the pixel electrode 12 and the common electrode 13 on the lower substrate 11. It works by electric field.
도 3a 내지 도 3b는 IPS 모드에서 전압 온(on)/오프(off)시 액정의 상 변이 모습을 나타내는 도면이다.3A to 3B are diagrams illustrating phase transitions of liquid crystals when voltages are turned on and off in the IPS mode.
즉, 도 3a는 화소전극(12) 또는 공통전극(13)에 횡전계가 인가되지 않은 오프(off)상태로써, 액정층(14)의 상 변이가 일어나지 않음을 알 수 있다. 예를 들어 화소전극(12)과 공통전극(13)의 수평 방향에서 기본적으로 45ㅀ틀어져있다.That is, FIG. 3A shows an off state in which no transverse electric field is applied to the pixel electrode 12 or the common electrode 13, so that the phase change of the liquid crystal layer 14 does not occur. For example, the pixel electrode 12 and the common electrode 13 are basically 45 degrees in the horizontal direction.
도 3b는 상기 화소전극(12)과 공통전극(13)에 횡전계가 인가된 온(on) 상태로써, 액정층(14)의 상 변이가 일어나고, 도 3a의 오프 상태와 비교해서 45ㅀ정도로 뒤틀림 각을 가지고, 화소전극(12)과 공통전극(13)의 수평방향과 액정의 비틀림 방향이 일치함을 알 수 있다.FIG. 3B is an on state in which a lateral electric field is applied to the pixel electrode 12 and the common electrode 13, and a phase shift of the liquid crystal layer 14 occurs, and is about 45 mA compared to the off state of FIG. 3A. It can be seen that the horizontal direction of the pixel electrode 12 and the common electrode 13 and the twist direction of the liquid crystal have a twist angle.
상술한 바와 같이 IPS의 액정표시장치는 동일 평면상에 화소전극(12)과 공통전극(13)이 모두 존재한다. As described above, in the liquid crystal display of the IPS, both the pixel electrode 12 and the common electrode 13 exist on the same plane.
상기 횡전계 방식의 장점으로는 광시야각이 가능하다는 것이다. An advantage of the transverse electric field method is that a wide viewing angle is possible.
즉, 액정표시장치를 정면에서 보았을 때, 상/하/좌/우 방향으로 약 70ㅀ방향에서 가시 할 수 있다. That is, when the liquid crystal display device is viewed from the front, the liquid crystal display device may be visible in the about 70 ° direction in the up / down / left / right directions.
그리고, 일반적으로 사용되는 액정표시장치에 비해 제작 공정이 간단하고, 시야각에 따른 색의 이동이 적은 장점이 있다.In addition, there is an advantage that the manufacturing process is simpler and the color shift according to the viewing angle is smaller than that of the liquid crystal display device.
그러나, 공통전극(13)과 화소전극(12)이 동일 기판상에 존재하기 때문에 빛에 의한 투과율 및 개구율이 저하되는 단점이 있다. However, since the common electrode 13 and the pixel electrode 12 are present on the same substrate, there is a disadvantage in that transmittance and aperture ratio due to light are reduced.
또한, 구동전압에 의한 응답시간을 개선해야 하고, 셀 갭(cell gap)의 정렬오차 마진(misalign margin)이 작기 때문에 상기 셀 갭을 균일하게 해야 하는 단점이 있다.In addition, there is a disadvantage in that the response time due to the driving voltage must be improved and the cell gap is made uniform because the misalign margin of the cell gap is small.
즉, 횡전계 방식의 액정표시장치는 상기와 같은 장점과 단점이 있으므로 사용자의 사용 용도에 따라 선택해서 사용할 수 있다.That is, the transverse electric field type liquid crystal display device has the advantages and disadvantages as described above can be selected according to the user's use.
도 4a 및 도 4b는 각각 오프상태와 온 상태일 때 IPS의 액정표시장치의 동작을 나타낸 사시도이다.4A and 4B are perspective views showing the operation of the liquid crystal display of the IPS in the off state and the on state, respectively.
도 4a에 도시한 바와 같이, 화소전극(12) 또는 공통전극(13)에 횡전계 전압이 인가되지 않았을 경우에는 액정분자 배열방향(16)은 초기 배향막(도시되지 않음)의 배열 방향과 동일한 방향으로 배열된다.As shown in FIG. 4A, when no transverse electric field voltage is applied to the pixel electrode 12 or the common electrode 13, the alignment direction of the liquid crystal molecules 16 is the same as that of the initial alignment layer (not shown). Is arranged.
그리고 도 4b에 도시한 바와 같이, 화소전극(12)과 공통전극(13)에 횡전계 전압이 인가되었을 때 액정분자의 배열방향(16)은 전기장이 인가되는 방향(17)으로 배열함을 알 수 있다.As shown in FIG. 4B, when the transverse electric field voltage is applied to the pixel electrode 12 and the common electrode 13, the alignment direction 16 of the liquid crystal molecules is arranged in the direction 17 to which the electric field is applied. Can be.
이하, 첨부된 도면을 참고하여 종래의 횡전계 방식(IPS)의 액정표시장치에 대하여 설명하기로 한다. Hereinafter, a liquid crystal display of a conventional transverse electric field method (IPS) will be described with reference to the accompanying drawings.
도 5는 종래 기술에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도이고, 도 6은 도 5의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'와 Ⅲ-Ⅲ' 선상을 자른 구조 단면도이다. FIG. 5 is a plan view of a liquid crystal display device of a transverse electric field method (IPS) according to the prior art, and FIG. 6 is a cross-sectional view taken along lines II ′ and II-II ′ and III-III ′ of FIG. 5.
종래의 IPS 액정표시장치는 도 5와 도 6에 도시한 바와 같이, 투명한 하부기판(30)상에 일방향으로 배열된 게이트 배선(31)과, 상기 게이트 배선(31)의 일측에서 돌출 형성된 게이트 전극(31a)과, 상기 게이트 전극(31a)을 포함한 하부기판(30)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(32)과, 상기 게이트 전극(31a) 상부의 상기 게이트 절연막(32)상에 아일랜드 형태로 형성되는 액티브층(33)과, 상기 데이터 배선(34)으로부터 돌출되어 상기 액티브층(33)의 일측 상부에 오버랩된 소오스 전극(34a)과, 상기 소오스 전극(34a)과 일정 간격 이격되고 액티브층(33)의 타측에 오버랩된 드레인 전극(34b)과, 소오스 전극(34a)과 드레인 전극(34b)을 포함한 하부기판(30)의 전면에 형성된 제 1 층간절연막(35)과, 상기 게이트 배선(31)과 데이터 배선(34) 및 액티브층(33)의 상부를 충분히 덮도록 상기 제 1 층간절연막(35) 상에 서로 연결되어 형성된 블랙 매트릭스층(36)과, 상기 데이터배선(34) 상부에 중첩되도록 블랙 매트릭스층(36)을 포함한 제 1 층간절연막(35) 상부의 각 화소영역에 형성된 R,G,B의 칼라필터층(37)과, 상기 칼라필터층(37) 상에 평탄하게 형성된 평탄화막(38)과, 상기 게이트배선(31)과 데이터배선(34) 및 액티브층(33)(특히, 채널영역) 상부에 중첩되며, 화소영역에 일방향으로 형성된 공통배선(39a) 및 공통전극(39b)과, 공통배선(39a) 및 공통전극(39b)을 포함한 평탄화막(38)상에 형성된 제 2 층간절연막(40)과, 상기 드레인전극(34b)의 일영역이 드러나도록 형성된 콘택홀(41)과, 상기 콘택홀(41)을 통해서 드레인전극(34b)과 콘택되고 전단의 게이트배선(31) 상부에 오버랩되며 화소영역의 공통전극(39b) 양쪽에 일정 간격을 갖고 형성된 화소전극(42)으로 구성된다.In the conventional IPS liquid crystal display, as shown in FIGS. 5 and 6, the gate wiring 31 arranged in one direction on the transparent lower substrate 30 and the gate electrode protruding from one side of the gate wiring 31 are provided. A gate insulating film 32 formed of a material such as SiNx or SiOx on the entire surface of the lower substrate 30 including the gate electrode 31a, and the gate insulating film 32 on the gate electrode 31a. An active layer 33 formed in an island shape on the top, a source electrode 34a protruding from the data line 34 and overlapping an upper portion of the active layer 33, and a constant with the source electrode 34a. A drain electrode 34b spaced apart from each other and overlapping the other side of the active layer 33, and a first interlayer insulating layer 35 formed on the entire surface of the lower substrate 30 including the source electrode 34a and the drain electrode 34b. Of the gate wiring 31, the data wiring 34, and the active layer 33. A first interlayer insulating film including a black matrix layer 36 formed on the first interlayer insulating layer 35 so as to cover the upper portion, and a black matrix layer 36 so as to overlap the data wiring 34. 35, R, G, and B color filter layers 37 formed in the upper pixel areas, the planarization film 38 formed on the color filter layer 37, the gate wirings 31 and the data wirings ( 34 and the common wiring 39a and the common electrode 39b overlapping the upper portion of the active layer 33 (particularly, the channel region) and formed in one direction in the pixel region, and the common wiring 39a and the common electrode 39b. The second interlayer insulating film 40 formed on the planarization film 38 including the contact layer 41, a contact hole 41 formed to expose a region of the drain electrode 34b, and a drain electrode 34b through the contact hole 41. ) And overlap the upper portion of the gate wiring 31 at the front end, and have a predetermined interval on both sides of the common electrode 39b of the pixel region. Is composed of the pixel electrode 42 is formed.
상기 공통배선(39a)은 게이트배선(31)을 따라 형성되고, 공통전극(39b)은 데이터배선(34) 상부 및 화소영역내에 데이터배선(34)과 평행한 방향으로 형성되어 있다. The common wiring 39a is formed along the gate wiring 31, and the common electrode 39b is formed in a direction parallel to the data wiring 34 on the data wiring 34 and in the pixel area.
상기 콘택홀(41)은 드레인전극(34b)의 일영역이 드러나도록 제 2 층간절연막(40)과 평탄화막(38)과 칼라필터층(37)과 제 1 층간절연막(35)이 식각되어서 형성된 것이다. The contact hole 41 is formed by etching the second interlayer insulating film 40, the planarization film 38, the color filter layer 37, and the first interlayer insulating film 35 so that one region of the drain electrode 34b is exposed. .
상기에서 블랙 매트릭스층(36)은 데이터배선(34)과 게이트배선(31) 및 박막트랜지스터(TFT)의 상부에 중첩되도록 연결되어 넓게 형성되어 있다. The black matrix layer 36 is connected to the data line 34, the gate line 31, and the thin film transistor TFT so as to be overlapped.
상기에서와 같이 데이터배선과 게이트배선 상부에 블랙 매트릭스층을 넓게 형성하면, 블랙 매트릭스층의 낮은 저항값으로 인하여 블랙 매트릭스층을 통해서 신호가 세어나가서 데이터신호가 약해지는 문제가 발생한다.As described above, when the black matrix layer is formed wide on the data wiring and the gate wiring, a signal may be weakened through the black matrix layer due to the low resistance of the black matrix layer, resulting in a weakening of the data signal.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 고개구율을 달성함과 동시에 블랙 매트릭스층을 통한 전류 누설이나 커패시터 발생 문제를 해결하기에 알맞은 횡전계 방식(IPS) 액정표시장치 및 그의 제조방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to achieve a high opening ratio and at the same time to solve the problem of current leakage or capacitor generation through the black matrix layer, a transverse electric field type (IPS) liquid crystal display device And a method for producing the same.
상기 목적을 달성하기 위한, 본 발명의 횡전계 방식의 액정표시장치는 소정 간격을 갖고 서로 대향된 제 1 기판 및 제 2 기판과; 상기 제 1 기판상에 종횡으로 형성되어 화소영역을 정의하는 복수개의 게이트배선 및 데이터배선과; 상기 게이트배선 및 데이터배선의 교차 부위에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터를 포함한 상기 제 1 기판상에 형성된 제 1 층간절연막과; 화소영역간에 격리되도록 상기 박막 트랜지스터 상부에 섬(island) 형상으로 형성된 블랙 매트릭스층과; 상기 블랙 매트릭스층을 포함한 상기 화소영역에 형성된 칼라필터층과; 상기 칼라필터층을 포함한 상기 제 1 기판의 전면에 형성된 평탄화막과; 상기 게이트배선, 데이터배선 및 상기 박막 트랜지스터의 액티브영역 상부에 중첩 형성되며, 상기 화소영역에 일방향으로 형성된 공통배선 및 공통전극과; 상기 공통배선 및 공통전극을 포함한 상기 제 1 기판상에 형성된 제 2 층간절연막과; 상기 박막 트랜지스터의 드레인전극과 콘택되며 상기 공통전극 사이에 일정 간격을 갖고 형성된 화소전극을 포함하여 구성됨을 특징으로 한다. In order to achieve the above object, a transverse electric field type liquid crystal display device of the present invention comprises: a first substrate and a second substrate facing each other at a predetermined interval; A plurality of gate wirings and data wirings formed vertically and horizontally on the first substrate to define pixel regions; A thin film transistor formed at an intersection of the gate wiring and the data wiring; A first interlayer insulating film formed on the first substrate including the thin film transistor; A black matrix layer formed in an island shape on the thin film transistor so as to be isolated between pixel regions; A color filter layer formed in the pixel region including the black matrix layer; A planarization film formed on an entire surface of the first substrate including the color filter layer; A common wiring and a common electrode formed on the gate wiring, the data wiring and the active region of the thin film transistor, and formed in one direction in the pixel region; A second interlayer insulating film formed on the first substrate including the common wiring and the common electrode; And a pixel electrode contacted with the drain electrode of the thin film transistor and formed at a predetermined interval between the common electrodes.
상기 제 2 기판 상에는 배향막이 구비되는 것을 포함함을 특징으로 한다. Characterized in that the alignment film is provided on the second substrate.
상기 블랙 매트릭스층은, 상기 박막 트랜지스터 상부의 블랙 매트릭스층과 격리되도록 상기 게이트배선 또는/및 상기 데이터배선 상부에도 더 형성됨을 특징으로 한다. The black matrix layer may be further formed on the gate wiring and / or the data wiring so as to be isolated from the black matrix layer on the thin film transistor.
상기 블랙 매트릭스층과 상기 칼라필터층은 서로 층이 바뀌어서, 상기 칼라필터층 상부에 블랙 매트릭스층이 형성되는 것을 더 포함함을 특징으로 한다. The black matrix layer and the color filter layer may be different from each other so that the black matrix layer is formed on the color filter layer.
상기 공통배선은 상기 게이트배선과 상기 액티브층 상부에 형성되고, 상기 공통전극은 상기 데이터배선 상부 및 화소영역내에 상기 데이터배선과 평행한 방향으로 형성됨을 특징으로 한다. The common wiring is formed on the gate wiring and the active layer, and the common electrode is formed in a direction parallel to the data wiring on the data wiring and in the pixel area.
상기 공통배선과 상기 공통전극은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등의 금속으로 형성됨을 특징으로 한다. The common wiring and the common electrode may be formed of a metal such as aluminum (Al), chromium (Cr), molybdenum (Mo), and tungsten (W).
상기 구성을 갖는 본 발명에 따른 액정표시장치의 제조방법은 제 1 기판상에 교차 배열되어 화소영역을 정의하는 게이트배선과 데이터배선과, 상기 교차 영역에 박막 트랜지스터가 형성된 횡전계 방식의 액정표시장치의 제조방법에 있어서, 상기 박막 트랜지스터를 포함한 상기 제 1 기판상에 제 1 층간절연막을 형성하는 단계; 상기 박막 트랜지스터 상부에 섬(island) 형상으로 블랙 매트릭스층을 형성하는 단계; 상기 블랙 매트릭스층을 포함한 상기 화소영역에 칼라필터층을 형성하는 단계; 상기 칼라필터층을 포함한 상기 제 1 기판의 전면에 평탄화막을 형성하는 단계; 상기 게이트배선, 데이터배선 및 상기 액티브층 상부에 중첩 형성하며, 상기 화소영역에 일방향으로 배열되도록 공통배선 및 공통전극을 형성하는 단계; 상기 박막 트랜지스터의 드레인전극과 콘택되며 상기 공통전극 사이에 일정 간격을 갖도록 화소전극을 형성하는 단계를 포함함을 특징으로 한다. According to an aspect of the present invention, there is provided a method of manufacturing a liquid crystal display device according to an embodiment of the present invention. A method of manufacturing a semiconductor device, the method comprising: forming a first interlayer insulating film on the first substrate including the thin film transistor; Forming a black matrix layer in an island shape on the thin film transistor; Forming a color filter layer in the pixel region including the black matrix layer; Forming a planarization film on an entire surface of the first substrate including the color filter layer; Forming a common wiring and a common electrode on the gate wiring, the data wiring, and the active layer, the common wiring and the common electrode being arranged in one direction in the pixel region; And forming a pixel electrode in contact with the drain electrode of the thin film transistor and having a predetermined distance between the common electrode.
상기 블랙 매트릭스층보다 상기 칼라필터층을 먼저 형성하는 것을 더 포함함을 특징으로 한다. And forming the color filter layer earlier than the black matrix layer.
상기 공통배선은 상기 게이트배선상부에 중첩되도록 형성하고, 상기 공통전극은 상기 데이터배선 및 상기 박막 트랜지스터의 액티브층 상부에 중첩되도록 형성함과 동시에 상기 데이터배선과 평행 배열되도록 상기 화소영역에 형성함을 특징으로 한다. The common line may be formed to overlap the gate line, and the common electrode may be formed to overlap the data line and the active layer of the thin film transistor, and to be formed in the pixel area to be parallel to the data line. It features.
상기 화소전극을 형성할 때, 전단의 게이트배선 상부에도 오버랩되도록 연장형성하여 스토리지전극을 구성함을 특징으로 한다. When forming the pixel electrode, the storage electrode is formed by extending to overlap the upper portion of the gate wiring of the front end.
상기 블랙 매트릭스층은 상기 박막 트랜지스터 상부의 블랙 매트릭스층과 격리되도록 상기 게이트라인 또는/ 및 상기 데이터배선 상에도 섬(island) 형상으로 형성하는 것을 더 포함함을 특징으로 한다. The black matrix layer may further include forming an island shape on the gate line and / or the data line so as to be isolated from the black matrix layer on the thin film transistor.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 횡전계 방식(IPS) 액정표시장치 및 그의 제조방법에 대하여 설명한다. Hereinafter, a transverse electric field type (IPS) liquid crystal display device and a manufacturing method thereof according to a preferred embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 본 발명의 실시예에 따른 횡전계 방식(IPS) 액정표시장치에 대하여 설명한다. First, a transverse electric field (IPS) liquid crystal display device according to an embodiment of the present invention will be described.
도 7은 본 발명의 제 1 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도이고, 도 8은 도 7의 Ⅳ-Ⅳ'와 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ' 선상을 자른 구조 단면도이다. FIG. 7 is a plan view of a liquid crystal display device of a transverse electric field type (IPS) device according to a first embodiment of the present invention, and FIG. 8 is a structure in which lines IV-IV ', V-V', and VI-VI 'of FIG. 7 are cut out. It is a cross section.
그리고 도 10은 도 7은 본 발명의 제 2 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도이다. 10 is a plan view of a liquid crystal display device of a transverse electric field system (IPS) according to a second embodiment of the present invention.
본 발명의 제 1 실시예에 따른 IPS 액정표시장치는 도 7과 도 8에 도시한 바와 같이, 투명한 하부기판(60)상에 일방향으로 배열된 게이트 배선(61)과, 상기 게이트 배선(61)의 일측에서 돌출 형성된 게이트 전극(61a)과, 상기 게이트 전극(61a)을 포함한 하부기판(60)의 전면에 SiNx 또는 SiOx와 같은 물질로 형성된 게이트 절연막(62)과, 상기 게이트 전극(61a) 상부의 상기 게이트 절연막(62)상에 아일랜드 형태로 형성되는 액티브층(63)과, 상기 데이터 배선(64)으로부터 돌출되어 상기 액티브층(63)의 일측 상부에 오버랩된 소오스 전극(64a)과, 상기 소오스 전극(64a)과 일정 간격 이격되고 액티브층(63)의 타측에 오버랩된 드레인 전극(64b)과, 소오스 전극(64a)과 드레인 전극(64b)을 포함한 하부기판(60)의 전면에 형성된 제 1 층간절연막(65)과, 상기 박막 트랜지스터를 포함한 상기 게이트 배선(61) 상부의 일부를 덮도록 섬(island) 형상으로 상기 제 1 층간절연막(65) 상에 형성된 블랙 매트릭스층(66)과, 상기 데이터배선(64) 상부에 중첩되도록 블랙 매트릭스층(66)을 포함한 제 1 층간절연막(65) 상부의 각 화소영역에 형성된 R,G,B의 칼라필터층(67)과, 상기 칼라필터층(67) 상에 평탄하게 형성된 평탄화막(68)과, 상기 게이트배선(61)과 데이터배선(64) 및 액티브층(63)(특히, 채널영역) 상부에 중첩되며, 화소영역에 일방향으로 형성된 공통배선(69a) 및 공통전극(69b)과, 공통배선(69a) 및 공통전극(69b)을 포함한 평탄화막(68)상에 형성된 제 2 층간절연막(70)과, 상기 드레인전극(64b)의 일영역이 드러나도록 형성된 콘택홀(71)과, 상기 콘택홀(71)을 통해서 드레인전극(64b)과 콘택되고 전단의 게이트배선(61) 상부에 오버랩되며 화소영역의 공통전극(69b) 양쪽에 일정 간격을 갖고 형성된 화소전극(72)으로 구성된다.As shown in FIG. 7 and FIG. 8, the IPS liquid crystal display according to the first embodiment of the present invention includes a gate wiring 61 arranged in one direction on a transparent lower substrate 60 and the gate wiring 61. A gate electrode 61a protruding from one side of the gate electrode, a gate insulating layer 62 formed of a material such as SiNx or SiOx on the entire surface of the lower substrate 60 including the gate electrode 61a, and an upper portion of the gate electrode 61a An active layer 63 formed in an island shape on the gate insulating layer 62, a source electrode 64a protruding from the data line 64, and overlapping an upper portion of one side of the active layer 63; A first electrode formed on the entire surface of the lower substrate 60 including the drain electrode 64b spaced apart from the source electrode 64a at a predetermined interval and overlapping the other side of the active layer 63 and the source electrode 64a and the drain electrode 64b. The interlayer insulating film 65 and the phase including the thin film transistor The black matrix layer 66 formed on the first interlayer insulating layer 65 in an island shape so as to cover a portion of the upper portion of the gate wiring 61, and the black matrix layer overlapping the upper portion of the data wiring 64. A color filter layer 67 of R, G, and B formed in each pixel region on the first interlayer insulating film 65 including the 66, a flattening film 68 formed flat on the color filter layer 67, The common wiring 69a and the common electrode 69b overlapping the gate wiring 61, the data wiring 64, and the active layer 63 (particularly, the channel region) and formed in one direction in the pixel region, and the common wiring. A second interlayer insulating film 70 formed on the planarization film 68 including the 69a and the common electrode 69b, a contact hole 71 formed to expose one region of the drain electrode 64b, and the contact The common electrode 69b of the pixel region is contacted with the drain electrode 64b through the hole 71 and overlaps the upper portion of the gate wiring 61. Side is composed of the pixel electrode 72 is formed with a predetermined interval.
또한, 상기 제 2 층간절연막(70)상에는 폴리이미드(polyimide)로 이루어진 배향막(미도시)이 형성되어 있다. In addition, an alignment film (not shown) made of polyimide is formed on the second interlayer insulating film 70.
이때 블랙 매트릭스층(66)은 데이터배선(64)을 제외한, 액티브층(특히, 채널영역)을 포함한 게이트배선(61) 상부에 섬(island) 형상으로 형성된다. In this case, the black matrix layer 66 is formed in an island shape on the gate wiring 61 including the active layer (particularly, the channel region) except for the data wiring 64.
또한, 도면에는 도시되지 않았지만, 상기 블랙 매트릭스층(66)은 게이트배선(61)과 데이터배선(64)을 제외한 박막 트랜지스터 상부에만 형성할 수도 있는데, 이와 같이 블랙 매트릭스층(66)을 게이트배선(61)과 데이터배선(64) 상부에 형성하지 않아도 되는 이유는, 게이트배선(61)과 데이터배선(64) 상부에 형성된 공통배선(69a) 및 공통전극(69b)이 그 역할을 대신할 수 있기 때문이다. Although not shown in the drawing, the black matrix layer 66 may be formed only on the thin film transistor except for the gate line 61 and the data line 64. Thus, the black matrix layer 66 may be formed on the gate line ( The reason why the 61 and the data wiring 64 do not need to be formed is that the common wiring 69a and the common electrode 69b formed on the gate wiring 61 and the data wiring 64 may take over. Because.
상기와 같이, 화소영역과 화소영역 사이의 블랙 매트릭스층(66)들은 서로 연결되어 있지 않으므로 블랙 매트릭스층(66)의 전체 점유 면적을 감소시킬 수 있고, 또한, 데이터배선(64) 상부에는 블랙 매트릭스층(66)이 형성되어 있지 않으므로 블랙 매트릭스층(66)의 저항이 충분히 높지 않아 발생하는 전류 누설이나 커패시터 발생 문제를 해결할 수 있다. As described above, since the black matrix layers 66 between the pixel region and the pixel region are not connected to each other, the total occupied area of the black matrix layer 66 may be reduced, and the black matrix may be disposed on the data line 64. Since the layer 66 is not formed, the resistance of the black matrix layer 66 may not be high enough to solve a problem of current leakage or capacitor generation.
부연 설명하면, 블랙 매트릭스층의 저항이 작으면 전극 주변에 저항이 연결된 것과 동일한 구조가 되어 블랙 매트릭스층으로 전류가 빠져나오게 되고, 이는 전극에 인가된 전압이 감소하는 문제를 발생시키게 되는데, 데이터배선(64) 상부에 블랙 매트릭스층(66)을 형성하지 않으므로써 이와 같은 문제가 발생하는 것을 해결할 수 있다.In other words, if the resistance of the black matrix layer is small, the same structure as that of the resistor connected around the electrode causes the current to flow out of the black matrix layer, which causes a problem that the voltage applied to the electrode decreases. This problem can be solved by not forming the black matrix layer 66 on the upper portion (64).
상기 블랙 매트릭스층(66)과 칼라필터층(67)은 서로 층이 바뀌어 형성될 수도 있다. 즉, 칼라필터층 상부에 블랙 매트릭스층이 형성될 수도 있다. The black matrix layer 66 and the color filter layer 67 may be formed by changing layers from each other. That is, a black matrix layer may be formed on the color filter layer.
상기 공통배선(69a)은 게이트배선(61)을 따라 형성되고, 공통전극(69b)은 데이터배선(64) 상부 및 화소영역내에 데이터배선(64)과 평행한 방향으로 형성되어 있다. The common wiring 69a is formed along the gate wiring 61, and the common electrode 69b is formed in the direction parallel to the data wiring 64 above the data wiring 64 and in the pixel area.
상기에서 공통배선(69a)과 공통전극(69b)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등의 금속으로 형성되어 있다. The common wiring 69a and the common electrode 69b are made of metals such as aluminum (Al), chromium (Cr), molybdenum (Mo), and tungsten (W).
상기 평탄화막(68)은 공통배선(69a)과 공통전극(69b)에 의해서 게이트배선(61)과 데이터배선(64)의 신호가 지연되는 문제를 방지하기 위해서, 2~3㎛ 정도의 두께를 갖는 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene), 산화막, 질화막중 적어도 어느 하나로 형성되어 있고, 표면은 평탄하다. The planarization film 68 may have a thickness of about 2 μm to 3 μm in order to prevent a delay of signals of the gate line 61 and the data line 64 by the common line 69a and the common electrode 69b. It is formed of at least one of acryl, polyimide, BCB (Benzo Cyclo Butene), an oxide film, and a nitride film which has, and the surface is flat.
그리고 상기 콘택홀(71)은 드레인전극(64b)의 일영역이 드러나도록 제 2 층간절연막(70)과 평탄화막(68)과 칼라필터층(67)과 제 1 층간절연막(65)이 식각되어서 형성된 것이다. The contact hole 71 is formed by etching the second interlayer insulating film 70, the planarization film 68, the color filter layer 67, and the first interlayer insulating film 65 so that one region of the drain electrode 64b is exposed. will be.
또한, 상기와 같이 형성된 하부기판(60)과 대응하는 상부기판(80)위에는 배향막(미도시)이 적층되어 있다. In addition, an alignment layer (not shown) is stacked on the lower substrate 60 formed as described above and the upper substrate 80 corresponding to the lower substrate 60.
상기에서 블랙 매트릭스층(66)은 도 10에 도시한 본 발명의 제 2 실시예에서와 같이, 빛샘 문제를 좀 더 개선시키기 위해서 데이터배선(64)의 상부에도 섬(island) 형상으로 형성할 수 있다. 이때 데이터배선(64)과 게이트배선(61) 상부에 형성된 블랙 매트릭스층(66)들은 서로 연결되지 않고 격리되어 있다. In the above, the black matrix layer 66 may be formed in an island shape on the upper portion of the data line 64 to further improve the light leakage problem, as in the second embodiment of the present invention illustrated in FIG. 10. have. In this case, the black matrix layers 66 formed on the data line 64 and the gate line 61 are separated from each other without being connected to each other.
다음에 본 발명의 실시예에 따른 횡전계 방식(IPS) 액정표시장치의 제조방법에 대하여 설명하기로 한다. Next, a method of manufacturing a transverse electric field type (IPS) liquid crystal display device according to an embodiment of the present invention will be described.
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 제조방법을 나타낸 공정 단면도이다. 9A to 9D are cross-sectional views illustrating a method of manufacturing a liquid crystal display device of a transverse electric field system (IPS) according to a first embodiment of the present invention.
본 발명의 제 1 실시예에 따른 횡전계 방식의 액정표시장치의 제조방법은, 도 9a에 도시한 바와 같이, 투명한 하부 기판(60)상에 도전성 금속을 증착하고, 포토 및 식각 공정을 이용하여 도전성 금속을 패터닝하여, 일 끝단이 소정면적으로 넓게 구성되는 게이트 패드(도시되지 않음)와 상기 게이트 패드에서 일 방향으로 연장된 게이트 배선(61)과 상기 게이트 배선(61)에서 일 방향으로 돌출 형성된 게이트 전극(61a)을 형성한다.In the method of manufacturing a transverse electric field type liquid crystal display device according to a first embodiment of the present invention, as shown in FIG. 9A, a conductive metal is deposited on a transparent lower substrate 60, and a photo and etching process is performed. By patterning the conductive metal, a gate pad (not shown) having one end widened to a predetermined area, a gate wiring 61 extending in one direction from the gate pad, and protruding in one direction from the gate wiring 61 are formed. The gate electrode 61a is formed.
이후에 상기 게이트 전극(61a)이 형성된 하부기판(60)의 전면에 게이트 절연막(62)을 형성한다. Thereafter, a gate insulating layer 62 is formed on the entire surface of the lower substrate 60 on which the gate electrode 61a is formed.
여기서 상기 게이트 절연막(62)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)을 사용할 수 있다.The gate insulating layer 62 may be formed of silicon nitride (SiNx) or silicon oxide (SiO 2 ).
이후에, 상기 게이트 절연막(62)상에 제 1, 제 2 반도체층(아몰퍼스실리콘, 불순물 아몰퍼스실리콘)(미도시)을 형성한다. Subsequently, first and second semiconductor layers (amorphous silicon and impurity amorphous silicon) (not shown) are formed on the gate insulating layer 62.
이어, 상기 제 1, 제 2 반도체층을 포토 및 식각 공정으로 패터닝하여, 상기 게이트 전극(61a) 상부에 아일랜드(island) 형태를 갖는 액티브층(63)을 형성한다.Subsequently, the first and second semiconductor layers are patterned by photo and etching processes to form an active layer 63 having an island shape on the gate electrode 61a.
이후에 상기 액티브층(63)이 형성된 하부기판(60)의 전면에 도전성 금속을 증착하고 포토 및 식각 공정을 통해 패터닝하여, 상기 게이트 배선(61)과 교차하여 화소영역을 정의하는 데이터 배선(64)을 형성하고, 끝단에 소정면적을 갖는 소오스 패드(도시되지 않음)와, 상기 데이터 배선(64)에서 일 방향으로 돌출 연장된 소오스전극(64a)과, 소오스전극(64a)과 일정간격 격리된 드레인전극(64b)을 형성한다. Subsequently, a conductive metal is deposited on the entire surface of the lower substrate 60 on which the active layer 63 is formed, and patterned through photo and etching processes to cross the gate line 61 to define a pixel region 64. A source pad (not shown) having a predetermined area at the end, a source electrode 64a protruding in one direction from the data line 64, and a source electrode 64a separated from the source electrode 64a by a predetermined distance. A drain electrode 64b is formed.
상기 데이터배선(64)을 형성할 때 제 1 반도체층이 드러나도록 제 2 반도체층을 과도식각하여 오믹 콘택층(63a)을 형성한다. When forming the data line 64, the ohmic contact layer 63a is formed by overetching the second semiconductor layer so that the first semiconductor layer is exposed.
이후에, 도 9b에 도시한 바와 같이, 데이터라인(64)이 형성된 하부기판(60)의 전면에 제 1 층간절연막(65)을 형성한다. Thereafter, as shown in FIG. 9B, the first interlayer insulating film 65 is formed on the entire surface of the lower substrate 60 on which the data lines 64 are formed.
상기 제 1 층간절연막(65)은 아크릴, 폴리 이미드, BCB(Benzo Cyclo Butene), 산화막, 질화막 중에서 적어도 하나를 사용하여 형성할 수 있다.The first interlayer insulating layer 65 may be formed using at least one of acryl, polyimide, Benzo cyclobutene (BCB), oxide film, and nitride film.
다음에 상기 제 1 층간절연막(65)상에 차광층을 증착한 후, 포토공정으로 박막 트랜지스터의 채널영역을 포함한 게이트배선(61) 상부에 섬 형상으로 격리되도록 블랙 매트릭스층(66)을 형성한다. Next, after the light shielding layer is deposited on the first interlayer insulating film 65, a black matrix layer 66 is formed on the gate wiring 61 including the channel region of the thin film transistor so as to be isolated in an island shape. .
이때, 도면에는 도시되어 있지 않지만, 1상기 블랙 매트릭스층(66)은 게이트배선(61)과 데이터배선(64)을 제외한 박막 트랜지스터 상부에만 형성할 수도 있다. At this time, although not shown in the drawing, the black matrix layer 66 may be formed only on the thin film transistor except for the gate line 61 and the data line 64.
이후에 도 9c에 도시한 바와 같이, 데이터배선(64) 상부에 오버랩되도록 각 화소영역에 R,G,B의 칼라필터층(67)을 형성한다. Subsequently, as shown in FIG. 9C, color filter layers 67 of R, G, and B are formed in each pixel area so as to overlap the upper portion of the data line 64.
상기 블랙 매트릭스층(66)과 칼라필터층(67)은 서로 순서를 바꾸어 형성할 수도 있다. 즉, 칼라필터층을 먼저 형성한 후에 칼라필터층 상부에 블랙 매트릭스층을 형성할 수도 있다. The black matrix layer 66 and the color filter layer 67 may be formed in a reversed order. That is, after forming the color filter layer first, the black matrix layer may be formed on the color filter layer.
이어, 상기 칼라필터층(67)을 포함한 전면에 절연막을 증착한 후 절연막에 화학적 기계적 연마 공정을 진행하여 평탄화막(68)을 형성한다. Subsequently, an insulating film is deposited on the entire surface including the color filter layer 67, and then the chemical mechanical polishing process is performed on the insulating film to form the planarization film 68.
다음에, 평탄화막(68)상에 도전성 금속을 증착하고, 포토 및 사진식각을 통해 패터닝하여 공통배선(69a)과 공통전극(69b)을 형성한다. Next, a conductive metal is deposited on the planarization film 68 and patterned through photo and photolithography to form a common wiring 69a and a common electrode 69b.
여기서 상기 도전성 금속은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 등의 금속을 사용할 수 있다. The conductive metal may be a metal such as aluminum (Al), chromium (Cr), molybdenum (Mo), tungsten (W).
이때 공통배선(69a)은 게이트배선(61)상부에 중첩되도록 형성하고, 공통전극(69b)은 데이터배선(64) 및 액티브층(63) 상부에 중첩되도록 형성함과 동시에, 상기 데이터배선(61)과 평행한 방향을 갖도록 화소영역에 형성한다. In this case, the common wiring 69a is formed to overlap the gate wiring 61, and the common electrode 69b is formed to overlap the data wiring 64 and the active layer 63, and the data wiring 61 is overlapped. Are formed in the pixel region so as to have a direction parallel to the.
이후에 공통배선(69a)과 공통전극(69b)을 포함한 하부기판(60)의 전면에 제 2 층간절연막(70)을 형성한 후에 드레인전극(64b)의 일영역이 드러나도록 콘택홀(71)을 형성한다. Thereafter, after forming the second interlayer insulating film 70 on the entire surface of the lower substrate 60 including the common wiring 69a and the common electrode 69b, the contact hole 71 is exposed so that one region of the drain electrode 64b is exposed. To form.
상기 제 2 층간절연막(70)은 산화막, 질화막 중에서 어느 하나를 사용하여 형성한다.The second interlayer insulating film 70 is formed using any one of an oxide film and a nitride film.
여기서 상기 콘택홀(71)을 형성할 때 도면에는 도시되지 않았지만, 상기 게이트 패드 및 소오스 패드 부분도 노출되도록 한다. When the contact hole 71 is formed, although not shown in the drawing, the gate pad and the source pad portion are also exposed.
다음에 도 9d에 도시한 바와 같이, 콘택홀(71)을 포함한 하부기판(60)의 전면에 투명 도전막을 증착하고, 포토 및 식각 공정을 통해 상기 투명 도전막을 선택적으로 제거하여 상기 콘택홀(71)을 통해서 드레인전극(64b)과 콘택되고, 전단의 게이트배선(61) 상부에 오버랩되며, 화소영역의 공통전극(69b) 양쪽에 일정 간격을 갖도록 한다. Next, as shown in FIG. 9D, a transparent conductive film is deposited on the entire surface of the lower substrate 60 including the contact hole 71, and the transparent conductive film is selectively removed through photo and etching processes. Contact with the drain electrode 64b, overlap the upper portion of the gate wiring 61 at the front end, and have a predetermined interval on both sides of the common electrode 69b of the pixel region.
이때 콘택홀(71)을 통해서 드레인전극(64b)과 콘택되고, 화소영역의 공통전극(69b) 양쪽에 일정 간격을 갖는 투명 도전막은 화소전극(72)을 이루고, 전단의 게이트배선(61) 상부에 오버랩된 투명 도전막은 스토리지전극(72a)을 이룬다. At this time, the transparent conductive film contacting the drain electrode 64b through the contact hole 71 and having a predetermined interval on both sides of the common electrode 69b of the pixel region forms the pixel electrode 72 and the upper portion of the upper gate wiring 61. The transparent conductive film overlapped with each other forms a storage electrode 72a.
이때 화소전극(72)은 스토리지 전극(72a)과 연결되어 있다. In this case, the pixel electrode 72 is connected to the storage electrode 72a.
스토리지 구조는 스토리지 온 게이트(Storage On Gate)와 스토리지 온 콤온(Storage On Common)을 둘다 적용한 하이브리드 스토리지(Hybrid Storage) 구조이다. The storage structure is a hybrid storage structure that employs both a storage on gate and a storage on common.
도면에는 도시되지 않았지만, 상기 화소전극(72) 및 공통배선(69a), 공통전극(69b)을 포함한 하부기판(60)의 전면에 폴리이미드(polyimide)나 광배향성 물질로 이루어진 배향막을 형성한다.Although not shown in the drawing, an alignment layer made of polyimide or a photo-alignment material is formed on the entire surface of the lower substrate 60 including the pixel electrode 72, the common wiring 69a, and the common electrode 69b.
여기서 폴리이미드로 이루어진 배향막은 기계적인 러빙에 의해 배향방향이 결정되며, PVCN계 물질(polyvinylcinnamate based material)이나 폴리실록산계 물질(polysiloxane based material)로 이루어진 광반응성 물질은 자외선과 같은 광의 조사에 의해 배향방향이 결정된다. Here, the alignment layer made of polyimide is determined by mechanical rubbing, and the photoreactive material made of polyvinylcinnamate based material or polysiloxane based material is oriented by irradiation with light such as ultraviolet rays. This is determined.
이때, 배향방향은 광의 조사방향이나 조사되는 광의 성질, 즉 편광방향 등에 의해 결정된다. At this time, the orientation direction is determined by the irradiation direction of the light or the property of the irradiated light, that is, the polarization direction.
이후에 상부기판(80)을 준비하고, 상기 하부기판(60)과 상부기판(80)을 합착하기 위한 씨일재(미도시)를 하부기판(60) 또는 상부기판(80)에 형성한다. Thereafter, the upper substrate 80 is prepared, and a sealing material (not shown) for bonding the lower substrate 60 and the upper substrate 80 is formed on the lower substrate 60 or the upper substrate 80.
이어, 상기 상부기판(80)과 박막 트랜지스터 배열 기판인 하부기판(60)을 합착한다. Subsequently, the upper substrate 80 and the lower substrate 60 which is a thin film transistor array substrate are bonded to each other.
여기서, 도면에는 도시되지 않았지만 상기 상부기판(80)의 전면에는 하부기판(60)과 동일한 물질의 배향막을 형성한다. Although not shown in the drawing, an alignment layer of the same material as the lower substrate 60 is formed on the front surface of the upper substrate 80.
다음에, 본 발명의 제 2 실시예에 따른 IPS 액정표시장치의 제조방법은, 액티브영역(특히, 채널영역)을 포함한 게이트 배선(61) 상부에 블랙 매트릭스층(66)을 섬(island) 형상으로 형성할 때, 데이터배선(64) 상에도 섬(island) 형상으로 블랙 매트릭스층(66)을 형성한다는 것을 제외하고는 본 발명의 제 1 실시예에 따른 IPS 액정표시장치의 제조방법과 동일하다. Next, in the method of manufacturing the IPS liquid crystal display device according to the second embodiment of the present invention, the black matrix layer 66 is island-shaped on the gate wiring 61 including the active region (especially the channel region). Is formed in the same manner as the manufacturing method of the IPS liquid crystal display device according to the first embodiment of the present invention, except that the black matrix layer 66 is formed on the data line 64 in an island shape. .
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술 범위는 상기 실시예에 기재된 내용으로 한정되는 것이 아니라, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 범위내에서 변경 실시될 수 있을 것이다. Therefore, the technical scope of the present invention is not limited to the contents described in the above embodiments, but may be modified within the scope obvious to those skilled in the art.
상기 구성을 갖는 본 발명에 따른 횡전계 방식(IPS)의 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다. The liquid crystal display of the transverse electric field system (IPS) and the manufacturing method thereof according to the present invention having the above configuration have the following effects.
전체 블랙 매트릭스층의 점유 면적이 감소되므로, 블랙 매트릭스층의 저항이 충분히 높지 않아 발생하는 전류 누설이나 커패시터 발생 문제를 해결할 수 있다.Since the occupied area of the entire black matrix layer is reduced, the problem of current leakage or capacitor generation caused by the black matrix layer's resistance not being high enough can be solved.
도 1은 일반적인 TN 액정표시장치의 일부를 나타낸 분해 사시도1 is an exploded perspective view showing a part of a typical TN liquid crystal display device
도 2는 일반적인 횡전계 방식(IPS)의 액정표시장치를 나타낸 개략적인 단면도 Figure 2 is a schematic cross-sectional view showing a liquid crystal display device of a typical transverse electric field (IPS)
도 3a 내지 도 3b는 IPS 모드에서 전압 온(on)/오프(off)시 액정의 상 변이 모습을 나타내는 도면 3A to 3B are diagrams illustrating phase transitions of liquid crystals when voltage on / off is performed in IPS mode.
도 4a 및 도 4b는 각각 오프상태와 온 상태일 때 IPS 모드 액정표시장치의 동작을 나타낸 사시도 4A and 4B are perspective views showing the operation of the IPS mode LCD in the off and on states, respectively.
도 5는 종래 기술에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도 5 is a plan view of a liquid crystal display device of a transverse electric field method (IPS) according to the prior art;
도 6은 도 5의 Ⅰ-Ⅰ'와 Ⅱ-Ⅱ'와 Ⅲ-Ⅲ' 선상을 자른 구조 단면도 FIG. 6 is a cross-sectional view taken along line II ′ and II-II ′ and III-III ′ of FIG. 5.
도 7은 본 발명의 제 1 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도 7 is a plan view of a liquid crystal display device of a transverse electric field system (IPS) according to a first embodiment of the present invention;
도 8은 도 7의 Ⅳ-Ⅳ'와 Ⅴ-Ⅴ'와 Ⅵ-Ⅵ' 선상을 자른 구조 단면도 FIG. 8 is a cross-sectional view taken along line IV-IV ', V-V', and VI-VI 'of FIG.
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 제조방법을 나타낸 공정단면도 9A to 9D are cross-sectional views illustrating a method of manufacturing a liquid crystal display device of a transverse electric field system (IPS) according to a first embodiment of the present invention.
도 10은 본 발명의 제 2 실시예에 따른 횡전계 방식(IPS)의 액정표시장치의 평면도 10 is a plan view of a liquid crystal display device of a transverse electric field method (IPS) according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
60 : 하부기판 61 : 게이트배선 60: lower substrate 61: gate wiring
61a : 게이트전극 62 : 게이트절연막 61a: gate electrode 62: gate insulating film
63 : 액티브층 63a : 오믹 콘택층 63 active layer 63a ohmic contact layer
64 : 데이터배선 64a, 64b : 소오스,드레인전극 64: data wiring 64a, 64b: source, drain electrode
65 : 제 1 층간절연막 66 : 블랙 매트릭스층 65: first interlayer insulating film 66: black matrix layer
67 : 칼라필터층 68 : 평탄화막 67 color filter layer 68 planarization film
69a : 공통배선 69b : 공통전극 69a: common wiring 69b: common electrode
70 : 제 2 층간절연막 71 : 콘택홀 70 second interlayer insulating film 71 contact hole
72 : 화소전극 72a : 스토리지 전극 72 pixel electrode 72a: storage electrode
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Legal Events
Date | Code | Title | Description |
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WITN | Withdrawal due to no request for examination |