KR20050067825A - 반도체 소자의 인덕터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 인덕터 형성방법에 관한 것으로, 본 발명의 사상은 금속배선이 형성된 제1 층간 절연막 상에 제1 식각 정지막, 제2 층간 절연막, 제2 식각 정지막을 순차적으로 형성하고, 상기 제2 식각 정지막 상부의 소정 영역에 비아홀을 정의할 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 식각 정지막을 식각하면서 동시에 상기 제2 층간 절연막의 소정 두께도 식각되어 비아홀 패턴을 형성하는 단계, 상기 형성된 제1 포토레지스트 패턴을 제거하는 단계, 상기 형성된 결과물 전면에 금속배선 트렌치 형성용 산화막을 형성하는 단계, 상기 금속배선 트렌치 형성용 산화막 상의 소정 영역에 금속배선 트렌치를 정의할 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 식각하여 금속배선 트렌치 및 비아홀을 형성하는 단계, 상기 금속배선 트렌치 및 비아홀에 금속물질을 매립하는 단계를 포함한다.

Description

반도체 소자의 인덕터 형성방법{Method of forming a inductor in a semiconductor devices}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 인덕터 형성방법에 관한 것이다.

일반적으로 RF IC에 Si CMOS 기술을 구현하기 위한 필수적인 수동소자가 인덕터인데, 이 인턱터의 형성으로 인해 RF IC에서 요구되는 높은 충실도(Q: Quality Factor)를 얻기 위한 기술들이 요구되고 있다.

이 기술들 중 높은 충실도를 얻는 인덕터를 형성하기 위한 방법으로는 구리금속의 도입이 필요하다. 이 구리 금속을 인덕터에 도입할 때, 금속배선을 식각하는 기존의 방법과는 달리 다마신 공정을 이용하게 되는 데, 이 다마신 공정 중 비아홀과 금속배선 트렌치를 형성하는 이중 다마신 공정을 이용할 경우 수㎛의 비아홀을 식각해야 하는 데, 이 식각은 공정시간이 증가되는 문제점이 있다.

상술한 문제점을 해결하기 위한 본 발명의 목적은 이중 다마신 공정시 공정 시간이 단축될 수 있도록 하는 반도체 소자의 인덕터 형성방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 금속배선이 형성된 제1 층간 절연막 상에 제1 식각 정지막, 제2 층간 절연막, 제2 식각 정지막을 순차적으로 형성하고, 상기 제2 식각 정지막 상부의 소정 영역에 비아홀을 정의할 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 식각 정지막을 식각하면서 동시에 상기 제2 층간 절연막의 소정 두께도 식각되어 비아홀 패턴을 형성하는 단계, 상기 형성된 제1 포토레지스트 패턴을 제거하는 단계, 상기 형성된 결과물 전면에 금속배선 트렌치 형성용 산화막을 형성하는 단계, 상기 금속배선 트렌치 형성용 산화막 상의 소정 영역에 금속배선 트렌치를 정의할 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 식각하여 금속배선 트렌치 및 비아홀을 형성하는 단계, 상기 금속배선 트렌치 및 비아홀에 금속물질을 매립하여 인덕터를 형성하는 단계를 포함한다.

상기 금속배선 트렌치 형성용 산화막은 갭필 특성이 불량한 산화막으로 형성하는 것이 바람직하다.

상기 갭필특성이 불량한 산화막은 PE-TEOS막인 것이 바람직하다.

상기 비아홀 및 금속배선 트렌치에 매립되는 금속물질은 구리물질인 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.

도 1을 참조하면, 구리물질과 같은 금속배선(20)이 형성된 제1 층간 절연막(22) 상부에 제1 식각 정지막(24)인 질화막, 제2 층간 절연막(26)인 산화막 및 제2 식각 정지막(28)인 질화막을 순차적으로 형성한다. 이어서, 상기 제2 식각 정지막(28)의 상부에 비아홀을 정의할 제1 포토레지스트 패턴(PR1)을 형성하고, 이를 식각 마스크로 제2 식각 정지막(28)을 식각한다. 이때, 제2 식각 정지막(28)의 하부에 노출된 제2 층간 절연막(26) 또한 소정 두께 식각된다. 이로써, 제2 식각 정지막(28) 및 제2 층간 절연막(26) 소정 두께 식각으로 인해 상기 비아홀의 패턴(VHP)이 정의된다.

상기 식각 공정은 CxFy, O2 및 Ar 등이 혼합된 가스 또는 CHF3, O2 및 Ar 등이 혼합된 가스를 이용하여 수행한다.

상기 식각공정이 완료되면 제1 포토레지스트 패턴(PR1)을 에싱 공정 등을 통해 제거한다.

도 2를 참조하면, 상기 정의된 비아홀 패턴(VHP)이 형성된 결과물 전면에 금속배선 트렌치 형성용 산화막(30)을 형성한다.

상기 금속배선 트렌치 형성용 산화막(30)은 PE- TEOS와 같은 갭필(gap fill) 특성이 불량한 막질을 형성하는 데, 이 산화막(30)의 증착으로 인해, 상기 비아홀 패턴(VHP)에는 보이드(Void: A)가 형성된다.

도 3을 참조하면, 상기 산화막(30)이 형성된 결과물의 제2 식각 정지막(28) 상에 금속배선 트렌치를 정의하는 제2 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 산화막(30)을 식각하여 산화막(30)에 금속배선 트렌치를 정의하고, 이 산화막(30)에 정의된 금속배선 트렌치(또는 상기 제2 포토레지스트 패턴(미도시))및 상기 금속배선 트렌치의 정의로 인해 노출된 비아홀 패턴(VHP)을 식각 마스크로 제2 식각 정지막(28), 제2 층간 절연막(26)을 식각하여 금속배선 트렌치를 형성하고, 이 금속배선 트렌치가 정의되는 동안 상기 비아홀 패턴의 노출된 보이드(도 2의 A)에 상기 식각공정을 수행하는 식각액이 유입되어, 비아홀이 정의될 제2 층간 절연막(26) 및 제1 식각 정지막(24)을 식각하여, 금속배선 트렌치 및 비아홀 형성을 완료한다.

다시 말해, 상기 금속배선 트렌치의 정의로 인해 상기 비아홀 패턴(VHP)의 보이드가 노출되는 데, 이 보이드에 상기 식각공정을 수행하는 식각액의 유입이 빨라지게 되어, 종래 기술에서의 비아홀 형성 식각시간에 비해 공정시간이 단축되게 된다.

상기 형성된 금속배선 트렌치 및 비아홀에 금속물질(32)을 형성하여 인덕터의 형성을 완료한다.

본 발명에 의하면, 매립 특성이 불량한 산화막을 증착함으로써, 이중 다마신 공정시 공정 시간이 단축될 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 매립 특성이 불량한 산화막을 증착함으로써, 이중 다마신 공정시 공정시간이 단축될 수 있는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

도 1 내지 도 3은 본 발명에 따른 반도체 소자의 인덕터 형성방법을 설명하기 위한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

20: 제1 층간 절연막 22: 금속배선

24: 제1 식각 정지막 26: 제2 층간 절연막

28: 제2 식각 정지막 30: 제3 층간 절연막

32: 금속물질

Claims (4)

1. 금속배선이 형성된 제1 층간 절연막 상에 제1 식각 정지막, 제2 층간 절연막, 제2 식각 정지막을 순차적으로 형성하고, 상기 제2 식각 정지막 상부의 소정 영역에 비아홀을 정의할 제1 포토레지스트 패턴을 형성하는 단계;

   상기 제1 포토레지스트 패턴을 식각 마스크로 상기 제2 식각 정지막을 식각하면서 동시에 상기 제2 층간 절연막의 소정 두께도 식각되어 비아홀 패턴을 형성하는 단계;

   상기 형성된 제1 포토레지스트 패턴을 제거하는 단계;

   상기 제1 포토레지스트 패턴이 제거된 결과물 전면에 금속배선 트렌치 형성용 산화막을 형성하는 단계;

   상기 금속배선 트렌치 형성용 산화막 상의 소정 영역에 금속배선 트렌치를 정의할 제2 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 식각하여 금속배선 트렌치 및 비아홀을 형성하는 단계; 및

   상기 금속배선 트렌치 및 비아홀에 금속물질을 매립하는 단계를 포함하는 반도체 소자의 인덕터 형성방법.
2. 제1 항에 있어서, 상기 금속배선 트렌치 형성용 산화막은

   갭필 특성이 불량한 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
3. 제2 항에 있어서, 상기 갭필특성이 불량한 산화막은

   PE-TEOS막인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.
4. 제1 항에 있어서, 상기 비아홀 및 금속배선 트렌치에 매립되는 금속물질은

   구리물질인 것을 특징으로 하는 반도체 소자의 인덕터 형성방법.