KR20050066857A - 반도체 소자의 금속-절연체-금속 커패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 금속-절연체-금속 커패시터는, 하부 절연막 위에서 동일 평면상에 상호 이격되도록 배치된 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴과, 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴 사이에 배치된 유전체막과, 제1 하부 금속막 패턴, 제2 하부 금속막 패턴 및 유전체막 위에 형성된 절연막과, 절연막을 관통하도록 배치된 제1 비아 컨택 및 제2 비아 컨택과, 그리고 절연막 위에서 제1 비아 컨택 및 제2 비아 컨택과 연결되는 상부 금속막을 구비한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 소자의 금속-절연체-금속 커패시터 및 그 제조 방법에 관한 것이다.
현재 상용화되고 있는 혼합된 신호 소자(mixed signal device)는 통상의 로직 소자에 커패시터 및/또는 인덕터 등이 함께 집적되는 구조를 갖는다. 커패시터와 인덕터 중에서 특히 커패시터를 로직 소자와 함께 집적하는데 있어서 최근에는 금속-절연체-금속(MIM; Metal-Insulator-Metal) 커패시터 구조가 폭넓게 이용되고 있다.
도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 1을 참조하면, 하부 금속막(101) 위에 유전체막(102)이 배치되고, 하부 금속막(101) 및 유전체막(102) 위에 절연막(110)이 배치된다. 절연막(110) 위에는 상부 금속막(103)이 배치된다. 한편 절연막(110)을 관통하는 제1 비아 컨택(121) 및 제2 비아 컨택(122)이 다른 금속 배선을 위하여 배치된다.
도 2 및 도 3은 도 1의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 2에 도시된 바와 같이, 하부 금속막(101) 위에 유전체막(102)을 형성한다. 다음에 도 3에 도시된 바와 같이, 하부 금속막(101) 및 유전체막(102) 위에 절연막(110)을 형성한다. 그리고 통상의 비아 컨택 형성 공정을 수행하여 절연막(110)을 관통하는 제1 비아 컨택(121) 및 제2 비아 컨택(122)을 형성한다. 다음에는 도 1에 도시된 바와 같이, 절연막(110) 위에 상부 금속막(103)을 형성한다.
그런데 이와 같은 종래의 금속-절연체-금속 커패시터 및 그 제조 방법에 따르면, 제1 비아 컨택(121) 및 제2 비아 컨택(122)을 형성하는 과정에서, 금속-절연체-금속 커패시터가 배치되는 부분과 배치되지 않는 부분에서의 밀도차가 발생하게 되며, 이에 따라 전체 표면적에서 식각해야 하는 면적의 비, 즉 밀도차에 크게 영향을 받는 부하 효과(loading effect)로 인하여 비아 컨택이 제대로 형성되지 못하고 비아 컨택 부위에 숏(short)이 발생할 수 있다는 문제가 있다. 이와 같이 비아 컨택 부위에 숏이 발생하게 되면, 소자의 전기적인 특성 및 안정성이 열화된다.
본 발명이 이루고자 하는 기술적 과제는, 비아 컨택 부위에서의 숏 발생을 억제하여 소자의 전기적인 특성 및 안정성이 열화되지 않는 금속-절연체-금속 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 금속-절연체-금속 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속-절연체-금속 커패시터는, 하부 절연막 위에서 동일 평면상에 상호 이격되도록 배치된 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴; 상기 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴 사이에 배치된 유전체막; 상기 제1 하부 금속막 패턴, 제2 하부 금속막 패턴 및 유전체막 위에 형성된 절연막; 상기 절연막을 관통하도록 배치된 제1 비아 컨택 및 제2 비아 컨택; 및 상기 절연막 위에서 상기 제1 비아 컨택 및 제2 비아 컨택과 연결되는 상부 금속막을 구비하는 것을 특징으로 한다.
상기 제1 하부 금속막 패턴, 유전체막 및 제2 하부 금속막 패턴으로 구성되는 커패시터는, 상기 하부 절연막 위에서 굴곡을 갖도록 배치되어 상기 굴곡되는 길이에 대응하는 커패시턴스를 갖도록 하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법은, 하부 절연막 위에서 상호 이격되도록 나란하게 배치되는 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴을 형성하는 단계; 상기 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴 사이에 유전체막을 형성하는 단계; 상기 제1 하부 금속막 패턴, 제2 하부 금속막 패턴 및 유전체막 위에 절연막을 형성하는 단계; 상기 절연막을 관통하는 제1 비아홀 및 제2 비아홀을 형성하는 단계; 상기 제1 비아홀 및 제2 비아홀을 금속막으로 채워서 제1 비아 컨택 및 제2 비아 컨택을 형성하는 단계; 및 상기 절연막 위에서 상기 제1 비아 컨택 및 제2 비아 컨택과 연결되는 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다. 그리고 도 5는 도 4의 금속-절연체-금속 커패시터의 레이아웃도로서, 구체적으로 도 4는 도 5의 선 Ⅳ-Ⅳ'를 따라 절단하여 나타내 보인 단면도이다.
먼저 도 4를 참조하면, 본 발명에 따른 금속-절연체-금속 커패시터는, 하부 절연막(200) 위에서 동일 평면상에 상호 이격되도록 배치된 제1 하부 금속막 패턴(211) 및 제2 하부 금속막 패턴(212)을 포함한다. 제1 하부 금속막 패턴(211) 및 제2 하부 금속막 패턴(212) 사이에는 유전체막(220)이 배치된다. 제1 하부 금속막 패턴(211)은 제1 전극막 패턴이고, 제2 하부 금속막 패턴(212)은 제2 전극막 패턴이다. 제1 하부 금속막 패턴(211), 제2 하부 금속막 패턴(212) 및 유전체막(220) 위에는 절연막(230)이 배치된다. 그리고 제1 비아 컨택(241) 및 제2 비아 컨택(242)은 절연막(230)을 관통하도록 배치도며, 상부 금속막(250)은 절연막(230) 위에서 제1 비아 컨택(241) 및 제2 비아 컨택(242)과 연결된다.
이와 같이 제1 하부 금속막 패턴(211), 유전체막(220) 및 제2 하부 금속막 패턴(212)으로 구성되는 금속-절연체-금속 커패시터는, 도 5에 도시된 바와 같이, 하부 절연막(200) 위에서 굴곡을 갖도록 배치되어 상기 굴곡되는 길이에 대응하는 커패시턴스를 갖도록 한다. 도면에서는 굴절되는 부분이 각을 이루면서 굴절되는 것으로 도시되어 있지만, 곡면을 이루면서 굴절될 수도 있다.
이와 같은 구조의 금속-절연체-금속 커패시터는, 다른 부분, 즉 금속-절연체-금속 커패시터가 배치되지 않는 부분에서의 밀도(density)차가 발생되지 않도록 하여 비아 컨택에서 숏이 발생되는 현상이 억제된다.
도 6 내지 도 9는 도 4의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 6에 도시된 바와 같이, 하부 절연막(200) 위에서 상호 이격되도록 나란하게 배치되는 제1 하부 금속막 패턴(211) 및 제2 하부 금속막 패턴(212)을 형성한다. 다음에 도 7에 도시된 바와 같이, 제1 하부 금속막 패턴(211) 및 제2 하부 금속막 패턴(212) 사이에 유전체막(220)을 형성한다. 다음에 도 8에 도시된 바와 같이, 제1 하부 금속막 패턴(211), 제2 하부 금속막 패턴(212) 및 유전체막(220) 위에 절연막(230)을 형성한다. 그리고 이 절연막(230)을 관통하는 제1 비아홀(243) 및 제2 비아홀(244)을 형성한다. 다음에 제1 비아홀(243) 및 제2 비아홀(244)을 금속막으로 채워서 제1 비아 컨택(241) 및 제2 비아 컨택(242)을 형성한다. 그리고 도 4에 도시된 바와 같이, 절연막(230) 위에서 제1 비아 컨택(241) 및 제2 비아 컨택(242)과 연결되는 상부 금속막(250)을 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속-절연체-금속 커패시터 및 그 제조 방법에 의하면, 금속-절연체-금속 커패시터를 구성하는 제1 하부 전극막 패턴, 유전체막, 제2 하부 전극막 패턴이 모두 동일한 레벨로 배치되므로, 비아 컨택 형성 공정시에 금속-절연체-금속 커패시터가 배치되는 부분과 그렇지 않는 부분에서의 밀도차가 발생되지 않으므로 비아 컨택에서의 숏이 발생하는 현상이 억제된다. 또한 수평 길이를 조절하여 커패시턴스를 증가시킬 수 있다는 이점도 제공한다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 종래의 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 2 및 도 3은 도 1의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4는 본 발명에 따른 금속-절연체-금속 커패시터를 나타내 보인 단면도이다.
도 5는 도 4의 금속-절연체-금속 커패시터의 레이아웃도이다.
도 6 내지 도 8은 도 4의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
Claims (3)
- 하부 절연막 위에서 동일 평면상에 상호 이격되도록 배치된 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴;상기 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴 사이에 배치된 유전체막;상기 제1 하부 금속막 패턴, 제2 하부 금속막 패턴 및 유전체막 위에 형성된 절연막;상기 절연막을 관통하도록 배치된 제1 비아 컨택 및 제2 비아 컨택; 및상기 절연막 위에서 상기 제1 비아 컨택 및 제2 비아 컨택과 연결되는 상부 금속막을 구비하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
- 제 1항에 있어서,상기 제1 하부 금속막 패턴, 유전체막 및 제2 하부 금속막 패턴으로 구성되는 커패시터는, 상기 하부 절연막 위에서 굴곡을 갖도록 배치되어 상기 굴곡되는 길이에 대응하는 커패시턴스를 갖도록 하는 것을 특징으로 하는 금속-절연체-금속 커패시터.
- 하부 절연막 위에서 상호 이격되도록 나란하게 배치되는 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴을 형성하는 단계;상기 제1 하부 금속막 패턴 및 제2 하부 금속막 패턴 사이에 유전체막을 형성하는 단계;상기 제1 하부 금속막 패턴, 제2 하부 금속막 패턴 및 유전체막 위에 절연막을 형성하는 단계;상기 절연막을 관통하는 제1 비아홀 및 제2 비아홀을 형성하는 단계;상기 제1 비아홀 및 제2 비아홀을 금속막으로 채워서 제1 비아 컨택 및 제2 비아 컨택을 형성하는 단계; 및상기 절연막 위에서 상기 제1 비아 컨택 및 제2 비아 컨택과 연결되는 상부 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
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