KR20050066854A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20050066854A
KR20050066854A KR1020030098336A KR20030098336A KR20050066854A KR 20050066854 A KR20050066854 A KR 20050066854A KR 1020030098336 A KR1020030098336 A KR 1020030098336A KR 20030098336 A KR20030098336 A KR 20030098336A KR 20050066854 A KR20050066854 A KR 20050066854A
Authority
KR
South Korea
Prior art keywords
substrate
forming
diffusion barrier
film
semiconductor device
Prior art date
Application number
KR1020030098336A
Other languages
English (en)
Inventor
최용건
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030098336A priority Critical patent/KR20050066854A/ko
Publication of KR20050066854A publication Critical patent/KR20050066854A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Element Separation (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 실리콘 기판의 아래/위에 제1 및 제2 패드 산화막과 제1 및 제2 질화막을 차례로 형성하는 단계, 실리콘 기판 위에 형성되어 있는 제2 질화막을 선택적 식각하여 제2 패드 산화막 위에 BL 형성 영역을 정의하는 질화막 패턴을 형성하는 단계, 질화막 패턴을 마스크로 기판 위에 국부적 산화 공정을 진행하여 확산 방지막을 형성하는 단계, 확산 방지막을 마스크로 기판에 BL 형성용 불순물을 이온 주입하여 BL을 형성하는 단계, BL을 포함하는 기판에 열 공정을 진행하는 단계, 확산 방지막을 제거하는 단계, BL을 포함하는 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{MANUFACTURING PROCESS FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 바이시모스(이하, BICMOS라 한다)의 BL 형성 시, BL을 형성하는 도전형 불순물이 확산되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
BICMOS 제조에 있어서, BL(buried layer) 제조 공정은 콜렉터(collector)의 시리어(series) 저항 감소 및 기생 트랜지스터에 의한 래치-업(latch-up) 방지를 위해 필수적으로 요구되는 공정이다.
일반적으로 BL은 실리콘 기판 위에 BL 형성 영역을 정의하는 마스크 패턴을 형성한 다음 마스크 패턴을 이온 주입 마스크로 이용하여 실리콘 기판에 BL을 형성하기 위한 도전형 불순물을 이온 주입하여 형성한다.
그러나, BL을 형성하기 위한 도전형 불순물을 실리콘 기판에 이온 주입 시, 주입되는 이온에 의해 기판의 격자가 깨어지거나 기판의 표면이 손실되는 등의 기판 손상이 발생한다. 그래서 종래에는 이온 주입으로 인해 손상이 발생된 기판 즉, 이온 주입에 의해 BL이 형성되어 있는 기판에 열 처리 공정을 진행하여 기판의 손상을 보상하였다.
그런데, 이와 같이 기판의 손상을 보상하기 위해 BL이 형성되어 있는 기판에 열 처리 공정을 진행하게 되면, BL을 형성하는 도전형 불순물이 확산되어 BL의 크기를 크게 하여 소자의 고집적화를 어렵게 한다. 또한 BL을 형성하는 도전형 불순물이 측면으로 확산되면 이웃하는 BL이 서로 연결되어 소자가 불량해진다.
본 발명이 이루고자 하는 기술적 과제는 BL을 형성하는 도전형 불순물의 확산을 최소화하여 소자의 고집적화를 이룰 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 반도체 소자의 제조 방법을 마련한다.
보다 상세하게는 실리콘 기판의 아래/위에 제1 및 제2 패드 산화막과 제1 및 제2 질화막을 차례로 형성하는 단계, 실리콘 기판 위에 형성되어 있는 제2 질화막을 선택적 식각하여 제2 패드 산화막 위에 BL 형성 영역을 정의하는 단계, 제2 질화막 패턴을 마스크로 기판 위에 국부적 산화 공정을 진행하여 확산 방지막을 형성하는 단계, 확산 방지막을 마스크로 기판에 BL 형성용 불순물을 이온 주입하여 BL을 형성하는 단계, BL을 포함하는 기판에 열 공정을 진행하는 단계, 확산 방지막을 제거하는 단계, BL을 포함하는 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 마련한다.
또한 제1 및 제2 질화막은 900~1300Å의 두께로 형성하는 것이 바람직하다.
또한 확산 방지막은 3000~8000Å 두께로 형성하는 것이 바람직하다.
또한 확산 방지막을 제거하는 단계 이후에 BL을 포함하는 기판에 BL을 형성하는 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑하고, P형 불순물일 경우에는 N형 불순물을 도핑하는 단계를 더 포함하는 것이 바람직하다.
다르게는 실리콘 기판의 아래/위에 제1 및 제2 패드 산화막과 제1 및 제2 질화막을 차례로 형성하는 단계, 실리콘 기판 위에 형성되어 있는 제2 질화막을 선택적 식각하여 제2 패드 산화막 위에 BL 형성 영역을 정의하는 단계, 제2 질화막을 마스크로 기판의 일부분을 선택적 식각하여 트렌치를 형성하는 단계, 트렌치를 필드 산화막으로 매립하여 확산 방지막을 형성하는 단계, 확산 방지막을 마스크로 기판에 BL 형성용 불순물을 이온 주입하여 BL을 형성하는 단계, BL을 포함하는 기판에 열 공정을 진행하는 단계, 확산 방지막을 제거하는 단계, BL을 포함하는 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 마련한다.
또한 제1 및 제2 질화막은 900~1300Å의 두께로 형성하는 것이 바람직하다.
또한 트렌치는 2000~5000Å의 깊이로 형성하는 것이 바람직하다.
또한 트렌치를 필드 산화막으로 매립하여 확산 방지막을 형성하는 단계는 트렌치를 포함하는 기판 위에 필드 산화막을 증착하여 트렌치를 매립하는 단계, 필드 산화막을 제2 패드 산화막이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계를 포함하는 것이 바람직하다.
또한 확산 방지막을 제거하는 단계 이후에 BL을 포함하는 기판에 BL을 형성하는 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑하고, P형 불순물일 경우에는 N형 불순물을 도핑하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 일반적인 반도체 소자의 BL을 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(100) 아래에는 실리콘 기판(100)의 아래 표면으로부터 제1 패드 산화막(110q) 및 제1 질화막(120q)이 차례로 형성되어 있다. 이때 제1 패드 산화막(110q)은 후속 열처리 공정 중에 실리콘 기판(100)과 제2 질화막(120q)에 의한 스트레스를 완화시키는 역할을 한다. 또한, 제2 질화막(120q)은 900~1300Å 두께로 형성되어 있으며, 실리콘 기판(100) 내에 존재하는 도전형 불순물이 기판(100)으로부터 빠져나가는 것을 최소화하는 확산 방지 역할을 한다.
실리콘 기판(100) 위에는 실리콘막(160)이 형성되어 있으며, 실리콘 기판(100)과 실리콘막(160) 사이에는 P형 또는 N형의 도전형 불순물이 도핑되어 있는 BL(140)이 형성되어 있다. 그리고 서로 이웃하는 BL(140) 사이에는 BL(140)과 이웃하는 BL(140)이 서로 연결되는 것을 방지하는 베리어막(150)이 형성되어 있다. 베리어막(150)은 BL을 형성하는 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑되어 있고, P형 불순물일 경우에는 N형 불순물을 도핑되어 있다.
한편, BL은 기판에 이온 주입하여 형성하게 되므로 이온 주입 공정 시 손상된 기판을 보상하기 위해 BL이 형성된 기판에 열 처리 공정을 진행한다. 그러나, BL이 형성된 기판을 열처리하게 되면, BL을 형성하는 도전형 불순물들이 확산하여 서로 이웃하는 BL 간에 연결되는 문제가 있다.,
본 발명에서는 기판의 손상을 보상하는 열처리 공정 시, BL을 형성하는 도전형 불순물이 확산하는 것을 최소화할 수 있는 반도체 소자의 제조 방법을 제안한다.
그러면, 도 1에 도시한 반도체 소자를 제조하는 방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(100)의 아래/위에 제1 및 제2 패드 산화막(110p, 110q)을 형성한 다음 제1 및 제2 패드 산화막(110p, 110q) 위에 제1 및 제2 질화막(120p, 120q)을 형성한다.
그리고, 제2 질화막(120p) 위에 감광막(도시하지 않음)을 도포한 다음 노광 및 현상 공정을 진행하여 BL 형성 영역을 정의하는 감광막 패턴(130)을 형성한다.
도 2b에 도시한 바와 같이, 감광막 패턴을 마스크로 제2 질화막(120p)을 선택적 식각하여 BL 형성 영역의 제2 패드 산화막(110p)의 표면이 드러나도록 한다.
이어 기판(100)에 국부적 산화 공정 즉, LOCOS 공정을 진행하여 제2 질화막(120p)으로 가져지지 않은 부분에 산화막으로 이루어진 확산 방지막(135)을 형성한다. 이때, 확산 방지막(135)은 후속 마스크 정렬 등의 정렬 공정을 진행할 때 정렬키 즉, 기준점 역할을 한다.
그리고 도 2c에 도시한 바와 같이, 제2 질화막(120p)을 제거하여 BL 형성 영역의 기판(100)을 드러낸다.
도 2d에 도시한 바와 같이, 확산 방지막(135)을 마스크로 N형 또는 P형 등의 도전형 불순물을 기판(100)에 이온 주입하여 NBL 또는 PBL 등의 BL(140)을 형성한다. 여기서, BL(140)을 형성하기 위한 도전형 불순물을 이온 주입할 때, 주입되는 도전형 불순물에 의해 기판이 격자가 깨어지는 등의 기판(100) 손상이 발생한다. 그래서 손상된 기판(100)을 보상하기 위해 BL(140)을 포함하는 기판(100)에 열 공정을 진행한다.
한편 이와 같이 BL을 포함하는 기판에 열 공정을 진행하게 되면, 종래에는 BL을 형성하는 도전형 불순물이 열공정에 의해 확산하여 BL의 크기를 넓게 하여 고집적화를 어렵게 하고, 서로 이웃하는 BL 간에 연결되는 문제가 있었으나, 본 발명에 따른 반도체 소자는 BL과 서로 이웃하는 BL 사이에 확산 방지막이 형성되어 있어 열공정 시, BL을 형성하는 도전형 불순물이 확산되는 것을 방지한다.
이어 도 2e에 도시한 바와 같이, 확산 방지막을 제거한 다음 BL(140)이 형성되어 있는 기판(100) 전면에 BL(140)을 형성하는 도전형 불순물과 서로 반대되는 도전형 불순물 즉, BL을 형성하는 도전형 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑하고, P형 불순물일 경우에는 N형 불순물을 도핑한다.
이는 후속 공정으로 선택적 에피택셜 성장 공정 시에 서로 이웃하는 BL과 BL 사이에 BL을 형성하는 도전성 불순물과 반대되는 도전성 불순물을 주입하여 서로 이웃하는 BL이 연결되는 것을 좀더 방지하고자 하는 것이기 때문에 생략 가능하다.
그리고 도 1에 도시한 바와 같이, BL(140)을 포함하는 기판(100)에 선택적 에피택셜 성장 공정을 진행하여 소정 두께를 가지는 실리콘막(160)을 형성한다. 이때, BL(140)은 실리콘막(160)의 성장과 동시에 실리콘 기판(100) 위로 실리콘 기판(100) 아래에 형성되어 있는 깊이 만큼 성장한다. 또한, 앞서 설명한 봐와 같이 선택적 에피택셜 성장 공정 시, 서로 이웃하는 BL이 연결되는 것을 좀더 방지하기 위한 도전성 불순물 또한 실리콘막(160)과 동시에 성장되어 서로 이웃하는 BL과 BL 사이에 베리어막(150)을 형성한다.
그러면 본 발명의 제2 실시예에 따른 반도체 소자를 제조하는 방법에 대하여 앞서의 도 2a 내지 도 2e 그리고 도 3a 및 도 3b를 참고로 하여 상세히 설명한다. 한편 본 발명의 제2 실시에에 따른 반도체 소자의 제조 방법은 제1 실시예에 따른 반도체 소자의 제조 방법에 있어서, 확산 방지막의 제조 방법만 다르고 제1 실시예에 따른 반도체 소자의 제조 방법과 거의 동일하므로, 여기서는 확산 방지막의 제조 방법에 대해서만 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 감광막 패턴을 마스크로 제2 질화막(120p) 및 제2 패드 산화막(110p) 및 기판(100)의 소정 두께를 선택적 식각하여 기판(100) 내에 트렌치(130)를 형성한다. 이때, 트렌치(130)는 2000~5000Å 의 깊이를 가지도록 형성한다.
이어, 트렌치(130)를 포함하는 기판(100) 위에 필드 산화막(도시하지 않음)을 트렌치(130)가 충분히 매립되도록 두껍게 증착한다.
도 3b에 도시한 바와 같이, 제2 필드 산화막(110p)의 표면이 드러나는 시점까지 필드 산화막을 화학 기계적 연마하여 결과물을 평탄화하여 확산 방지막(135)을 형성한다. 그리고, 제2 질화막(120p)을 제거한다. 이에 따라, 제1 실시예와 동일한 효과를 얻을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 BL을 형성하는 도전형 불순물이 열 공정에 의해 확산하는 것을 방지하여 서로 이웃하는 BL과 BL이 연결되어 소자가 불량해지는 것을 방지 할 수 있다. 이에 따라 서로 이웃하는 BL과 BL 사이의 간격 마진을 확보할 필요가 없게 되어 소자를 집적화할 수 있다.
도 1은 일반적인 반도체 소자의 BL을 개략적으로 도시한 단면도이고,
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이고,
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

Claims (9)

  1. 실리콘 기판의 아래/위에 제1 및 제2 패드 산화막과 제1 및 제2 질화막을 차례로 형성하는 단계,
    상기 실리콘 기판 위에 형성되어 있는 상기 제2 질화막을 선택적 식각하여 상기 제2 패드 산화막 위에 BL 형성 영역을 정의하는 단계,
    상기 제2 질화막을 마스크로 상기 기판 위에 국부적 산화 공정을 진행하여 확산 방지막을 형성하는 단계,
    상기 확산 방지막을 마스크로 상기 기판에 BL 형성용 불순물을 이온 주입하여 BL을 형성하는 단계,
    상기 BL을 포함하는 상기 기판에 열 공정을 진행하는 단계,
    상기 확산 방지막을 제거하는 단계,
    상기 BL을 포함하는 상기 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 및 제2 질화막은 900~1300Å의 두께로 형성하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 확산 방지막은 3000~8000Å 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 확산 방지막을 제거하는 단계 이후에
    상기 BL을 포함하는 기판에 BL을 형성하는 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑하고, P형 불순물일 경우에는 N형 불순물을 도핑하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 실리콘 기판의 아래/위에 제1 및 제2 패드 산화막과 제1 및 제2 질화막을 차례로 형성하는 단계,
    상기 실리콘 기판 위에 형성되어 있는 상기 제2 질화막을 선택적 식각하여 상기 제2 패드 산화막 위에 BL 형성 영역을 정의하는 단계,
    상기 제2 질화막을 마스크로 상기 기판의 일부분을 선택적 식각하여 트렌치를 형성하는 단계,
    상기 트렌치를 필드 산화막으로 매립하여 확산 방지막을 형성하는 단계,
    상기 확산 방지막을 마스크로 상기 기판에 BL 형성용 불순물을 이온 주입하여 BL을 형성하는 단계,
    상기 BL을 포함하는 기판에 열 공정을 진행하는 단계,
    상기 확산 방지막을 제거하는 단계,
    상기 BL을 포함하는 상기 기판에 선택적 에피택셜 성장 공정을 진행하여 실리콘막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 제1 및 제2 질화막은 900~1300Å의 두께로 형성하는 반도체 소자의 제조 방법.
  7. 제5항에서,
    상기 트렌치는 2000~5000Å의 깊이로 형성하는 반도체 소자의 제조 방법.
  8. 제5항에서,
    상기 트렌치를 필드 산화막으로 매립하여 확산 방지막을 형성하는 단계는
    상기 트렌치를 포함하는 상기 기판 위에 필드 산화막을 증착하여 트렌치를 매립하는 단계,
    상기 필드 산화막을 상기 제2 패드 산화막이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제5항에서,
    상기 확산 방지막을 제거하는 단계 이후에 상기 BL을 포함하는 기판에 BL을 형성하는 불순물이 N형 불순물일 경우에는 P형 불순물을 도핑하고, P형 불순물일 경우에는 N형 불순물을 도핑하는 단계를 더 포함하는 반도체 소자의 제조 방법.
KR1020030098336A 2003-12-27 2003-12-27 반도체 소자의 제조 방법 KR20050066854A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030098336A KR20050066854A (ko) 2003-12-27 2003-12-27 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030098336A KR20050066854A (ko) 2003-12-27 2003-12-27 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20050066854A true KR20050066854A (ko) 2005-06-30

Family

ID=37257872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030098336A KR20050066854A (ko) 2003-12-27 2003-12-27 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20050066854A (ko)

Similar Documents

Publication Publication Date Title
US5795801A (en) MethodS of fabricating profiled device wells for improved device isolation
US20020132439A1 (en) Integrated circuit components thereof and manufacturing method
JP2957757B2 (ja) トランジスタ製作方法
US5904541A (en) Method for fabricating a semiconductor device having a shallow trench isolation structure
JP2521611B2 (ja) ツインウェルを有するｃｍｏｓの製造方法
JPH0279445A (ja) 素子分離領域の形成方法
US20030022426A1 (en) Manufacturing method of semiconductor device
JP3189872B2 (ja) 半導体デバイスの三重ウェル形成方法
KR0157875B1 (ko) 반도체 장치의 제조방법
US5554562A (en) Advanced isolation scheme for deep submicron technology
KR100203306B1 (ko) 반도체 소자의 제조방법
US4583282A (en) Process for self-aligned buried layer, field guard, and isolation
KR20050066854A (ko) 반도체 소자의 제조 방법
KR100567877B1 (ko) 반도체 장치의 소자 분리막 형성 방법
US6303417B1 (en) Method of forming self-aligned planarization twin-well by using fewer mask counts for CMOS transistors
KR100345521B1 (ko) 트랜지스터의 게이트 형성 방법
KR100297104B1 (ko) 반도체소자의제조방법
KR100589493B1 (ko) 게이트 산화막 형성방법
KR0172545B1 (ko) 반도체 소자의 소자분리막 제조방법
KR0179023B1 (ko) 모스소자의 격리방법
JP2926817B2 (ja) 半導体装置の製造方法
US8148228B2 (en) Surface patterned topography feature suitable for planarization
KR19990074005A (ko) 웰 영역으로부터의 불순물 확산을 방지하는 트렌치 소자분리방법
KR100223932B1 (ko) 반도체 장치의 격리영역 형성방법
KR100292690B1 (ko) 반도체장치의활성영역분리방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application