KR20050065349A - 디지털 검출기, 디지털 검출기에서 이용하기 위한 방법 및기계 판독가능 저장 매체를 포함하는 제조 물품 - Google Patents

디지털 검출기, 디지털 검출기에서 이용하기 위한 방법 및기계 판독가능 저장 매체를 포함하는 제조 물품 Download PDF

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맥키논마크와이
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루센트 테크놀러지스 인크
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Abstract

디지털 검출기는 적어도 하나의 수신된 디지털 신호를 처리하여 제곱된 신호(squared signal)를 생성하고, 제곱된 신호를 인코딩하며, 인코딩된 신호의 제 1 및 제 2 부분을 승산기 및 룩업 요소(look-up element)에 각각 인가하고, 승산기 및 룩업 요소의 출력을 처리하여, 수신된 디지털 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성한다. 예시적인 실시예에서, 디지털 검출기는, 아날로그 대수 증폭기 검출기의 파형 종속성(waveform dependence)과 실질적으로 동일한 파형 종속성을 나타내도록 구성된다. 디지털 검출기 및 아날로그 대수 증폭기 검출기는 무선 통신 시스템에서 기지국 송신기의 신호 경로에 대해 원하는 이득을 제공하기 위해 폐쇄 루프 이득 제어 구성에서 이용가능하다.

Description

디지털 검출기, 디지털 검출기에서 이용하기 위한 방법 및 기계 판독가능 저장 매체를 포함하는 제조 물품{DIGITAL DETECTOR UTILIZABLE IN PROVIDING CLOSED-LOOP GAIN CONTROL IN A TRANSMITTER}
전반적으로, 본 발명은 전력 검출기에 관한 것으로서, 특히, 무선 통신 시스템 또는 다른 유형의 시스템의 송신기에 이득 제어를 제공시에 이용가능한 디지털 검출기에 관한 것이다.
전형적으로, 종래의 무선 시스템 기지국 송신기는, 일반적으로 RF 회로 및 전력 증폭기를 포함하는 아날로그 무선 주파수(RF) 경로가 개방 루프 조건하에서 동작하도록 구성된다. 그 결과, RF 경로의 이득은 구성 요소 변화, 온도 및 구성 요소 에이징과 같은 인자에 의한 변화를 겪게 된다.
이러한 이득 불확실성 문제를 해결하기 위한 한 가지 방안은, 시간에 걸쳐 송신기 요소의 샘플 세트의 경로 이득을 측정하여, 모든 송신기에 저장되는 교정 곡선을 생성하는 것을 포함한다. 그 후, 소정의 송신기가 온보드(on-board) 온도 감지기 및 저장된 교정 곡선을 이용하여, 온도로 인한 이득 드리프트를 보정한다.
다른 방안은 기지국 설정 시간에 소정의 송신기의 이득을 교정하는 것을 포함한다. 그러나, 전형적으로 이러한 방안은 RF 경로 이득이 원하는 설정의 약 ±1.5dB내에 있도록 하는 것만을 보장할 수 있다. 비록, 소정의 일반적으로 사용된 무선 셀룰러 CDMA 표준은 기지국 출력 전력 레벨에서 단지 약 ±2dB의 정확성을 요구하지만, 그럼에도 불구하고, RF 경로 이득에서의 불확실성은 이득이 원하는 설정으로부터 벗어나는 경우, 설계자로 하여금 대역외(out-of-band) 방사 요건을 어기는 것을 피하도록 하기 위해 전력 증폭기를 "과도 크기(oversize)"로 만들도록 할 수 있다 전력 증폭기는 일반적으로 CDMA 기지국에서 단일의 가장 비싼 항목이므로, 그 비용은 크기에 따라 증가되며, 과도 크기의 전력 증폭기를 이용하는 것은 기지국의 전체 비용을 크게 증가시킨다. 더욱이, RF 경로에서의 과도한 이득 변화는 전력 증폭기 비선형성을 오프셋하는데 일반적으로 이용되는 기지국 사전왜곡(predistortion) 기법의 유효성을 심각하게 손상시킬 수 있다.
따라서, 전술한 종래의 방안과 관련된 하나 이상의 문제점을 회피하는, 무선 시스템 송신기의 RF 경로에서의 이득 변화를 제어하는 향상된 방안을 제공할 필요가 있음을 명백히 알 수 있다.
본 발명은 무선 통신 시스템의 기지국 송신기에서 폐쇄 루프 이득 제어를 제공하는데 특히 적합한 향상된 디지털 검출기를 제공한다.
본 발명의 하나의 양상에 따르면, 디지털 검출기는 적어도 하나의 수신된 디지털 신호를 처리하여 제곱된 신호(squared signal)를 생성하고, 제곱된 신호를 인코딩하며, 인코딩된 신호의 제 1 및 제 2 부분을 승산기 및 룩업 요소(look-up element)에 각각 인가하고, 승산기 및 룩업 요소의 출력을 처리하여, 수신된 디지털 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성한다.
수신된 디지털 신호는 기저대역 동위상(in-phase)(I) 및 직교(quadrature)(Q) 디지털 신호 각각의 하나 이상의 샘플을 포함하는 제 1 및 제 2 디지털 신호일 수 있다. 인코더는 형태 Y = I2 + Q2의 부동점 수를 생성하는 부동점 인코더일 수 있으며, 인코딩된 신호의 제 1 및 제 2 부분은 부동점 수의 지수(exponent) 및 가수(mantissa)를 포함한다. 승산기는 스케일 계수와 인코딩된 신호의 제 1 부분의 곱을 생성하여, 인코딩된 신호의 제 1 부분의 대수를 결정하도록 동작할 수 있다. 룩업 요소는 인코딩된 신호의 제 2 부분의 대수를 결정하는데 이용가능한 룩업 테이블을 포함할 수 있다. 승산기 및 룩업 요소에 의해 생성된 대수는 합산되고, 결과적인 합은 다수의 샘플에 대해 누산되어, 검출기 출력 신호를 제공한다.
예시적인 실시예에서, 디지털 검출기는 아날로그 대수 증폭기 검출기의 파형 종속성(waveform dependence)과 실질적으로 동일한 파형 종속성을 나타내도록 구성된다. 디지털 검출기 및 아날로그 대수 증폭기 검출기는 무선 통신 시스템에서 기지국 송신기의 신호 경로에 대해 원하는 이득을 제공하기 위해 폐쇄 루프 이득 제어 구성에서 이용가능하다. 특히, 예시적인 실시예에서 2개의 검출기에 의해 생성된 출력 신호들 사이의 차이는, 입력 파형 특성과는 독립적인 방법으로, 기저대역 디지털 영역으로부터 전력 증폭기 출력으로 이득의 특히 정확한 평가를 제공한다.
본 발명의 이들 및 다른 특징 및 이점은 첨부 도면을 참조한 이하의 상세한 설명으로부터 명백할 것이다.
본 발명은 무선 통신 시스템의 기지국 송신기에 폐쇄 루프 이득 제어를 제공시에 이용하기에 특히 적합한 예시적인 디지털 대수 증폭기 검출기와 함께 이하에 설명될 것이다. 그러나, 본 발명은 임의의 특정 검출기, 송신기 또는 통신 시스템 구성, 또는 임의의 특정 이득 제어 응용과 함께 이용하는 것에 한정되지 않으며, 그 대신에 본 발명에 따른 디지털 검출기에 의해 제공된 향상된 전력 검출 능력으로부터 이점을 얻을 수 있는 임의의 구성 또는 응용에 보다 일반적으로 응용가능함을 알아야 한다.
도 1은 본 발명의 예시적인 실시예에 따른 통신 시스템 송신기(100)의 일부의 간략화된 블록도이다. 송신기(100)는 예를 들면, CDMA 시스템 또는 다른 유형의 무선 셀룰러 시스템에서의 기지국 송신기를 나타낼 수 있다.
송신기(100)는 기저대역 회로(102), RF 회로(104), 전력 증폭기(106) 및 안테나(108)를 포함한다. 송신기는 각각의 디지털 및 아날로그 검출기(120, 122)와 관련된 제 1 및 제 2 접속기(110, 112) 및 이득 제어 회로(124)를 더 포함한다.
기저대역 회로(102)는 종래의 방법으로, 각각 종래의 기저대역 동위상(I) 및 직교(Q) 신호와 같은 적어도 하나의 디지털 신호를 생성하도록 동작한다.
RF 회로(104)는 기저대역 회로(102)의 출력에 접속된 입력을 가지며, 디지털-아날로그 변환, 변조, 업 변환(upconversion) 및 필터링과 같은 동작을 수행하도록 동작한다.
전력 증폭기(106)는 RF 회로(104)의 출력에 접속된 입력을 가지며, RF 회로에 의해 공급된 RF 신호를, 안테나(108)를 통해 송신하기에 적합한 레벨로 증폭한다.
기저대역 회로(102), RF 회로(104), 전력 증폭기(106) 및 안테나(108)의 동작은 종래의 송신기에서의 유사한 요소들의 동작과 실질적으로 동일하다. 도 1의 송신기의 이들 및 다른 요소들의 동작의 종래의 양상은 종래 기술에 잘 알려져 있으며, 따라서 본 명세서에서는 더 상세히 기술되지 않는다.
제 1 접속기(110)는 기저대역 회로(102)의 출력과 RF 회로(104)의 입력 사이에 접속되며, 적어도 하나의 디지털 신호의 일부를 디지털 검출기(120)의 입력에 접속하도록 구성된다. 디지털 검출기는, 도 5 및 6과 함께 이하에 더욱 상세히 기술되는 바와 같이, 적어도 하나의 디지털 신호의 전력 레벨을 나타내는 출력 신호를 생성한다.
제 2 접속기(112)는 전력 증폭기(106)의 출력과 안테나(108)의 입력 사이에 접속되며, 전력 증폭기의 출력으로부터의 증폭 신호의 일부를 아날로그 검출기(122)의 입력에 접속하도록 구성된다. 아날로그 검출기는 전력 증폭기(106)의 출력에서의 증폭 신호의 전력 레벨을 나타내는 출력 신호를 생성한다.
아날로그 검출기(122)는 예로써, 일반적으로 대수 증폭(log-amp) 검출기 또는 피크 검출기로도 지칭되는 종래의 아날로그 대수 증폭기 검출기를 포함할 수 있다. 본 발명과 함께 이용하는데 적합한 알려진 검출기의 보다 특정한 예로는, 미국 메사추세츠주 노어우드의 아날로그 디바이스사(Analog Device Inc.)로부터 상업적으로 이용가능한 AD8307 대수 증폭기 또는 AD8313 대수 검출기에 근거한 검출기가 포함된다. 그러나, 본 발명은 이들 또는 임의의 다른 특정 유형의 아날로그 검출기의 이용을 필요로 하지 않음을 알아야 한다. 예를 들어, 본 발명은 아날로그 검출기로서 정류기를 이용하여 구현될 수 있다.
디지털 검출기(120) 및 아날로그 검출기(122)의 출력 신호들은 이득 제어 회로(124)에 각각 제 1 및 제 2 입력 신호로서 공급된다. 이득 제어 회로는 이들 입력 신호를 처리하여, 송신기(100)의 RF 경로의 적어도 하나의 이득 제어 요소를 제어하는데 이용되는 하나 이상의 이득 제어 출력을 생성한다. 일반적으로, 이 RF 경로는 RF 회로(104) 및 전력 증폭기(106)를 포함한다.
일반적으로, 이득 제어 회로(124)는 디지털 검출기(120)에 의해 생성된 출력 신호와 아날로그 검출기(122)에 의해 생성된 출력 신호를 비교하여, RF 회로(104) 및 전력 증폭기(106)를 포함하는 RF 경로의 이득에 대한 평가를 획득한다. 그 후, 이득 제어 회로는 이 평가와 RF 경로에 대해 원하거나 혹은 타겟으로 되는 이득과 비교하여, RF 경로 이득을 조정하기에 적합한 이득 제어 출력 신호를 생성함으로써, 평가된 이득이 타겟 이득에 수렴하도록 한다. 따라서, 송신기(100)는 104, 106, 110, 112, 120, 122 및 124를 포함하는 이득 제어 피드백 루프를 이용하여 구현된 폐쇄 루프 이득 제어 능력을 통합한다. 예시적인 실시예에서, 기저대역 회로(102)의 출력에서의 신호는 디지털 신호이고, 따라서 검출기 출력 신호들 사이의 차이는 기저대역 디지털 영역으로부터 전력 증폭기(106)의 출력으로 이득의 평가를 제공한다.
이득 제어 회로(124)는 이러한 예시적인 실시예에서, RF 회로(104)의 이득 제어 입력에 공급되는 출력 신호 및 전력 증폭기(106)의 이득 제어 입력에 공급되는 다른 출력 신호를 포함하는 복수의 이득 제어 출력 신호를 생성하는 것으로서 도시된다. RF 회로(104) 및 전력 증폭기(106)는 각각, 조정가능 감쇠기, 가변 이득 증폭기와 같은 하나 이상의 조정가능 이득 요소, 또는 이득 제어 신호에 응답하여 RF 경로의 적어도 일부의 이득을 조정하는데 이용가능한 다른 요소를 포함할 수 있다. 이득 제어를 제공시에 그러한 요소가 구성되어 이용될 수 있는 방법이 잘 알려져 있으며, 따라서 본 명세서에서는 더 상세히 기술되지 않는다. 다른 실시예에서, 이득 제어 회로(124)는 송신기(100)의 RF 회로(104), 전력 증폭기(106) 또는 다른 적절한 조정가능 이득 요소에 적용하기 위해, 단일의 이득 제어 출력만을 생성할 수 있다.
또한, 다른 실시예는 이득 제어가 제공될 소정의 신호 경로에서의 상이한 포인트에 접속기(110, 112)를 위치시킬 수 있다. 따라서, 본 발명은 이득 제어가 임의의 특정 유형의 신호 경로상에 제공될 것을 요구하지 않는다. 또한, 접속기에 의존하지 않는 구성을 포함하는 다른 신호 검출 구성이 이용될 수 있다. 예를 들어, 디지털 검출기(120)는 기저대역 회로(102) 또는 이득 제어 회로(124)와 같은 다른 송신기 요소의 적어도 일부를 구현하는데 이용되는, 도면에서 명시적으로 도시되지 않은 송신기 프로세서상에서 실행되는 소프트웨어로 적어도 부분적으로 구현될 수 있다. 그러한 구성에서, 기저대역 디지털 신호는 소프트웨어 제어하에서 직접적으로 처리될 수 있기 때문에, 접속기(110)와 같은 실제 신호 접속기는 일반적으로 필요하지 않을 것이다.
이러한 문맥에서, "프로세서"라는 용어는, 예로써, 마이크로프로세서, 중앙 처리 유닛(CPU), ASIC(application-specific integrated circuit), FPGA(field-programmable gate array), 또는 다른 유형의 디지털 데이터 처리 장치 및 그러한 장치들의 일부 혹은 조합을 포함하도록 의도된다.
도 1에 도시된 송신기(100)의 부분은 예시의 명료성을 위해 상당히 간략화된 것이며, 본 발명의 실시예를 구현하는 요소들의 한 가지 가능한 구성에 대한 예를 나타냄을 이해할 것이다. 당업자라면, 본 발명의 디지털 검출 기법은 요소들의 다른 구성을 갖는 송신기에서 구현될 수 있음을 알 것이다.
전술한 바와 같이, 예시적인 실시예에서의 아날로그 검출기(122)는 바람직하게 대수 증폭기 검출기를 포함한다. 그 이유는, 그러한 검출기가, RMS(root-mean-squared) 전력 검출기와 같은 다른 유형의 아날로그 검출기보다 실질적으로 넓은 동적 범위를 갖기 때문이다. 예를 들어, 아날로그 디바이스사로부터 상업적으로 이용가능한 AD8361 TruPwrTM 검출기로서 알려진 RMS 전력 검출기는 단지 약 15dB의 동적 범위를 갖는데, 그것은 많은 폐쇄 루프 이득 제어 응용에 대해 불충분할 수 있다. 반대로, 전술한 AD8313 대수 검출기는 50dB 정도의 동적 범위를 갖는데, 그것은 예시적인 실시예에서 약 35dB의 원하는 이득 제어 범위를 제공하기에 충분한 그 이상의 것이다.
도 2a는 도 1의 송신기(100)의 아날로그 검출기(122)에서 이용될 수 있는 대수 증폭기(200)의 예를 도시한다. 본 예에서의 대수 증폭기(200)는 제한 증폭기 A/0의 N개의 직렬 연결된 단(stage) 및 N개의 단 모두의 출력을 합산하는 관련된 합산 회로를 포함한다.
도 2b는 도 2a의 대수 증폭기(200)의 단일의 제한 증폭기 A/0의 전압 응답을 도시한다. 제한 증폭기는 선형 이득 A 및 입력 니 전압(input knee voltage) E를 갖는다. 도면에서의 직선은 제한 증폭기의 이상화된 전압 응답을 도시한다. 실제 전압 응답은 도면에서 점선 곡선으로 도시된 TANH(hyperbolic tangent) 함수에 보다 가깝다.
대수 증폭기(200)의 입력 전압 VIN이 이하의 수학식을 만족할 때, 도 2b에 도시된 바와 같은 파라미터 A 및 E를 갖는, N개의 단 각각에 대한 이상화된 전압 응답을 가정하면,
N개의 단의 처음의 k는 선형 범위내에 존재하고, 단의 나머지는 모두 포화된다. 그 후, 대수 증폭기 출력은 다음과 같이 주어진다.
여기서, gm은 합산 회로의 이득이다. 이러한 응답은 대수에 의해 대략적으로 기술될 수 있다.
도 3은 A=5, N=9, E=1이라는 가정하에, 수학식 (2)에 따른 VOUT 대 VIN을 도시한다. 도면에서 직선은 이상적인 대수에 대응한다. 명백하게, VOUT과 VIN사이의 관계는 6개의 크기 순서에 대해 실질적으로 대수적이며, 단지 작은 양의 리플(ripple)을 갖는다. 또한, 그러한 관계는 각 증폭기 단에 대한 이상화된 제한 동작으로부터의 편차에 대해 상당히 둔감하다. 사실상, 증폭기 단의 실제 TANH 함수 특성은 리플을 감소시키는 경향이 있다.
따라서, 출력 전압 VOUT은 이하의 근사화를 통해 입력 전압 VIN과 관련될 수 있다.
여기서, VY는 경사 전압으로서 지칭되고, VX는 인터셉트(intercept) 전압으로서 지칭된다. 필터링 이후에, 대수 증폭기(200)는 직류(DC) 전압 출력을 생성하고, 이것은 입력 신호의 평균 RMS 전력에 대수적으로 관련된다. 그러나, 수학식 (3)으로부터, 대수 증폭기 출력은 dB 단위의 RMS 전력 측정치가 아님이 명백하다. dB 단위의 진정한 RMS 전력 측정치는, 이하의 수학식에 도시된 바와 같이, 제곱된 입력 전압의 평균의 대수에 출력이 비례할 것을 요구한다.
그 대신에, 대수 증폭기의 필터링된 출력은 입력 전압의 대수의 평군에 비례한다.
이러한 미세한 차이로 인해, 대수 증폭기 출력은 입력 파형의 진폭 분포에 의존하게 된다. 예를 들어, 큰 PAR(peak-to-average ratio) 및 단일 톤 사인파를 갖는 CDMA 파형은, 비록 동일한 평균 RMS 전력을 가질지라도, 대수 증폭기로부터 상이한 판독(reading)을 생성할 것이다. 일반적으로, 이것은 이동 통신(GSM)을 위한 글로벌 시스템 또는 IS-136 TDMA 시스템과 같은, 신호 변조가 일정한 진폭 분포를 갖는 단일 캐리어 시스템에서 어떠한 문제도 발생시키지 않을 것이다. 그러한 시스템에서, 경사 및 인터셉트 파라미터를 추출하기 위해 대수 증폭기가 약간 상이한 전력 레벨에서 교정되자마자, 대수 증폭기 출력은 dB 단위의 평균 RMS 전력의 정확한 측정치일 것이다. 그러나, CDMA 시스템에서, 진폭 분포는 트래픽 조건에 따라 변화된다. WCDMA의 경우, 단지 하나의 파일럿(pilot)이 있을 때, PAR은 약 6dB이지만, 완전 로딩된 캐리어는 약 10dB의 PAR을 갖는다.
도 4는 2개의 상이한 유형의 WCDMA 입력 신호, 즉 TM1(Test Model 1) 헤비 트래픽 신호 및 파일럿 신호에 대해, 전술한 AD8313 아날로그 대수 증폭기 검출기에 대한 입력 전력의 함수로서 검출기 전압을 도시한다. 도면에 도시된 바와 같이, 2개의 상이한 입력 신호 파형에 대한 예시적인 아날로그 대수 증폭기 검출기의 응답은 동일한 경사를 갖지만, 상이한 오프셋을 갖는다. 소정의 검출기 전압 판독에 대해, 2개의 파형 사이에는 실제 입력 전력 레벨에서 약 2dB 까지의 차이가 존재한다. 따라서, 이러한 효과가 고려되지 않는다면, 종래의 대수 증폭기 검출기는 WCDMA 기지국 송신기에서 폐쇄 루프 이득 제어의 구현을 위한 원하는 레벨의 정확성을 제공하는데 실패한다.
예시적인 실시예에서의 본 발명은, 도 1에 도시된 바와 같이 구성된 디지털 검출기(120)를 포함하는 이득 제어 피드백 루프를 구현함으로써, 종래의 아날로그 대수 증폭기 검출기의 이용과 관련된 이러한 문제점을 극복한다. 특히, 디지털 검출기(120)는, 그것이 아날로그 대수 증폭기 검출기의 동작을 모방하도록 구성된다. 따라서, 예시적인 실시예에서, 두 검출기는 실질적으로 동일한 파형 종속성을 갖는다. 전술한 바와 같이, 2개의 검출기(120, 122)에 의해 생성된 출력 신호들 사이의 차이는, 입력 파형 특성과는 독립적으로, 이득의 평가를 기저대역 디지털 영역으로부터 전력 증폭기(106)의 출력으로 제공한다. 따라서, 이득 제어 회로(124)는 아날로그 검출기의 파형 종속성을 고려하는 방법으로 RF 경로의 이득을 결정할 수 있고, 그 결과, WCDMA 응용의 경우에도, 원하는 레벨의 이득 제어 정확성이 제공된다.
도 5는 도 1의 송신기(100)에서 디지털 검출기(120)로서 이용될 수 있는 디지털 검출기(500)의 한 가지 가능한 실시예를 도시한다. 전술한 바와 같이, 디지털 검출기는 예를 들면, 마이크로프로세서, CPU, ASIC, FPGA 또는 다른 유형의 디지털 데이터 처리 장치 및 그러한 장치들의 일부 또는 조합을 포함하는 프로세서를 갖는 송신기(100)의 프로세서 상에서 실행되는 소프트웨어로 적어도 부분적으로 구현될 수 있다.
디지털 검출기(500)는 승산기(502, 504)를 포함하는 제곱 요소 및 합산 요소(506)로서 예시적으로 구현된 제 1 신호 처리 요소를 포함한다. 제 1 신호 처리 요소는 적어도 하나의 디지털 신호를 수신하도록 구성되며, 본 구현에서는 기저대역 동위상(I) 신호 및 직교(Q) 신호를 각각 포함하는 제 1 및 제 2 디지털 신호를 수신한다. 승산기(502, 504)는 각각의 I 및 Q 신호를 제곱하고, 합산 요소(506)는 제 1 및 제 2 디지털 신호의 제곱을 합산한다. I2+Q2에 대응하는 결과적인 신호는, 비록 본 발명이 특정의 제곱된 신호 포맷을 요구하지는 않지만, 본 명세서에서 보다 일반적으로 "제곱된 신호"로서 지칭되는 것의 예이다. 보다 많거나 적은 제곱된 구성 요소를 포함하는, 그리고 그러한 구성 요소에 대한 합산 또는 다른 신호 처리 동작의 응용을 갖거나 갖지 않는, 다른 유형의 제곱된 신호가 대안적인 실시예에서 이용될 수 있다.
합산 요소(506)의 출력은 부동점 인코더(508)로서 예시적으로 구현된 인코더의 입력에 인가된다. 부동점 인코더는 N비트 부동점 수 Y=I2+Q2을 생성하는데, N비트 부동점 수의 지수 k를 지정하는 인코더의 제 1 출력 및 N비트 부동점 수의 가수 Yo을 지정하는 인코더의 제 2 출력을 갖는다. 이러한 문맥에서 변수 k의 이용은 부동점 수의 지수가 k의 이용과 관련되지 않음을 나타내고, 다른 경우 본 명세서에서는 선형 범위에서의 증폭기 단의 수를 나타낸다.
도 6은 부동점 인코더(508)에 의해 생성된 것으로서, 제곱 및 합산된 I 및 Q 신호를 나타내는, N비트 수 Y=I2+Q2의 포맷을 도시한다. 도시된 바와 같이, 지수 k는 N비트 수의 k번째 비트에 대응하는, N비트 수 중에서 최상위의 0이 아닌 비트를 나타내고, 가수 Yo는 k번째 비트보다 하위의 비트의 수를 나타낸다. 이러한 특정 예에서, Yo는 k번째 비트를 따르는 6비트를 나타내는 것으로서 도시된다.
도 5를 다시 참조하면, 디지털 검출기(500)는 승산기(510) 및 룩업 테이블(512)로서 예시적으로 구현된 룩업 요소를 더 포함한다. 승산기(510)는 부동점 인코더(508)의 제 1 출력에 접속된 입력을 가지며, 룩업 테이블(512)은 부동점 인코더(508)의 제 2 출력에 접속된 입력을 갖는다. 승산기(510)는 k를 적절한 스케일링 계수로 승산함으로써 지수 k의 대수를 계산하고, 가수 Yo의 대수는 룩업 테이블(512)을 이용하여 결정된다. 특히, 본 예에서의 가수 Yo의 6비트는 전체 64개의 엔트리를 포함하는 룩업 테이블로의 인덱스로서 이용된다. 대안적인 실시예에서, 다른 유형의 부동점 수 포맷 및 룩업 테이블 구성이 이용될 수 있다.
또한, 디지털 검출기(500)에는, 승산기(510) 및 룩업 테이블(512)의 출력을 처리하여, 입력 신호 I 및 Q 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성하도록 구성된 제 2 신호 처리 요소가 포함된다. 제 2 신호 처리 요소는 승산기(510) 및 룩업 테이블(512)의 각 출력에 접속된 제 1 및 제 2 입력을 갖는 합산 요소(514) 및 합산 요소(514)의 출력에 접속된 입력을 갖는 누산기(516)로서 예시적으로 구현된다. 누산기(516)는 입력 I 및 Q 신호의 다수의 샘플에 대해, 합산 요소(514)에 의해 생성된 출력 신호 값들을 누산하도록 동작한다.
디지털 검출기(500)의 제 1 및 제 2 신호 처리 요소, 인코더, 승산기 및 룩업 요소 중 하나 이상이, 송신기(100)의 처리기상에서 실행되는 소프트웨어로, 적어도 부분적으로 구현될 수 있음을 알아야 한다. 따라서, 도면에 도시된 개별적인 요소 중 다수의 요소를 구현하기 위해, 동일 세트의 하드웨어가 이용될 수 있다. 또한, 다른 유형의 신호 처리 요소를 이용하여, 본 발명에 따른 디지털 검출기를 구현할 수 있다.
이제, 본 발명의 예시적인 실시예에서의 디지털 검출기(500)의 동작에 대해서 보다 상세히 기술할 것이다. I 및 Q 입력 신호의 복수의 샘플의 각각에 대해, 요소(502, 504, 506)를 이용하여 전력 I2+Q2이 계산된다. 그 후, 요소(508, 510, 512, 514, 516)를 이용하여, 특정 수의 샘플에 대해 또는 다른 지정된 기간에 대해 전력의 대수가 계산되어 누산된다.
대수를 계산하기 위해 부동점 기법을 이용하는 것은, 비록 본 발명의 대안적인 실시예에서는 다른 기법이 이용될 수도 있지만, 부동 기법이 큰 동적 범위에 대해 양호한 정확성을 제공한다는 점에서 바람직하다. 이전에 나타낸 바와 같이, 인코더(508)는 전력을 지수 k 및 가수 Yo를 포함하는 N비트 부동점 수로서 인코딩하며, 지수 및 가수의 대수는 각각의 승산기(510) 및 룩업 테이블(512)에 의해 결정된다. N비트 부동점 수의 대수는, 합산 요소(514)에 의해 생성된 것으로서, 지수 및 가수의 대수의 합에 의해 주어진다.
N비트 부동점 수 Y=I2+Q2의 k번째 비트가 최상위의 0이 아닌 비트라고 가정하면, 최하위 비트는 0번째 비트이며, 가수 Yo가 룩업 테이블(512)에 인덱스로서, p비트 수로서 공급되며, 디지털 검출기(500)의 출력이 다음과 같이 주어진다.
여기서, C는 상수이며, 디지털 검출기의 경사를 결정한다. 승산기(510)에서의 지수 k에 대한 스케일링이 단순한 시프트 동작이 되도록 C를 선택하는 것이 바람직하다. 수학식 (6)에서의 제 2 항은 룩업 테이블 연산을 나타낸다. 룩업 테이블에 대한 인덱스는 가수 Yo이며, 룩업 테이블의 내용은 다음과 같이 주어진다.
또한, 상수 C는, 룩업 테이블(512)의 이용가능한 폭이 완전히 이용되도록, 충분히 큰 것이 바람직하다. 대수의 정확성은 룩업 테이블 엔트리의 비트 폭 q 뿐만 아니라, Yo 및 p에 대해 이용된 비트의 수에도 의존한다. dB 단위의 p에 기인하는 정확성 제한은 다음과 같이 주어지며,
룩업 테이블 엔트리의 비트 폭 q에 기인하는 정확성 제한은 다음과 같이 주어진다.
(9)
따라서, 64개의 엔트리, 8비트 폭의 룩업 테이블은 ±0.04dB보다 우수한 정확성을 제공할 것이며, 이것은 예시적인 실시예의 폐쇄 루프 이득 제어 응용에 대해 충분한 것이다. 다른 유형의 룩업 테이블 또는 다른 룩업 요소를 이용하여 본 발명을 구현할 수도 있다.
도 7은 예를 들면, 다수의 상이한 유형의 WCDMA 신호를 이용한, 도 1의 송신기의 아날로그 및 디지털 검출기의 구현인 RMS 전력의 함수로서의 검출기 판독을 도시하는 도면이다. 아날로그 검출기는, 본 명세서에서 전술한 AD8313 아날로그 대수 증폭기 검출기이다.
상이한 파형에 대해, 도 4의 예에서처럼, 아날로그 검출기는 상이한 오프셋을 나타내지만, 동일한 경사를 나타냄을 도면으로부터 알 수 있다. 그러나, 디지털 검출기는 실질적으로 동일한 파형 종속성을 또한 도시한다. 따라서, 2개의 검출기의 판독 사이의 차이는 파형에 독립적이며, 검출기는 전술한 방법으로 송신기의 신호 경로의 이득을 정확하게 측정하는데 이용될 수 있다.
이전에 나타낸 바와 같이, 본 발명에서는 대수 증폭기 아날로그 검출기를 이용할 것을 요구하지 않는다. 본 발명은 정류기와 같은 다른 유형의 아날로그 검출기를 이용하여 구현될 수 있다. 전술한 바와 같은 디지털 검출기는, 이들 및 다른 유형의 아날로그 검출기에 매칭되도록, 간단한 방법으로 변형될 수 있다. 예를 들어, 아날로그 검출기가 정류기를 포함한다면, 디지털 검출기는 I2+Q2의 대수가 아닌 I2+Q2의 제곱근을 결정하도록 변형될 수 있다. 매우 다양한 다른 유형의 아날로그 및 디지털 검출기 구현이 본 발명과 함께 이용될 수 있다.
본 발명의 전술한 실시예는 단지 예시를 위한 것이다. 예를 들어, 위에서 나타낸 바와 같이, 송신기 요소에 대한 검출기의 배치는 대안적인 구현에서 변할 수 있다. 또한, 예시적인 실시예에서의 도 1의 송신기의 특정 요소 및 도 5의 디지털 검출기를 본 발명의 요건으로 보아서는 않되며, 다양한 대안적인 구성이 이용될 수 있다. 또한, 본 발명의 디지털 검출 및 이득 제어 기법은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 더욱이, 예시적인 실시예를 기술함에 있어서 본 명에서에서 함께 이용된 특정한 가정들은 본질상 예시적인 것으로 보아야 하며, 다른 실시예에 적용될 필요는 없다. 당업자라면, 이들 및 여러 가지 다른 대안적인 실시예는 이하의 특허 청구 범위의 영역에 포함됨을 명백히 이해할 것이다.
본 발명에 따르면, 무선 통신 시스템의 기지국 송신기에서 폐쇄 루프 이득 제어를 제공하는데 특히 적합한 향상된 디지털 검출기를 제공할 수 있다.
도 1은 본 발명이 구현되는 통신 시스템 송신기의 일부의 간략화된 도면,
도 2a는 도 1의 송신기의 아날로그 검출기에서 이용될 수 있는 예시적인 대수 증폭기의 개략도,
도 2b는 도 2a의 대수 증폭기의 단일 제한 증폭기의 전압 응답을 도시하는 도면,
도 3은 도 2a의 대수 증폭기의 특정 구현에서, 출력 전압을 입력 전압의 함수로서 도시하는 도면,
도 4는 2가지 상이한 유형의 WCDMA(wideband CDMA) 신호에 대해, 도 1의 송신기에서 이용될 수 있는 예시적인 아날로그 검출기에 대한 입력 전력의 함수로서 검출기 전압을 도시하는 도면,
도 5는 도 1의 송신기에서 이용가능한 디지털 검출기의 예시적인 실시예의 개략도,
도 6은 도 5의 디지털 검출기의 부동점 인코더의 동작을 도시하는 도면,
도 7은 다수의 상이한 유형의 WCDMA 신호를 이용하여, 예를 들면, 도 1의 송신기의 아날로그 및 디지털 검출기의 구현인 RMS 전력의 함수로서 검출기 판독을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
102 : 기저대역 회로 104 : RF 회로
106 : 전력 증폭기 108 : 안테나
110, 112 : 접속기 120 : 디지털 검출기
122 : 아날로그 검출기 124 : 이득 제어 회로

Claims (10)

  1. 디지털 검출기에 있어서,
    적어도 하나의 디지털 신호를 수신하여, 제곱된 신호(squared signal)를 생성하도록 구성된 제 1 신호 처리 요소와,
    상기 제 1 신호 처리 요소의 출력에 접속된 입력을 가지며, 상기 제곱된 신호로부터 인코딩된 신호를 생성하는 인코더와,
    상기 인코딩된 신호의 제 1 및 제 2 부분을 각각 수신하는 승산기 및 룩업 요소(look-up element)와,
    상기 승산기 및 상기 룩업 요소의 출력을 처리하여, 상기 적어도 하나의 디지털 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성하도록 구성된 제 2 신호 처리 요소를 포함하는
    디지털 검출기.
  2. 제 1 항에 있어서,
    상기 제 1 신호 처리 요소는 적어도 하나의 제곱 요소(squaring element)를 포함하는 디지털 검출기.
  3. 제 2 항에 있어서,
    상기 제 1 신호 처리 요소는 제 1 디지털 신호를 제곱하는 제 1 제곱 요소와, 제 2 디지털 신호를 제곱하는 제 2 제곱 요소와, 상기 제 1 및 제 2 디지털 신호의 제곱들을 합산하는 합산 요소를 포함하는 디지털 검출기.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 디지털 신호는 기저대역 동위상(in-phase)(I) 및 직교(quadrature)(Q) 디지털 신호 각각의 하나 이상의 샘플을 포함하는 디지털 검출기.
  5. 제 1 항에 있어서,
    상기 인코더는 부동점(floating-point) 인코더를 포함하고, 상기 인코딩된 신호의 상기 제 1 및 제 2 부분은 부동점 수의 각각의 제 1 및 제 2 부분에 대응하는 디지털 검출기.
  6. 제 1 항에 있어서,
    상기 승산기는 스케일 계수(scale factor)와 상기 인코딩된 신호의 상기 제 1 부분의 곱을 생성하여, 상기 인코딩된 신호의 상기 제 1 부분의 대수를 결정하도록 동작하는 디지털 검출기.
  7. 제 1 항에 있어서,
    상기 룩업 요소는 상기 인코딩된 신호의 상기 제 2 부분의 대수를 결정하는데 이용가능한 룩업 테이블을 포함하는 디지털 검출기.
  8. 제 1 항에 있어서,
    상기 제 2 신호 처리 요소는,
    상기 승산기 및 상기 룩업 요소의 각각의 출력에 접속된 제 1 및 제 2 입력을 갖는 합산 요소와,
    상기 합산 요소의 출력에 접속된 입력을 가지며, 상기 적어도 하나의 디지털 신호의 다수의 샘플에 대해 상기 합산 요소에 의해 생성된 출력 신호 값들을 누산하도록 동작하는 누산기를 포함하는 디지털 검출기.
  9. 디지털 검출기에서 이용하기 위한 방법에 있어서,
    적어도 하나의 수신된 디지털 신호로부터 제곱된 신호를 생성하는 단계와,
    상기 제곱된 신호를 인코딩하는 단계와,
    상기 인코딩된 신호의 제 1 및 제 2 부분을 승산기 및 룩업 요소에 각각 인가하는 단계와,
    상기 승산기 및 상기 룩업 요소의 출력을 이용하여, 상기 수신된 디지털 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성하는 단계를 포함하는
    디지털 검출기에서 이용하기 위한 방법.
  10. 디지털 검출기의 적어도 일부를 구현하는데 이용하기 위한 하나 이상의 프로그램을 저장하는 기계 판독가능 저장 매체(machine-readable storage medium)를 포함하는 제조 물품에 있어서,
    상기 하나 이상의 프로그램은, 실행시에,
    적어도 하나의 수신된 디지털 신호로부터 제곱된 신호를 생성하는 단계와,
    상기 제곱된 신호를 인코딩하는 단계와,
    상기 인코딩된 신호의 제 1 및 제 2 부분을 승산기 및 룩업 요소에 각각 인가하는 단계와,
    상기 승산기 및 상기 룩업 요소의 출력을 이용하여, 상기 수신된 디지털 신호의 전력 레벨을 나타내는 검출기 출력 신호를 생성하는 단계를 수행하는
    기계 판독가능 저장 매체를 포함하는 제조 물품.
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