KR20050065163A

KR20050065163A - Structure for align mark of semiconductor device

Info

Publication number: KR20050065163A
Application number: KR1020030096931A
Authority: KR
Inventors: 양기호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-24
Filing date: 2003-12-24
Publication date: 2005-06-29

Abstract

본 발명은 반도체 장치의 정렬 마크 구조에 관한 것으로, 레티클과 웨이퍼에 각각 위치하는 정렬 마크의 구조를 다수의 동심원형 패턴으로 구성하거나, 다수의 동심타원형 패턴으로 구성한다. 이와 같이 구성된 본 발명 반도체 장치의 정렬 마크 구조는 회절 간섭방식을 사용하는 정렬에서 웨이퍼와 레티클에 형성된 정렬 마크가 정확하게 일치하는 때에만 예상 포인트를 발생시켜 웨이퍼의 정렬 오류를 방지할 수 있는 효과가 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alignment mark structure of a semiconductor device, wherein the structure of the alignment mark respectively located on the reticle and the wafer is composed of a plurality of concentric circular patterns or a plurality of concentric elliptic patterns. The alignment mark structure of the semiconductor device of the present invention configured as described above has an effect of preventing the misalignment of the wafer by generating an expected point only when the alignment marks formed on the wafer and the reticle exactly match in the alignment using the diffraction interference method. .

Description

Structure for align mark of semiconductor device

본 발명은 반도체 장치의 정렬 마크 구조에 관한 것으로, 특히 회절 간섭방식을 이용하는 노광기를 이용하는 노광공정에서 마스크와 시료의 정렬 오류를 방지할 수 있는 반도체 장치의 정렬 마크 구조에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an alignment mark structure of a semiconductor device, and more particularly, to an alignment mark structure of a semiconductor device capable of preventing misalignment between a mask and a sample in an exposure process using an exposure apparatus using a diffraction interference method.

일반적으로, 반도체 제조공정에서 사용하는 노광공정은 그 노광공정의 정확도를 기하기 위하여, 시료와 레티클(reticle)에 동일한 정렬 마크를 구비하며, 선 정렬 후, 그 시료와 레티클에 위치하는 정렬 마크를 스캐닝하여 정렬 상태를 확인하게 된다.In general, the exposure process used in the semiconductor manufacturing process has the same alignment mark on the sample and the reticle in order to ensure the accuracy of the exposure process, and after the line alignment, the alignment mark located on the sample and the reticle Scanning confirms alignment.

특히, 회절 간섭방식을 이용하는 노광기를 사용하는 경우, 그 노광기에서 사용하는 서로 다른 회절 파장을 이용하여 스캔을 하고 있으며, 종래 정렬 마크는 정확한 기대 포인트를 확인할 수 없는 문제점이 발생한다.In particular, when using an exposure apparatus using a diffraction interference method, scanning is performed using different diffraction wavelengths used in the exposure apparatus, and a problem arises in that a conventional alignment mark cannot identify an accurate expected point.

이와 같은 종래 반도체 장치의 정렬 마크 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The alignment mark structure of the conventional semiconductor device will be described in detail with reference to the accompanying drawings.

도 1은 종래 반도체 장치의 정렬 마크의 평면도로서, 이에 도시한 바와 같이 하나의 사각형 내에 가로와 세로 방향으로 긴 형태의 패턴 집합이, 교번하여 위치한다.FIG. 1 is a plan view of an alignment mark of a conventional semiconductor device, and as shown therein, a set of patterns having a long shape in the horizontal and vertical directions are alternately positioned in one rectangle.

즉, 세로로 긴 형태의 마크가 다수로 위치하고, 그와 인접한 영역에는 가로로 긴 형태의 마크가 다수로 위치하는 구조를 나타낸다.That is, there is shown a structure in which a plurality of vertically long marks are located, and a plurality of horizontally long marks are located in an area adjacent thereto.

도 2는 회절 간섭 방식의 노광기에서 사용하는 8.0㎛와 8.8㎛의 파장을 가지는 광과, 그 광들의 사용에서 발생하는 문제점을 설명하기 위한 것으로, 상기 8.0㎛와 8.8㎛의 파장을 가지는 광이 진행하면서, 위상이 일치하는 부분이 정렬을 위한 예상 포인트(expected point)가 된다.FIG. 2 illustrates light having a wavelength of 8.0 μm and 8.8 μm used in an exposure apparatus of a diffraction interference method, and a problem occurring in the use of the lights. The light having the wavelengths of 8.0 μm and 8.8 μm proceeds. The phase coincidence is the expected point for alignment.

그러나 88㎛를 진행한 8.0㎛와 8.8㎛의 파장을 가지는 광은 서로 역전된 상태에서 그 상이 일치하는 부분을 가진다. However, the light having a wavelength of 8.0 µm and 8.8 µm having a length of 88 µm has a portion where the phases coincide with each other in an inverted state.

이는 또다른 예상 포인트를 발생시키는 것으로, 88㎛ 마다 예상 포인트를 발생시키게 된다.This generates another expected point, which generates an expected point every 88 μm.

도 3은 종래 정렬 마크를 88㎛로 어긋나게 배열한 상태의 평면도로서, 이에 도시한 바와 같이 88㎛가 어긋난 상태에서도 예상 포인트를 나타내며, 정렬되지 않은 상태를 정렬된 상태로 인식하는 오류가 발생할 수 있다.3 is a plan view of a state in which a conventional alignment mark is misaligned with 88 μm, and as shown in FIG. 3, an expected point may be indicated even when 88 μm is misaligned, and an error of recognizing an unaligned state as an aligned state may occur. .

이와 같이 시료와 레티클이 44㎛이상 어긋나게 정렬된 경우에는 상기 88㎛ 마다 예상 포인트를 발생시키는 오류가 생기며, 이는 정렬이 되지 않은 상태를 정렬된 상태로 인식할 수 있어 정렬에 대한 신뢰성이 저하되는 문제점이 있었다. As such, when the sample and the reticle are misaligned with each other by 44 μm or more, an error of generating an expected point occurs every 88 μm, which can recognize an unaligned state as an aligned state, thereby decreasing reliability of alignment. There was this.

상기와 같은 문제점을 감안한 본 발명은 완전한 정렬 상태에서만 예상 포인트를 가지는 반도체 장치의 정렬 마크 구조를 제공함에 그 목적이 있다. It is an object of the present invention to provide an alignment mark structure of a semiconductor device having an expected point only in a completely aligned state.

상기와 같은 목적을 달성하기 위한 본 발명은 다수의 동심원 패턴 또는 다수의 동심타원 패턴으로 정렬 마크를 구성함에 그 특징이 있다. The present invention for achieving the above object is characterized by configuring the alignment mark in a plurality of concentric pattern or a plurality of concentric elliptic pattern.

상기와 같이 구성되는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An embodiment of the present invention configured as described above will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따르는 정렬 마크의 일실시 평면도로서, 이에 도시한 바와 같이 다수의 동심원형의 정렬 마크(10)를 가진다. 4 is a top view of an alignment mark in accordance with the present invention, having a plurality of concentric circular alignment marks 10 as shown therein.

이와 같은 패턴의 구조에서는 시료와 레티클에 위치하는 정렬 마크가 조금이라도 어긋나게 정렬되는 경우에는 상기 예상 포인트가 발생되지 않는다.In the structure of such a pattern, the said predicted point does not generate | occur | produce when the alignment mark located in a sample and a reticle shifts even slightly.

즉, 완전한 정렬이 이루어졌을 때에만 정렬 신호를 얻을 수 있게 된다.That is, the alignment signal can be obtained only when complete alignment is made.

도 5는 상기 설명한 시료와 레티클에 위치하는 동심원형의 정렬 마크(10)가 어긋나게 정렬된 상태의 평면도로서, 이에 도시한 바와 같이 어떠한 경우에도 균일성을 나타내는 패턴이 없으며, 이에 따라 예상 포인트가 발생되지 않는다.FIG. 5 is a plan view of a state in which the above-described sample and the concentric circular alignment marks 10 positioned on the reticle are misaligned, and as shown therein, there is no pattern showing uniformity, and thus, an expected point is generated. It doesn't work.

또한, 상기 동심원형의 정렬 마크(10) 사이의 이격거리와 회절 간격에 대한 제한이 없기 때문에 그 정렬 마크의 형성시 규격에 관계없이 모든 반도체 장치의 제조에 이용할 수 있다.Further, since there is no restriction on the separation distance and the diffraction interval between the concentric alignment marks 10, it can be used for the manufacture of all semiconductor devices regardless of the specification when forming the alignment marks.

도 6은 본 발명의 다른 실시 예의 평면도로서, 이에 도시한 바와 같이 다수의 동심타원형의 패턴으로 이루어진다.Figure 6 is a plan view of another embodiment of the present invention, as shown in the plurality of concentric elliptic pattern.

이는 상기 동심원형의 패턴의 작용과 동일한 작용을 하며, 시료와 레티클에 위치하는 동심원형의 패턴이 정확하게 일치하는 경우에만 예상 포인트를 발생시킨다.This has the same effect as that of the concentric circular pattern, and generates an expected point only when the concentric circular pattern located on the sample and the reticle is exactly matched.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다. The present invention has been shown and described with reference to certain preferred embodiments, but the present invention is not limited to the above-described embodiments and has ordinary skill in the art to which the present invention pertains without departing from the concept of the present invention. Various changes and modifications are possible by the user.

상기한 바와 같이 본 발명 반도체 장치의 정렬 마크 구조는 다수의 동심원형 또는 동심타원형 패턴을 구비함으로써, 회절 간섭방식을 사용하는 정렬에서 웨이퍼와 레티클에 형성된 정렬 마크가 정확하게 일치하는 때에만 예상 포인트를 발생시켜 웨이퍼의 정렬 오류를 방지할 수 있는 효과가 있다. As described above, the alignment mark structure of the semiconductor device of the present invention includes a plurality of concentric or concentric elliptic patterns, thereby generating expected points only when the alignment marks formed on the wafer and the reticle exactly match in the alignment using the diffraction interference method. This can prevent the misalignment of the wafer.

도 1은 종래 반도체 장치의 정렬 마크의 평면도.1 is a plan view of an alignment mark of a conventional semiconductor device.

도 2는 종래 회절 간섭을 이용한 정렬 상태 방법의 모식도.2 is a schematic diagram of an alignment state method using conventional diffraction interference;

도 3은 종래 반도체 장치의 정렬 마크가 88㎛ 어긋난 상태의 평면도.3 is a plan view of a state where alignment marks of a conventional semiconductor device are shifted by 88 µm.

도 4는 본 발명에 따르는 반도체 장치의 정렬 마크의 일실시 평면도.4 is a plan view of one embodiment of the alignment mark of the semiconductor device according to the present invention;

도 5는 도 4에 도시한 정렬 마크가 어긋난 상태의 평면도.FIG. 5 is a plan view of the alignment mark shown in FIG. 4 displaced. FIG.

도 6은 본 발명에 따르는 반도체 장치의 정렬 마크의 다른 실시 평면도. 6 is another implementation plan view of the alignment mark of the semiconductor device according to the present invention.

Claims

In the alignment mark of the semiconductor device which is located on the wafer and the reticle, respectively, so that the alignment of the wafer and the reticle can be confirmed,

And the alignment mark is formed of a plurality of concentric or concentric elliptic patterns.

The alignment mark structure of claim 1, wherein the concentric or concentric elliptic pattern generates an expected point only when the pattern formed on the wafer and the reticle is identical.