KR20050064151A - Ｃｍｏｓ - ｔｆｔ 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 저마스크 기술로 CMOS TFT 어레이 기판 및 그 제조방법에 관한 것으로서, 특히 상기 CMOS-TFT 어레이 기판은 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과, 상기 각 화소영역과 구동회로 영역에 형성된 제 1 ,제 2 ,제 3 반도체층과, 상기 제 1 ,제 2 ,제 3 반도체층을 포함한 전면에 형성된 게이트 절연막과, 상기 제 1 ,제 3 반도체층 상의 게이트 절연막 위에 형성된 제 1 ,제 2 게이트 전극과, 상기 제 2 반도체층이 형성된 영역을 제외한 기판 전면에 형성된 층간절연막과, 상기 제 1 ,제 3 반도체층의 소스/드레인 영역에 콘택되는 제 1 ,제 2 소스/드레인 전극 및 상기 제 2 반도체층에 대향하는 스토리지 전극과, 상기 제 1 ,제 2 소스/드레인 전극을 포함한 전면에 형성된 보호막과, 상기 드레인 전극에 연결되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 액정표시소자(LCD ; Liquid Crystal Display Device)에 관한 것으로, 특히 저마스크 기술을 이용한 CMOS-TFT 어레이 기판 및 그 제조방법에 관한 것이다.
액정표시소자는 콘트라스트(contrast) 비가 크고, 계조 표시나 동화상 표시에 적합하며 전력소비가 적다는 특징 때문에 평판 디스플레이 중에서도 그 비중이 증대되고 있다.
이러한 액정표시소자는 동작 수행을 위해 기판에 구동소자 또는 배선 등의 여러 패턴들을 형성하는데, 패턴을 형성하기 위해 사용되는 기술 중 일반적인 것이 포토식각기술(photolithography)이다.
상기 방법은 패턴이 형성될 기판에 자외선으로 감광하는 재료인 포토 레지스트를 코팅하고, 광 마스크에 형성된 패턴을 포토 레지스트 위에 노광하여 현상하고, 이와 같이 패터닝된 포토 레지스트를 마스크로 활용하여 원하는 물질층을 식각한 후 포토 레지스트를 스트립핑하는 일련의 복잡한 과정으로 이루어진다.
그래서, 포토리소그래피 공정의 횟수를 최소한으로 줄여 생산성을 높이고 공정 마진을 확보하고자 "저마스크 기술"에 대한 연구가 활발하게 진행되고 있다.
한편, 액정표시소자는, 신호를 화소전극에 선택적으로 인가하기 위한 박막트랜지스터(TFT:Thin Film Transistor)와, 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하게 하는 스토리지가 구비된 TFT 어레이 기판과, 색상 구현을 위한 컬러필터층이 구비된 컬러필터 기판과, 상기 두 기판 사이에 봉입된 액정층과, 상기 TFT 어레이 기판을 구동하기 위한 구동회로를 구비하여 각종 외부신호에 의해 화상을 표시한다.
여기서, 구동회로는 별도의 PCB 기판에 형성되어 TCP에 의해 상기 TFT 기판에 연결된다. 그러나, 최근에는 상기 구동회로를 별도의 PCB에 형성하지 않고 상기 TFT 어레이 기판에 형성하는 방법이 제안되었다.
따라서, 상기 TFT 어레이 기판의 표시영역에는 각 화소마다 형성되어 상기 각 화소를 구동하는 화소구동용 박막트랜지스터가 형성되고, 비표시영역에는 상기 화소구동용 박막트랜지스터를 작동하여 주사선(gate line)과 신호선(data line)에 신호를 인가하는 구동회로용 박막트랜지스터가 형성된다.
최근, 상기 박막트랜지스터 중 화소구동용 박막트랜지스터는 고속 동작이 가능한 n형 TFT로 하고, 구동회로용 박막트랜지스터는 상기 n형 TFT와 더불어 소비 전력이 우수한 p형 TFT로 하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막트랜지스터에 대한 연구가 활발하다.
이하, 도면을 참조로 종래의 CMOS-TFT 어레이 기판 및 그 제조방법에 대해 상세히 설명한다.
도 1은 종래 기술에 의한 CMOS-TFT 어레이 기판의 평면도이고, 도 2a 내지 도 2i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.
종래 기술에 의한 CMOS-TFT 어레이 기판은 복수개의 화소영역 내에 n형 TFT가 구비되어 화상을 표시하는 액티브 영역과, n형 TFT 및 P형 TFT가 구비되어 상기 액티브 영역을 구동하는 구동회로부 영역으로 정의된다.
여기서, 상기 액티브 영역에는, 도 1에 도시된 바와 같이, 일렬로 배치된 게이트 배선(12a)과 상기 게이트 배선(12a)에 수직으로 교차 배치되는 데이터 배선(15)에 의해 단위 화소가 정의되며, 상기 단위 화소 내에는 전압의 턴-온 또는 턴-오프를 제어하는 n형 TFT와, 빛을 투과시키는 영역으로 액정층에 신호전압을 걸어주는 화소전극(17)과, 상기 게이트 배선(12a)에 평행하는 스토리지 커패시터(storage capacity)가 더 구비되어 레밸-쉬프트(Level-shift) 전압을 작게 하고 박막트랜지스터의 턴오프 구간동안(비선택 기간 동안)에 액정에 충전된 전하를 유지시켜준다.
이 때, 상기 n형 TFT는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(54a)과, 상기 제 1 반도체층(54a)을 포함한 전면에 형성된 게이트 절연막(도 2i의 13)과, 상기 게이트 절연막 상에서 상기 제 1 반도체층(54a)의 채널층 상부에 오버랩되는 제 1 게이트 전극(12)과, 상기 제 1 게이트 전극(12a)을 포함한 전면에 형성된 층간절연막(도 2i의 23)과, 상기 층간절연막 상에서 제 1 콘택홀(71)을 통해 상기 제 1 반도체층(54a)의 소스/드레인 영역에 각각 콘택되는 제 1 소스/드레인 전극(15a,15b)으로 구성되며, 상기 드레인 전극(15b)은 제 2 콘택홀(81)을 통해서 상기 화소전극(17)에 연결되어 화소전극에 전압을 인가한다.
그리고, 상기 스토리지 커패시터는 불순물이 도핑된 제 2 반도체층(54b)과, 상기 게이트 배선(12a)과 동일층에 배치되는 스토리지 전극(19)과, 그 사이에 개재된 게이트 절연막으로 구성된다. 이 때, 상기 제 2 반도체층(54b)과 스토리지 전극(19)은 액티브 영역 외부에까지 연장형성되어 액티브 영역 외부에서 전압을 인가받는다.
상기의 CMOS-TFT 어레이 기판의 제조방법을 살펴보면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 절연기판(11) 상에 버퍼층(52)을 형성하고, 상기 버퍼층(52) 상에 비정질 실리콘(Amorphous Silicon)을 증착한 후, 그 위에 레이저 등으로 열을 가하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
다음, 제 1 마스크를 이용한 포토식각기술로, 상기 다결정 실리콘을 패터닝하여 제 1 ,제 2 ,제 3 반도체층(54 ; 54a,54b,54c)을 형성한다.
상기 반도체층(54)은 세 종류의 섬(island) 모양으로 패터닝되는데, 그 중 제 1 ,제 3 반도체층(54a,54c)에는 후공정을 통해 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성되게 되고, 제 2 반도체층(54b)에는 후공정을 통해 스토리지가 형성되게 된다.
한편, 상기 버퍼층(52)은 실리콘 산화물(SiOx)과 같은 절연물질로 이루어진 것으로, 후속 공정에서 절연기판(11)의 이물질이 반도체층(54)으로 침투하는 것을 방지하는 역할을 한다.
다음, 도 2b에 도시된 바와 같이, 절연기판(11) 전면에 제 1 포토레지스트(31)를 도포한 후, n형 TFT영역의 제 1 반도체층(54a)의 전영역과 p형 TFT영역의 제 3 반도체층(54c)의 전영역을 덮도록 제 2 마스크를 이용하여 패터닝한다.
그 후, 기판 전면에 스토리지 도핑(Storage Doping)을 수행한다. 따라서, 스토리지 영역의 제 2 반도체층(54b)에만 불순물이 도핑된다.
이어서, 도 2c에 도시된 바와 같이, 절연기판(11) 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 통상, 플라즈마 강화형 화학 증기 증착(PECVD:plasma enhanced chemical vapor depostion) 방법으로 증착하여 게이트 절연막(13)을 형성한다.
그리고, 각 반도체층(54a,54b,54c) 상부의 상기 게이트 절연막(13) 상에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 3 마스크를 이용한 포토식각기술로 제 1 ,제 2 게이트(12,22) 및 스토리지 전극(19)을 형성한다.
이 때, 상기 제 1 ,제 2 게이트 전극(12,22)은 게이트 배선(도 1의 12a)에서 분기되도록 연장 형성하고, 이후 형성될 n형 TFT영역과 p형 TFT영역에서의 제 1 ,제 2 채널층(14,24)과 겹치도록 소정 영역에 형성한다.
그리고, 스토리지 전극(19)은 상기 게이트 배선에 평행하도록 형성하되 스토리지 영역에서의 제 2 반도체층(54b)과 겹치도록 형성하여 스토리지 커패시터를 구성한다.
다음, 상기 제 1 ,제 2 게이트 전극(12,22) 및 스토리지 전극(19)을 마스크로 하여 절연기판(11) 전면에 저농도의 n형 불순물 이온을 도핑하여, 상기 제 1 ,제 2 게이트 전극(12,22) 양측에 LDD(Lightly Doped Drain) 도핑층(88)을 형성한다. 이 때, n형 불순물이 도핑이 되지 않은 영역이 제 1 ,제 2 채널층(14,24)이 된다.
이와 같이, 이후 형성될 소스/드레인 영역의 일정 부분을 저농도로 도핑하여 LDD 도핑층을 형성하는 이유는, 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있도록 하기 위함이다.
그 후, 도 2d에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 2 포토레지스트(33)를 도포한 후, 제 4 마스크를 이용한 포토식각기술로, p형 TFT 영역과 스토리지 영역이 완전히 블로킹되고 n형 TFT영역의 제 1 반도체층(54a)이 노출되도록 패터닝한다.
이 때, 상기 n형 TFT영역의 게이트 전극(12) 위에 상기 게이트 전극(12)의 폭보다 넓게 제 3 포토레지스트(33)를 남긴다. 이로써, n형 TFT영역의 LDD도핑층(88)이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
계속하여, 절연기판(11) 전면에 인(P) 등을 이용하여 고농도의 n형 불순물 이온을 도핑하여 n형 TFT영역의 제 1 반도체층(54a)에 제 1 소스/드레인 영역(15a, 15b)을 형성한다. 다음, 상기 제1 소스/드레인 영역(15a,15b)을 활성화시킨다.
이어서, 상기 제 2 포토레지스트(33)를 스트립핑한 후, 도 2e에 도시된 바와 같이, 상기 제 1 게이트 전극(12)을 포함한 전면에 제 3 포토레지스트(35)를 도포한 후, 제 5 마스크를 이용한 포토식각기술로, p형 TFT영역의 제 3 반도체층(54c)이 노출되도록 패터닝한다. 이로써, n형 TFT영역과 스토리지 영역이 블로킹되어 당해 영역으로의 이온 주입을 방지할 수 있다.
이후, 절연기판(11) 전면에 붕소(B) 등을 이용하여 고농도의 p형 불순물 이온을 도핑하여 p형 TFT영역의 제 3 반도체층(54c)에 제 2 소스/드레인 영역(25a, 25b)을 형성한다. 그리고, 상기 제2 소스/드레인 영역(25a,25b)을 활성화시킨다.
그 후, 상기 제 3 포토레지스트(35)를 제거하고, 도 2f에 도시한 바와 같이, 제 1 게이트 전극(12)을 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물 등의 절연물질을 PECVD 방법으로 증착하여 층간 절연막(23)을 형성한 후, 상기 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)의 소정부위가 드러나도록 상기 게이트 절연막(13) 및 층간 절연막(23)에 제 1 콘택홀(71)을 형성한다.
상기 제 1 콘택홀(71)은 상기 게이트 절연막(13) 및 층간 절연막(23)의 소정 부위를 선택적으로 제거하여 형성하는데, 제 6 마스크를 이용한 포토식각기술로 패터닝한다.
그 후, 도 2g에 도시된 바와 같이, 상기 제 1 콘택홀(71)을 통해 제 1 및 제 2 소스/드레인 영역(15a,15b,25a,25b)과 연결되는 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성하여 n형 TFT 및 p형 TFT를 구비한 CMOS 박막트랜지스터를 완성한다.
즉, 상기 제 1 콘택홀(71)에 매립되도록 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착하고 제 7 마스크를 이용한 포토식각기술로 패터닝하여 제 1 ,제 2 소스/드레인 전극(15c,15d,25c,25d)을 형성한다. 상기 제 1 ,제 2 소스 전극(15c,25c)은 데이터 배선(도 1의 15)에서 분기되도록 연장 형성한다.
이로써, 상기 제 1 게이트 전극(12), 제 1 소스/드레인 전극(15c,15d), 제 1 채널층(14)으로 구성되어 각 화소마다에 형성되고 상기 각 화소를 구동하는 n형 TFT와, 상기 제 2 게이트 전극(22), 제 2 소스/드레인 전극(25c,25d) 제 2 채널층(24)으로 구성되어 구동회로부에 형성되고 각 주사선, 신호선에 신호를 인가하는 p형 TFT와, 상기 제 2 반도체층(54b), 게이트 절연막(13), 스토리지 전극(19)으로 구성되어 각 화소마다에 형성되는 스토리지가 완성된다. 여기서, 상기 n형 TFT는 상기 P형 TFT와 더불어 구동회로부에 형성되기도 한다.
이후, 도 2h에 도시된 바와 같이, 상기 제 1 소스/드레인 전극(15c,15d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene)또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(16)을 형성한다.
이어서, 제 8 마스크를 이용한 포토식각기술로 상기 제 1 드레인 전극(15d)이 노출되도록 상기 보호막(16) 및 층간절연막(23)을 식각하여 제 2 콘택홀(81)을 형성한다.
마지막으로, 도 2i에 도시된 바와 같이, 상기 제 2 콘택홀(81)을 통해 상기 제 1 드레인 전극(15d)과 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착한 후, 제 9 마스크를 이용한 포토식각기술로 패터닝하여 화소전극(17)을 형성한다.
이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 9번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다.
이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 대향기판과 스페이서를 그 사이에 두고 실란트에 의해 접착된다. 그리고 두 기판 사이에 액정을 주입하여 액정층을 형성하고 액정주입구를 봉지함으로써 액정표시소자를 완성한다.
그러나 이와같은 종래의 CMOS-TFT 어레이 기판 제조방법에 있어서는, 총 9번의 마스크를 이용하여 제조하므로 공정이 복잡하고, 9번의 포토식각기술을 수행해야 하므로 제조비가 증가하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해, 마스크의 사용횟수를 줄임으로써 공정 단가를 절감하고 공정시간을 단축하는 CMOS-TFT 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 CMOS-TFT 어레이 기판은 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판과, 상기 각 화소영역과 구동회로 영역에 형성된 제 1 ,제 2 ,제 3 반도체층과, 상기 제 1 ,제 2 ,제 3 반도체층을 포함한 전면에 형성된 게이트 절연막과, 상기 제 1 ,제 3 반도체층 상의 게이트 절연막 위에 형성된 제 1 ,제 2 게이트 전극과, 상기 제 2 반도체층이 형성된 영역을 제외한 기판 전면에 형성된 층간절연막과, 상기 제 1 ,제 3 반도체층의 소스/드레인 영역에 콘택되는 제 1 ,제 2 소스/드레인 전극 및 상기 제 2 반도체층에 대향하는 스토리지 전극과, 상기 제 1 ,제 2 소스/드레인 전극을 포함한 전면에 형성된 보호막과, 상기 드레인 전극에 연결되는 화소전극을 포함하여 구성되는 것을 특징으로 한다.
상기 CMOS-TFT 어레이 기판은 액티브 영역과 구동회로부 영역으로 구분되는데, 상기 액티브 영역에는 화소 구동용 박막트랜지스터로서 고속 동작이 가능한 n형 TFT가 구비되고, 상기 구동회로부 영역에는 구동회로용 박막트랜지스터로서 고속 동작이 가능한 n형 TFT와 소비 전력이 우수한 p형 TFT가 구비된다.
또한, 본 발명의 다른 목적을 달성하기 위한 CMOS-TFT 어레이 기판의 제조방법은 절연기판 상에 제 1 ,제 2 ,제 3 반도체층을 형성하고 전면에 게이트 절연막을 형성하는 단계와, 상기 제 1 ,제 3 반도체층 상부의 게이트 절연막 상에 제 1 ,제 2 게이트 전극을 형성하는 단계와, 상기 제 1 반도체층에 n+도핑층을 형성하고 그와 동시에 제 2 반도체층에 스토리지 도핑층을 형성하는 단계와, 상기 제 3 반도체층에 p+도핑층을 형성하는 단계와, 상기 제 1 ,제 2 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계와, 회절노광기술을 이용하여 상기 n+도핑층 및 p+도핑층을 노출시키고 제 2 반도체층 상부의 층간절연막을 제거하는 단계와, 상기 n+도핑층 및 p+도핑층에 각각 연결되는 소스/드레인 전극 및 상기 제 2 반도체층과 대향하는 스토리지 전극을 동시에 형성하는 단계와, 상기 소스/드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 의한 CMOS-TFT 어레이 기판은 종래의 마스크 사용 횟수를 두 단계 줄임으로써 제조원가를 절감하고 공정 시간을 줄이는 것을 특징으로 한다.
즉, 게이트 에치 백(Gate Etch Back) 기술을 이용하여 고농도의 n형 불순물 이온을 도핑함으로써 n형 도핑층 및 스토리지 도핑층을 동시에 형성하여 마스크 사용 횟수를 1회 줄인다.
그리고, 회절노광 기술을 이용하여 n형 TFT 및 p형 TFT의 소스/드레인 영역을 노출시키는 단계와, 스토리지 영역의 층간절연막을 오픈하는 단계를 동시에 함으로써 마스크 사용 횟수를 1회 더 줄인다.
첨부된 도면을 통해 본 발명에 의한 CMOS-TFT 어레이 기판 및 그 제조방법을 살펴보면 다음과 같다.
도 3은 본 발명에 의한 CMOS-TFT 어레이 기판의 평면도이고, 도 4a 내지 도 4j는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도이다.
그리고, 도 5는 본 발명의 일실시예에 의한 패턴 전달 단계를 나타낸 공정단면도이고, 도 6은 본 발명의 다른 실시예에 의한 패턴 전달 단계를 나타낸 공정 단면도이다.
본 발명에 의한 CMOS-TFT 어레이 기판의 액티브 영역에는, 도 3에 도시된 바와 같이, 서로 수직교차하여 복수개의 단위 화소를 정의하는 게이트 배선(112a) 및 데이터 배선(115)과, 상기 두 배선의 교차지점에 배치되어 전압의 턴-온 또는 턴-오프를 제어하는 n형 TFT와, 제 2 콘택홀(181)을 통해 상기 n형 TFT의 드레인 전극(115d)과 연결되어 액정에 신호전압을 걸어주는 화소전극(117)과, 상기 TFT에 연결되어 스토리지 커패시터의 하부전극 역할을 하는 제 2 반도체층(154b)과, 상기 제 2 반도체층(154b)에 대향하도록 형성되어 스토리지 커패시터의 상부전극 역할을 하는 스토리지 전극(119)과, 상기 데이터 배선(115)에 평행하게 형성되어 액티브 영역 외부로부터 상기 스토리지 전극(119)으로 일정한 전압을 전달하는 스토리지 배선(119a)이 형성되어 있다.
이 때, 상기 n형 TFT는 n형 불순물이 도핑된 소스/드레인 영역과 채널층을 가지는 제 1 반도체층(154a)과, 상기 제 1 반도체층(54a)과 절연되어 상기 제 1 반도체층(54a)의 채널층 상부에 오버랩되는 제 1 게이트 전극(12)과, 상기 제 1 게이트 전극(12a)과 절연되어 제 1 콘택홀(71)을 통해 상기 제 1 반도체층(54a)의 소스/드레인 영역에 각각 콘택되는 제 1 소스/드레인 전극(15a,15b)으로 구성된다.
이상에서, 상기 제 1 반도체층(154a)과 제 2 반도체층(154b)은 동일층에서 일체형으로 형성되고, 상기 스토리지 전극(119)과 스토리지 배선(119a)은 상기 데이터 배선(115)과 동일층에서 형성된다.
그리고, 도시하지는 않았으나, 상기 반도체층과 게이트 배선층 사이에는 게이트 절연막이 더 형성되고, 상기 게이트 배선층과 데이터 배선층 사이에는 층간절연막이 더 형성되며, 상기 데이터 배선층과 화소전극 사이에는 보호막이 더 형성된다.
다만, 제 2 반도체층(154b)과 스토리지 전극(119) 사이의 층간절연막은 제거되므로, 제 2 반도체층(154b), 게이트 절연막, 스토리지 전극(119)이 스토리지 커패시터를 구성하게 된다.
상기의 CMOS-TFT 어레이 기판의 제조방법을 살펴보면 다음과 같다.
우선, 도 4a에 도시된 바와 같이, 절연기판(111) 상에 비정질 실리콘(Amorphous Silicon;a-Si:H)을 SiH4 와 H2 혼합가스를 이용한 플라즈마 화학기상증착 방법으로 증착한 후, 그 위에 레이저 빔을 조사하거나 열처리하여 급속히 용융 및 응고시킴으로써 비정질실리콘을 다결정 실리콘으로 결정화한다.
다음, 상기 다결정 실리콘 위에 제 1 포토레지스트(도면에는 도시하지 않음)를 형성하고 제 1 마스크를 이용한 포토식각기술로 패터닝하여 제 1 ,제 2 ,제 3 반도체층(154 ; 154a,154b,154c)을 형성한다. 그리고, 상기 제 1 포토레지스트를 제거한다.
상기 반도체층(154) 중, 패터닝된 제 1 ,제 3 반도체층(154a,154c)은 각각 n형 박막트랜지스터(TFT)와 p형 박막트랜지스터(TFT)가 형성될 영역에 위치시키고, 제 2 반도체층(154b)은 스토리지 영역에 위치시킨다. 이 때, 상기 제 2 반도체층(154b)은 상기 제 1 반도체층(154a)과 일체형으로 형성하여 전압을 인가받도록 한다.
도시하지는 않았으나, 상기 절연기판(111)과 반도체층(154) 사이에 화학기상증착법등을 이용하여 버퍼층(도시하지 않음)을 더 형성하여도 된다. 이러한 버퍼층은 절연기판(111)으로부터 반도체층(154)으로 이물질이 확산됨을 방지하고, 절연기판(111)에 대한 반도체층(154)의 접촉특성을 개선시키는 역할을 한다.
다음, 상기 반도체층(154)을 포함한 전면에 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 플라즈마 강화형 화학 증기 증착 방법으로 증착하여 게이트 절연막(113)을 형성한다.
그 후, 도 4b에 도시된 바와 같이, 상기 게이트 절연막(113) 상부에 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등을 증착하고, 그 위에 제 2 포토레지스트(131)를 도포한다.
이후, 상기 제 2 포토레지스트(131)를 제 2 마스크를 이용한 포토식각기술로 패터닝한 후, 패턴된 상기 제 2 포토레지스트(131)를 마스크로 하여 상기 저저항 금속층을 식각하여 제 1 ,제 2 게이트 전극(112,122)을 형성한다.
상기 제 1 게이트 전극(112)은 후공정을 통해 형성될 제 1 반도체층(154a)의 채널층에 상응하는 영역에 형성하고, 제 2 게이트 전극(122)은 후공정을 통해 형성될 제 3 반도체층(154c)의 채널층에 상응하는 영역에 형성한다. 그리고, 상기 제 1 ,제 2 게이트 전극(112,122)은 게이트 배선으로부터 분기되도록 형성된다. 이 때, 종래 기술과 달리, 스토리지 영역의 스토리지 전극은 동시에 형성하지 않는다.
그리고, 상기에서와 같이, 게이트 전극용 저저항 금속층을 식각하기 위해서는 습식식각을 주로 이용하는데, 습식식각은 HF(Hydrofluoric Acid), BOE(Buffered Oxide Etchant), NH4F 또는 이들의 혼합용액 등을 이용하여 식각하는 공정으로 주로 금속이나 투명전극을 식각할 때 사용하며 장비가격과 생산성 면에서 우수하다.
상기 습식식각 방법에는 화학용액이 차있는 용액조에 기판을 담그는 딥핑방식과 화학용액을 기판 상에 뿌려주는 스프레이 방식이 있다.
한편, CMOS의 게이트 전극은 주로 고융점, 박막형성의 용이성, 선 패턴(Pattern)의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면형성 등과 같은 특성을 갖는 다결정 실리콘층으로 형성하기도 한다.
계속하여, 도 4c에 도시된 바와 같이, 상기 제 2 포토레지스트(131)를 에싱(ashig)하여 제 2 포토레지스트 패턴을 축소시키고, 축소된 제 2 포토레지스트(131) 및 제 1 ,제 2 게이트 전극(112,122)를 마스크로 하여 상기 반도체층(154)에 고농도의 n형 불순물을 이온주입한다.
즉, 인(P) 이온 또는 비소(As) 이온을 도핑함으로써, n형 TFT영역 및 p형 TFT 영역에 n형 도핑층인 제 1 ,제 2 소스/드레인 영역(115a, 115b,125a,125b)을 형성하고, 그와 동시에 스토리지 영역의 제 2 반도체층(154b)에 스토리지 도핑층도 형성한다. 그리고, 상기 제 1 소스/드레인 영역(115a,115b) 및 스토리지 도핑층을 활성화시킨다.
이 때, n형 이온이 주입되지 않은 제 1 ,제 3 반도체층(154a,154c)은 제 1 ,제 2 채널층(114,124)이 된다.
상기와 같이, n형 도핑층 및 스토리지 도핑층을 동시에 형성함으로써 마스크 사용을 1회 줄일 수 있다.
한편, p형 TFT에 이온 주입되어 형성된 n형 도핑층은 후공정인 p형 불순물 이온주입시 p형으로 바뀌게 된다.
다음, 도 4d에 도시된 바와 같이, 축소된 제 2 포토레지스트(131)를 마스크로 하여 제 1 ,제 2 게이트 전극(112,122)을 에치-백 기술로 측벽에서부터 식각한다. 이와 같이, 에치-백 기술에 의해 식각된 영역만큼 후공정에서 LDD 도핑층(188)이 된다.
이어서, 양측벽이 조금 식각된 제 1 ,제 2 게이트 전극(112,122)을 마스크로 하여 저농도의 n형 불순물 이온을 도핑한다.
n-도핑층인 LDD도핑층(188)은 제 1 ,제 2 게이트 전극(112,122)에 인접한 n+도핑층인 제 1 ,제 2 소스/드레인 영역(115a,115b,125a,125b) 내측에 형성되어, 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이는 역할을 한다. 한편, 스토리지 영역의 제 2 반도체층(154b)은 n+도핑층이므로 저농도의 n형 불순물을 이온주입하여도 무관하다.
계속해서, 상기 제 2 포토레지스트(131)를 스트립핑하고, 도 4e에 도시된 바와 같이, 상기 제 1 ,제 2 게이트 전극(112,122)을 포함한 전면에 제 3 포토레지스트(133)를 도포한 후, p형 TFT영역의 제 3 반도체층(154c)이 노출되도록 제 3 마스크를 이용한 포토식각기술로 패터닝한다.
이후, 절연기판(111) 전면에 붕소(B) 이온 또는 BF2 이온 등의 p+ 이온을 카운터도핑(counter doping)하여 p형 TFT 영역의 제 2 소스/드레인 영역(125a,125b)을 p형으로 바꾼다. 그리고, 제 2 소스/드레인 영역(125a,125b)을 활성화시킨다.
이 때, 도핑되지 않은 제 3 반도체층(154c)은 제 2 채널층(124)이 되고, 제 3 포토레지스트(133)에 의해 블로킹된 나머지 영역에는 이온이 주입되지 않는다.
상기의 카운터 도핑은 LDD 이온 주입시 사용되는 불순물과 반대되는 타입으로 소정의 각도를 주어 도핑을 실시하여 LDD 영역의 기판 농도를 높이는 것을 말한다. 이와같이, LDD 이온주입시 추가로 카운터 도핑을 실시하는 이유는 펀치쓰루(punch-through) 현상을 해결하기 위한 것이다.
상기 펀치쓰루 현상은 단채널 효과(short channel effect)로 인해 발생되는 문제점으로, 상기 단채널 효과란, 소자의 집적도가 높아짐에 따라 소자의 크기가 작아지고 또한, 내부 전계가 커져 장기간에 걸쳐 안정적으로 디바이스를 작동시키는데 어려운 것을 말한다.
그 후, 상기 제 3 포토레지스트(133)를 스트립핑하고, 도 4f에 도시한 바와 같이, 상기 제 1 게이트 전극(112)를 포함한 기판 전면에 실리콘 산화물 또는 실리콘 질화물등의 절연물질을 PECVD 방법으로 증착하여 층간절연막(123)을 형성한 후, 상기 층간절연막(123)을 포함한 전면에 감광특성을 가진 제 4 포토레지스트(135)를 도포한다.
이후, 제 4 마스크를 이용한 회절노광 및 현상으로 상기 제 4 포토레지스트(135)를 패터닝한다.
이 때, 상기 제 4 마스크는 회절 노광을 위해서, 하프-톤 마스크 또는 슬릿 마스크를 사용한다.
상기 제 4 마스크로서 하프-톤 마스크를 사용하는 과정을 도 5를 참고로 하여 구체적으로 살펴보면 다음과 같다.
상기 제 4 포토레지스트(135) 상부에 위치하는 하프-톤 마스크(500)는 투명기판(501) 상에 금속재질의 패턴닝된 차광층(502)을 가지며, 상기 차광층(502)은 선택적으로 반투명층(503)으로 덮혀지는데, 이런 구성요소들이 하프-톤 마스크(500)를 투명영역, 반투명 영역, 차광영역의 3영역으로 분할한다.
투명영역에는 광투과율이 100%이고, 차광영역은 차광층(502)이 형성되어 있어 광투과율이 0%이며, 반투명 영역은 반투명층(503)이 형성되어 있어 광투과율이 0% 이상 100%이하이다.
따라서, 회절 노광된 제 4 포토레지스트(135)의 잔존 두께도 완전노광부, 완전비노광부, 회절노광부의 3영역으로 분할된다.
상기 완전노광부는 하프-톤 마스크(500)의 투명영역에 상응하고, 완전비노광부는 차광영역에 상응하며, 회절노광부는 반투명영역에 상응하는 위치에 형성된다.
이와같이, 회절노광된 제 4 포토레지스트(135)는 완전노광부에 한해 완전제거되고, 회절노광부에 한해 다른 부분보다 얇게 형성되며, 완전비노광부에 한해 그대로 남아있다.
다만, 노광된 부위가 제거되는 포토레지스트는 포지티브 포토레지스트에 한하며, 네가티브 포토레지스트는 노광되지 않은 부위가 제거된다.
상기의 하프-톤 마스크 이외에, 슬릿 마스크를 사용할 수도 있는데, 도 6을 참고로 구체적으로 살펴보면 다음과 같다.
상기 제 4 포토레지스트(135) 상부에 위치하는 슬릿 마스크(600)는, 투명기판(601) 상에 부분적으로 덮히는 포토 실드 금속층(602)과, 상기 포토 실드 금속층(602)의 일부에서 소정의 간격으로 형성되는 슬릿(603)을 가지는데, 이런 구성요소들이 슬릿 마스크(600)를 투명영역, 반투명 영역, 차광영역의 3영역으로 분할한다.
투명영역에는 포토 실드 금속층(602)이 덮히지 않아 광투과율이 100%이고, 차광영역은 포토 실드 금속층(602)이 형성되어 있어 광투과율이 0%이며, 반투명 영역은 포토 실드 금속층(602) 사이에 복수개의 슬릿이 형성되어 있어 광투과율이 0% 이상 100%이하이다. 이 때, 반투과 영역의 광투과율은 슬릿 밀도에 좌우된다.
따라서, 슬릿 마스크에 의해 회절 노광된 제 4 포토레지스트(135)의 잔존 두께도 완전노광부, 완전비노광부, 회절노광부의 3영역으로 분할된다.
이 때, 상기 완전노광부는 슬릿 마스크(600)의 투명영역에 상응하고, 완전비노광부는 차광영역에 상응하며, 회절노광부는 복수개의 슬릿(603)이 형성되어 있는 반투명영역에 상응한다.
이와같이, 회절노광된 제 4 포토레지스트(135)는 완전노광부에 한해 완전제거되고, 회절노광부에 한해 다른 부분보다 얇게 형성되며, 완전비노광부에 한해 그대로 남는다.
따라서, 도 5 또는 도 6에 도시된 바와 같이, 회절 마스크를 이용하여 상기 제 4 포토레지스트(135)를 회절노광 및 현상하면, 완전비노광부에 해당되는 제 4 포토레지스트(135a)는 두껍게 형성되고, 완전노광부에 해당되는 제 4 포토레지스트(135b)는 완전제거되며, 상기 회절노광부에 해당되는 상기 제 4 포토레지스트(135c)는 상기 완전비노광부에 해당되는 제 4 포토레지스트(135a)보다 더 얇은 두께로 형성된다.
상기의 방법에 의해, 도 4g에 도시된 바와 같이 패터닝된 제 4 포토레지스트(135)를 마스크로 이용하여 상기 층간절연막(123)과 게이트 절연막(113)을 선택적으로 제거하여, n형 TFT 및 p형 TFT의 제 1 ,제 2 소스/드레인 영역(115a,115b,125a,125b)에 각각 제 1 콘택홀(171)을 형성한다.
계속하여, 상기 제 4 포토레지스트(135)를 에싱하여 그 단차를 낮춘다. 이 때, 회절노광부의 제 4 포토레지스트(135)가 완전제거되어 층간절연막(123)이 외부로 노출될 때까지 에싱한다.
다음, 외부로 노출된 층간절연막(123)을 선택적으로 제거하여 스토리지 오픈영역(191)을 형성한다.
이 때, 상기 게이트 절연막(113) 또는 층간절연막(123)을 식각하기 위해서는 통상, 건식식각을 수행하는데, 건식식각 공정은 가스를 고진공상태의 식각챔버 내부로 분사한 후 플라즈마 상태로 변형하여 양이온 또는 라디칼(Radical)이 피식각층의 소정영역을 식각하도록 하는 방법으로 절연막을 식각할 때 사용하며 패턴의 정밀도가 상대적으로 우수해진다.
상기 건식식각 기술은 플라즈마를 형성하는 방법에 따라 PE(Plasma Etching), RIE(Reactive Ion Etching), MERIE(Magneticaly Enhanced Reactive Ion Etching), ECR(Electron Cyclotron Resonance), TCP(Transformer Coupled Plasma) 등의 모드로 나눌 수 있는데, 이 중 액정표시소자 제조공정에서는 PE, RIE 모드를 주로 이용한다.
계속해서, 상기 제 4 포토레지스트(135)를 제거한 후, 도 4h에 도시된 바와 같이, 상기 제 1 콘택홀(171) 및 스토리지 오픈영역(191)이 매립되도록 저저항 금속층 일예로, 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-우라늄(MoW) 등을 증착한다. 그리고, 그 위에 제 5 포토레지스트(도시하지 않음)를 도포한다.
이어서, 제 5 마스크를 이용한 포토식각기술을 이용하여 상기 저저항 금속층을 패터닝하여 상기 제 1 ,제 2 소스/드레인 영역(115a,115b,125a,125b)에 각각 연결되는 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d)과 상기 스토리지 오픈 영역에 형성되는 스토리지 전극(119)을 형성한다.
이로써, 상기 제 1 게이트 전극(112), 제 1 소스/드레인 전극(115c,115d), 제 1 채널층(114)으로 구성되어 각 화소영역 또는 구동회로부에 형성되는 n형 TFT와, 상기 제 2 게이트 전극(122), 제 2 소스/드레인 전극(125c,125d) 제 2 채널층(124)으로 구성되어 구동회로부에 형성되는 p형 TFT를 포함하는 CMOS 박막트랜지스터를 완성한다.
이 때, 상기 제 1 ,제 2 소스 전극(115c,125c)은 데이터 배선(도 3의 115)에서 분기되어 연장 형성되고, 상기 제 1 ,제 2 드레인 전극(115d,125d)은 상기 제 1 ,제 2 소스 전극(115c,125c)으로부터 일정하게 이격되어 형성된다.
그리고, 상기 스토리지 전극(119)은 상기 제 2 반도체층(154b)에 대향하도록 형성되어, 그 사이에 개재된 게이트 절연막(113)을 포함하여 스토리지 커패시터를 구성한다.
이 때, 상기 스토리지 전극(119)은 상기 데이터 배선에 평행하는 스토리지 배선(도 3의 119a)과 일체형으로 형성되어 액티브 영역 외부로부터 전압을 인가받는다.
이후, 4i에 도시된 바와 같이, 상기 제 1 ,제 2 소스/드레인 전극(115c,115d,125c,125d)을 포함한 전면에 실리콘 질화물 또는 실리콘 산화물 등의 무기절연물질을 증착하거나 또는 BCB(Benzocyclobutene)또는 아크릴계 물질과 같은 유기 절연물질을 도포하여 보호막(116)을 형성한다.
이어서, 제 6 마스크를 이용한 포토식각기술로 상기 제 1 드레인 전극(115d)이 노출되도록 상기 보호막(116)을 패터닝하여 제 2 콘택홀(181)을 형성한다.
마지막으로, 도 4j에 도시된 바와 같이, 제 2 콘택홀(181)을 통해 상기 제 1 드레인 전극(115d)에 콘택되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 증착하고, 제 7 마스크를 이용한 포토식각기술로 패터닝하여 화소영역에 화소전극(117)을 형성한다.
이와 같이 형성된 CMOS-TFT 어레이 기판은 통상, 총 7번의 마스크를 사용하여 n형 TFT 및 p형 TFT를 포함하는 어레이 기판을 형성한다.
이와같이, 다양한 박막트랜지스터(TFT)가 형성된 어레이 기판은 도시하지는 않았으나, 상기 어레이 기판에 컬러필터층 및 공통전극이 형성된 대향기판을 대향합착한 후, 상기 두 기판 사이에 액정층을 형성하고 액정주입구를 밀봉함으로써 액정표시소자를 완성할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 CMOS-TFT 어레이 기판 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 게이트 에치 백(Gate Etch Back) 기술을 이용하여 고농도의 n형 불순물 이온을 도핑함으로써 n형 도핑층 및 스토리지 도핑층을 동시에 형성하여 마스크 사용 횟수를 1회 줄인다.
그리고, 회절노광 기술을 이용하여 n형 TFT 및 p형 TFT의 소스/드레인 영역을 노출시키는 단계와, 스토리지 영역의 층간절연막을 오픈하는 단계를 동시에 함으로써 마스크 사용 횟수를 1회 더 줄인다.
이와같이, 본 발명에 의한 CMOS-TFT 어레이 기판은 종래의 마스크 사용 횟수를 두 단계 줄임으로써 제조원가를 절감하고 공정 시간을 줄일 수 있으며 대량생산에 효과적이다.
도 1은 종래 기술에 의한 CMOS-TFT 어레이 기판의 평면도.
도 2a 내지 도 2i는 종래 기술에 의한 CMOS-TFT 어레이 기판의 공정 단면도.
도 3은 본 발명에 의한 CMOS-TFT 어레이 기판의 평면도.
도 4a 내지 도 4j는 본 발명에 의한 CMOS-TFT 어레이 기판의 공정 단면도.
도 5는 본 발명의 일실시예에 의한 패턴 전달 단계를 나타낸 공정단면도.
도 6은 본 발명의 다른 실시예에 의한 패턴 전달 단계를 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호설명
111 : 절연기판 112 : 게이트 전극
114 : 채널층 115a,115b : 소스/드레인 영역
115c,115d : 소스/드레인 전극 117 : 화소전극
119 : 스토리지 전극
131,133,135 : 제 2 ,제 3 ,제 4 포토레지스트
154 : 반도체층 171,181 : 제 1 ,제 2 콘택홀
191 : 스토리지 오픈영역 188 : LDD 도핑층
500 : 하프-톤 마스크 600 : 슬릿 마스크
Claims (26)
- 복수개의 화소영역을 구비하여 화상을 표시하는 액티브 영역과 상기 액티브 영역을 구동하는 구동회로 영역으로 구분되는 기판;상기 각 화소영역과 구동회로 영역에 형성된 제 1 ,제 2 ,제 3 반도체층;상기 제 1 ,제 2 ,제 3 반도체층을 포함한 전면에 형성된 게이트 절연막;상기 제 1 ,제 3 반도체층 상의 게이트 절연막 위에 형성된 제 1 ,제 2 게이트 전극;상기 제 2 반도체층이 형성된 영역을 제외한 기판 전면에 형성된 층간절연막;상기 제 1 ,제 3 반도체층의 소스/드레인 영역에 콘택되는 제 1 ,제 2 소스/드레인 전극 및 상기 제 2 반도체층에 대향하는 스토리지 전극;상기 제 1 ,제 2 소스/드레인 전극을 포함한 전면에 형성된 보호막;상기 드레인 전극에 연결되는 화소전극을 포함하여 구성되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 스토리지 전극은 상기 데이터 배선에 평행하는 스토리지 배선과 일체형인 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 제 2 반도체층은 상기 제 1 반도체층과 일체형인 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 제 2 반도체층, 게이트 절연막, 스토리지 전극이 스토리지 커패시터를 구성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 스토리지 전극 및 스토리지 배선은 상기 제 1 ,제 2 소스/드레인 전극과 동일층에 구비되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 제 1 ,제 2 반도체층은 n형 불순물이 도핑된 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 6 항에 있어서, 상기 제 1 반도체층의 소스/드레인 영역에는 LDD층이 더 구비되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 반도체층은 다결정 실리콘층인 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 1 항에 있어서, 상기 제 3 반도체층은 상기 구동회로 영역에 배치되는 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 제 9 항에 있어서, 상기 제 3 반도체층의 소스/드레인 영역에는 p형 불순물 또는 n형 불순물이 도핑된 것을 특징으로 하는 CMOS-TFT 어레이 기판.
- 절연기판 상에 제 1 ,제 2 ,제 3 반도체층을 형성하고, 전면에 게이트 절연막을 형성하는 단계;상기 제 1 ,제 3 반도체층 상부의 상기 게이트 절연막 상에 제 1 ,제 2 게이트 전극을 형성하는 단계;상기 제 1 반도체층에 n+도핑층을 형성하고 그와 동시에 제 2 반도체층에 스토리지 도핑층을 형성하는 단계;상기 제 3 반도체층에 p+도핑층을 형성하는 단계;상기 제 1 ,제 2 게이트 전극을 포함한 전면에 층간 절연막을 형성하는 단계;회절노광기술을 이용하여 상기 n+도핑층 및 p+도핑층을 노출시키고 제 2 반도체층 상부의 층간절연막을 제거하는 단계;상기 n+도핑층 및 p+도핑층에 각각 연결되는 소스/드레인 전극 및 상기 제 2 반도체층과 대향하는 스토리지 전극을 동시에 형성하는 단계;상기 소스/드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 n+도핑층 및 스토리지 도핑층을 형성하는 단계 이후,상기 제 1 ,제 2 게이트 전극의 양측벽을 식각하는 단계와,양측벽이 식각된 상기 게이트 전극을 마스크로 하여 n-도핑하여 LDD 도핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 12 항에 있어서, 상기 게이트 전극의 양측벽을 식각하는 단계는 에치백 식각기술에 의해 수행하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 회절 노광시 하프-톤 마스크 또는 슬릿 마스크를 사용하는 것을 특징으로 하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 n+도핑층은 상기 제 1 게이트 전극 양측의 상기 제 1 반도체층에 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 n+도핑층 및 스토리지 도핑층은 상기 제 1 ,제 2 게이트 전극을 마스크로 하여 n형 불순물을 이온주입하여 이루어지는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 p+도핑층은 상기 제 2 게이트 전극 양측의 상기 제 3 반도체층에 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 p+도핑층은 상기 제 2 게이트 전극을 마스크로 하여 p형 불순물을 이온주입하여 이루어지는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 18 항에 있어서, 상기 p형 불순물 이온주입시, 상기 제 3 반도체층에만 이온주입되도록 하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 제 2 반도체층 전면에 대해 상기 스토리지 도핑층을 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 스토리지 도핑층 및 스토리지 전극은 스토리지 커패시터를 구성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 21 항에 있어서, 상기 스토리지 도핑층 및 스토리지 전극 사이에 게이트 절연막을 더 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 절연기판 상에 버퍼층을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 제 1 ,제 3 반도체층과 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 소스/드레인 전극과 화소전극 사이에 보호막을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
- 제 11 항에 있어서, 상기 제 1 ,제 2 게이트 전극은 저저항 금속층 또는 다결정 실리콘으로 형성하는 것을 특징으로 하는 CMOS-TFT 어레이 기판의 제조방법.
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