CN110568676B

CN110568676B - 像素结构

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Publication number: CN110568676B
Application number: CN201910828103.XA
Authority: CN
Inventors: 叶于菱; 林哲民; 游础宽; 黄俊儒
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-01-07
Filing date: 2019-09-03
Publication date: 2021-12-21
Anticipated expiration: 2039-09-03
Also published as: US10838268B2; CN110568676A; US20200218122A1

Abstract

一种像素结构，包含第一电极层、第二电极层、第三电极层以及开关元件。第二电极层设置于第一电极层上方，第二电极层包含第一主干部、第二主干部、第一分支部以及第二分支部。第一主干部以及第二主干部沿着第一方向延伸。第一分支部由第一主干部往第二主干部突出。第二分支部由第二主干部往第一主干部突出。第三电极层设置于第二电极层上方，第三电极层包含第三主干部、第四主干部以及第三分支部。第三主干部以及第四主干部沿着第一方向延伸。第三分支部连接第三主干部以及第四主干部。开关元件电性连接至第一电极层或第三电极层。

Description

像素结构

技术领域

本公开涉及一种像素结构。

背景技术

在显示器中，像素结构的透光效率会影响呈现出画面的明暗对比、色彩饱合度等等特性，因此，目前的显示器皆多以增加像素开口率、增强电压差距的方式来改善透光效率。然而，在某些特定的应用中，需要进一步降低液晶响应时间以避免画面中产生影像模糊化的情形。举例而言，在游戏应用中，使用者必须追踪画面中的移动物件，而过长的液晶响应时间将会造成边缘模糊的现象。

综上所述，如何解决上述两难，为本领域重要的课题之一。

发明内容

本公开的一方面涉及一种像素结构，包含第一电极层、第二电极层、第三电极层以及开关元件。第二电极层设置于第一电极层上方，第二电极层包含第一主干部、第二主干部、第一分支部以及第二分支部。第一主干部沿着第一方向延伸。第二主干部沿着第一方向延伸。第一分支部由第一主干部往第二主干部突出。第二分支部由第二主干部往第一主干部突出。第三电极层设置于第二电极层上方，第三电极层包含第三主干部、第四主干部以及第三分支部。第三主干部沿着第一方向延伸。第四主干部沿着第一方向延伸。第三分支部连接第三主干部以及第四主干部。开关元件电性连接至第一电极层或第三电极层。

在一些实施方式中，第二电极层的第二主干部包含多个第一倾斜段以及第二倾斜段。第一倾斜段与些第二倾斜段交错连接并组成锯齿形。

在一些实施方式中，第一倾斜段与第一方向夹有第一锐角Φ1，第二倾斜段与第一方向夹有第二锐角Φ2，且第一锐角Φ1等于第二锐角Φ2。

在一些实施方式中，第二分支部位于第一倾斜部中的一者以及第二倾斜部中的一者的连接处。

在一些实施方式中，第一分支部为五边形，第二分支部为梯形。

在一些实施方式中，第一分支部的面积小于第二分支部的面积。

在一些实施方式中，第一分支部的一个边垂直第一方向，其余四个边至少部分地对称于第二分支部的四个边。

在一些实施方式中，第一分支部对齐第二分支部。

在一些实施方式中，第一分支部与第二分支部错开。

在一些实施方式中，第三电极层的第三分支部包含第一连接段、第二连接段以及第三连接段。第一连接段连接至第三主干部或第四主干部，并与垂直于第一方向的第二方向夹有第一锐角θ1。第二连接段连接至第一连接段，并与第二方向夹有第二锐角θ2。第三连接段连接至第二连接段，并与第二方向夹有第三锐角θ3。第二锐角θ2大于第一锐角θ1以及第三锐角θ3。

在一些实施方式中，第一连接段部分地重叠于第一分支部，第二连接段部分地重叠于第一分支部以及第二分支部，且第三连接段重叠于第二主干部以及第二分支部。

在一些实施方式中，第一主干部部分地重叠第三主干部。

在一些实施方式中，像素结构进一步包含数据线或栅极线。数据线或栅极线沿着第一方向沿伸，且第一主干部与第三主干部重叠至数据线或栅极线，而第一电极层未重叠至数据线或栅极线。

在一些实施方式中，像素结构进一步包含数据线或栅极线。数据线或栅极线沿着第一方向沿伸，且第一主干部与第三主干部未重叠至数据线或栅极线，而第一电极层重叠至数据线或栅极线。

在一些实施方式中，像素结构进一步包含数据线或栅极线。数据线或栅极线沿着第一方向沿伸，且第一电极层、第一主干部以及第三主干部部分地重叠至数据线或栅极线。

在一些实施方式中，像素结构进一步包含电位控制结构。电位控制结构电性连接至第二电极层，并可切换式地控制第二电极层的电位相等于第一电极层或第二电极层。

在一些实施方式中，第三分支部的数量为多个，且第三分支部中的相邻两者与第三主干部以及第四主干部形成第一开口。

在一些实施方式中，第二电极层将主开口分割为两个第二开口。

在一些实施方式中，第一主干部、第一分支部、第二分支部以及第三分支部的数量为多个，且第二电极层以及第三电极层沿着第二主干部呈现轴对称。

在一些实施方式中，第一主干部、第一分支部、第二分支部以及第三分支部的数量为多个，且第二电极层以及第三电极层沿着垂直于第一方向的第二方向呈现轴对称。

在一些实施方式中，像素结构进一步包含桥接电极，且桥接电极电性连接至第一电极层。

在一些实施方式中，像素结构进一步包含数据线及扫描线。数据线沿着第一方向延伸，且数据线电性连接至第二电极层及第三电极层。扫描线沿着第二方向延伸，且扫描线通过桥接电极电性连接至第一电极层。

在一些实施方式中，像素结构进一步包含桥接电极，且桥接电极电性连接至第三电极层。

在一些实施方式中，像素结构进一步包含数据线及扫描线。数据线沿着第一方向延伸，且数据线电性连接至第一电极层及第二电极层。扫描线沿着第二方向延伸，且扫描线通过桥接电极电性连接至第三电极层。

综上所述，本公开所提出的像素结构通过设置于第一电极层以及第三电极层之间的第二电极层在第一模式与第二模式之间切换，其中第一模式具有高透光效率的优点，而第二模式具有高液晶响应速度的优点。如此一来，像素结构即能适用于不同的情境中。另一方面，通过改变第二电极层以及第三电极层的外型、轮廓以及各项参数，又进一步的改善了像素结构在第一模式与第二模式时的透光效率、电压稳定度以及视角大小。

附图说明

图1A示出依据本公开一实施方式的像素结构的俯视图。

图1B示出图1A中的第二电极层的俯视图。

图1C示出图1A中的第三电极层的俯视图。

图2A示出依据本公开另一实施方式的像素结构的俯视图。

图2B示出图2A中第二电极层20的俯视图。

图3A示出依据公开另一实施方式的像素结构的俯视图。

图3B示出图3A中第二电极层的俯视图。

图4A示出依据本公开另一实施方式的像素结构的俯视图。

图4B示出图4A中第二电极层的俯视图。

图5示出依据本公开另一实施方式的像素结构的俯视图。

图6A示出本公开另一实施方式的像素结构的俯视图。

图6B示出图6A中第二电极层的俯视图。

图6C示出图6A中的第三电极层的俯视图。

图7A示出像素结构与开关元件、数据线以及扫描线的相对关系图。

图7B示出图7A中沿着线段B-B的剖面图。

图7C示出另一实施方式中像素结构的剖面图。

图8示出本公开另一实施方式中像素结构与数据线或扫描线的相对关系图。

图9示出本公开另一实施方式中像素结构与数据线或扫描线的相对关系图。

图10A示出本公开另一实施方式的像素结构的俯视图。

图10B示出图10A的像素结构沿着多条线段的组合剖面图。

图11A至图18B示出本公开一实施方式的像素结构的制造方法在不同步骤的示意图。

图19示出本公开另一实施方式的像素结构的剖面图。

图20A示出本公开另一实施方式的像素结构的俯视图。

图20B示出图20A的像素结构沿着多条线段的组合剖面图。

附图标记说明：

100、200、300、400、500、600、700、800、900、1000、1100、1200：像素结构

110、410、510、610、710、810、910、1010、1110、1210：第一电极层

120、220、320、420、520、620、720、820、920、1020、1120、1220：第二电极层

121、221、621、721、821、921：第一主干部

122、222、322、622：第二主干部

123、223、323、423、523、623：第一分支部

124、224、324、424、524、624：第二分支部

130、430、530、630、730、830、930、1030、1130、1230：第三电极层

131、631、731、831、931：第三主干部

132、532、632、732、832、932：第四主干部

133、633：第三分支部

534：突出段

Φ1、θ1：第一锐角

Φ2、θ2：第二锐角

Φ3、θ3：第三锐角

1231、1241、2231、2241：底边

1232、1242、2232、2242、3232、3242、4242、4332：第一侧边

1233、1243、2233、2243、3243：第二侧边

1234、1244、2235、2244、4235、4244、6244：顶边

1331、2331、4331、6331：第一连接段

1332、3332、4332、6332：第二连接段

1333、6333：第三连接段

2234、4234、6234：第三侧边

3221：第一倾斜段

3222：第二倾斜段

500A、600A：第一区域

500B、600B：第二区域

500C：第三区域

740a、740b、1040a、1040b、1240a、1240b：开关元件

741a、741b、1041a、1041b、1141a、1141b、1241a、1241b：栅极

742a、742b、1042a、1042b、1142a、1142b、1242a、1242b：源极

743a、743b、1043a、1043b、1143a、1143b、1243a、1243b：漏极

750a、750b、850、950、1050、1150、1250：数据线

760、860、960：扫描线

770：平坦层

780、790：绝缘层

1044a、1144a、1244b：通道层

1044ac、1144ac、1244bc：通道区

1044as、1044bs、1144as、1144bs、1244as、1244bs：源极掺杂区

1044as'、1144as'、1244as'：源极重掺杂区

1044as"、1144as"、1244as"：源极轻掺杂区

1044ad、1044bd、1144ad、1144bd、1244ad、1244bd：漏极掺杂区

1044ad'、1144ad'、1244ad'：漏极重掺杂区

1044ad"、1144ad"、1244ad"：漏极轻掺杂区

1060a、1160a、1260a：第一扫描线

1060b、1160b、1260b：第二扫描线

1070、1170、1270：桥接电极

GI：栅极介电层

ID：介电层

PL：钝化层

BP：绝缘层

SE1、SE2、SE3：半导体图案层

Ra：薄膜晶体管区

Rb：开口区

O1、O2、O3、O4、O5、O6：通孔

A1、A2：开口

B-B、a-a、b-b、c-c、a'-a'、b'-b'、c'-c'：线段

C：切线

D1：第一方向

D2：第二方向

d：距离

M：对称轴

O1、O2：钝角

t：直角三角形

X、Y、Z：距离

H：厚度

S10、S20、S30、S40、S50、S60、S70、S80：步骤

具体实施方式

以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式示出的。并且，除非有其他表示，在不同附图中相同的元件符号可视为相对应的元件。这些附图的示出是为了清楚表达这些实施方式中各元件之间的连接关系，并非示出各元件的实际尺寸。

请参照图1A，其示出依据本公开一实施方式的像素结构100的俯视图。像素结构100可以应用于各种显示器中。举例而言，显示器可以包含阵列式排列的像素结构100，并通过控制阵列中每个像素结构100的透光率，在显示器上显示出不同明暗以及色彩的画面。

在本实施方式中，每个像素结构100中还包含有液晶分子(未示出)，且像素结构100采用边界电场切换(fringe field switching,FFS)原理，来改变液晶分子的倾倒角度，以此改变像素结构100本身的透光率。在本实施方式中，液晶分子可沿着第一方向D1进行配向(rubbing)。

具体而言，如图1A所示，像素结构100包含有第一电极层110、第二电极层120以及第三电极层130。第二电极层120设置于第一电极层110上方。第三电极层130设置于第二电极层120上方。在本实施方式中，第一电极层110为全图案(full-pattern)电极，第三电极层130围绕出多个开口A1，而第二电极层120与第三电极层130共同围绕出多个开口A2。具体而言，开口A1是指第三电极层130在第一电极层110的投影以外的区域，而开口A2是指第二电极层120与第三电极层130共同在第一电极层110的投影以外的区域。

在本实施方式中，第一电极层110以及第三电极层130可分别作为像素结构100的共用电极以及像素电极。举例而言，在一些实施方式中，第一电极层110为共用电极，具有稳定的共用电压V_com，而第三电极层130为像素电极，具有可控制的像素电压V_pixel。本公开并不以上述为限制，在其他实施方式中，第一电极层110可为像素电极，具有可控制的像素电压V_pixel，而第三电极层130可为共用电极，具有稳定的共用电压V_com。

具体而言，像素电极可依据数据线的信号改变像素电压V_pixel，使像素电极与共用电极之间因电压差而产生相连的电压线(voltage flux)，位于所述多个区域内的液晶分子则受到电压线的导引而倾倒。依据液晶分子的倾倒方向以及程度，即可控制像素结构100的透光率。

如图1A所示，第二电极层120设置于第一电极层110与第三电极层130之间，且第二电极层120为可切换电极，其电压可在共用电压V_com与像素电压V_pixel之间切换。换句话说，第二电极层120的电压可以相等于第一电极层110的电压，或是相等于第三电极层130的电压。具体而言，第二电极层120可电性连接至外部的电位控制结构(未示出)，电位控制结构可控制第二电极层120的电压由共用电压V_com切换为像素电压V_pixel，或由像素电压V_pixel切换为共用电压V_com。

在本实施方式中，当第二电极层120的电压相等于第一电极层110的电压时，像素结构100处于第一模式；而当第二电极层120的电压相等于第三电极层130的电压时，像素结构100处于第二模式。像素结构100处于第一模式与第二模式时会具有不同的效能及特性，以适于不同的使用情境，细节将于下文中进行说明。

当像素结构100处于第一模式时，电流控制结构控制第二电极层120的电压相等于第一电极层110的电压。此时第二电极层120与第一电极层110之间为等电位，两者之间并不会产生相连的电压线。当第三电极层130与其他两个电极层产生电压差时，电压线会连接于第三电极层130与第一电极层110之间，以及第三电极层130与第二电极层120之间。具体而言，如图1A所示，电压线会由第三电极层130往开口A1内延伸，而使得位在开口A1的液晶分子受到电压线影响而倾倒。

当像素结构100处于第二模式时，电流控制结构控制第二电极层120的电压相等于第三电极层130的电压。此时第二电极层120与第三电极层130之间为等电位，两者之间并不会产生相连的电压线。在此情形下，当第一电极层110与其他两个电极层产生电压差时，电压线会连接于第一电极层110与第二电极层120之间，以及第一电极层110与第三电极层130之间。具体而言，如图1A所示，电压线由第二电极层120以及第三电极层130往开口A2内延伸，而使得位在开口A2的液晶分子受到电压线影响而倾倒。

由上述内容可知，像素结构100在第一模式与第二模式时，受影响的液晶分子在像素结构100中所占的面积比例并不相同。举例而言，如图1A所示，在第一模式时，开口A1中的液晶分子受到影响；而在第二模式时，开口A2中的液晶分子受到影响。

如图1A所式，在一个像素结构100中，开口A1所占的面积大于开口A2所占的面积。在液晶分子为正向液晶分子的情形下，第一模式的透光效率高于第二模式的透光效率。反过来说，开口A2所占的面积小于开口A1所占的面积，而使得开口A2内电压线的密度较高，因此在第二模式时的液晶响应速度高于第一模式时的液晶响应速度。

承上所述，当像素结构100处于第一模式时，具有较高的透光效率，能更好的呈现出明暗对比，因此特别适合应用于播放影视、相片、文字等等的应用中。当像素结构100处于第二模式时，具有较高的液晶响应速度，较高的响应速度有利于降低人眼追踪移动图像时发生边缘模糊的问题，即降低显示器的运动图像响应时间(motion picture responsetime，MPRT)，因此特别适合应用于电玩娱乐的应用中。也就是说，使用者可以依据使用情境，使像素结构100在第一模式与第二模式之间切换，进而使像素结构100能够适用于多种不同的应用情境中。

在此可参考下方表一，其列出了图1A中像素结构100在第一模式与第二模式时透光效率(T％)、开启延迟(T_on)、关闭延迟(T_off)以及总延迟(T_total)的数值表。

表一

	第一模式	第二模式
			T％	100％	56％
T<sub>on</sub>	5.88ms	2.07ms
			T<sub>off</sub>	5.58ms	3.43ms
T<sub>total</sub>	11.46ms	5.50ms

如表一所示，在第一模式时，像素结构100具有较高的透光效率，然而液晶开关的延迟时间较长；而在第二模式时，通过效率低，然而液晶开关的延迟时间较短。

以上已大致介绍了像素结构100的运行原理，接下来将细节介绍像素结构100中第一电极层110、第二电极层120以及第三电极层130的具体细节以及设计原则。应理解，后文中的文字说明以及对应附图仅作为举例，本领域人士可依据实务需求在未脱本公开的精神与范围的情形下进行各种变动。

接下来请参照图1B，其示出图1A中的第二电极层120的俯视图。如图1B所示，第二电极层120包含第一主干部121、第二主干部122、第一分支部123以及第二分支部124。第一主干部121沿着第一方向D1延伸。第二主干部122平行第一主干部121，亦沿着第一方向D1延伸。第一分支部123由第一主干部121往第二主干部122突出。第二分支部124由第二主干部122往第一主干部121突出。

如图1B所示，第一分支部123为梯形，并包含有四个边：底边1231、第一侧边1232、第二侧边1233以及顶边1234。底边1231邻接第一主干部121。顶边1234平行底边1231。第一侧边1232以及第二侧边1233连接于底边1231与顶边1234之间。

如图1B所示，第二分支部124亦为梯形，并包含有四个边：底边1241、第一侧边1242、第二侧边1243以及顶边1244。底边1241邻接第二主干部122。顶边1244平行底边1241。第一侧边1242以及第二侧边1243连接于底边1241与顶边1244之间。

在如图1B所示的实施方式中，第一分支部123与第二分支部124镜像对称。且第一分支部123的顶边1234的中央对齐第二分支部124的顶边1244的中央。第一分支部123与第二分支部124沿着第二方向D2(垂直于第一方向D1)隔开，并相距距离X。在一些实施方式中，距离X介于约2微米至5微米之间。

如图1B所示，像素结构100可包含有多个第一分支部123以及第二分支部124。第一分支部123沿着第一方向D1按序连接至第一主干部121，而第二分支部124沿着第一方向D1按序连接至第二主干部122。相邻的两个第一分支部123之间相距距离Y，而相邻的两个第二分支部124之间亦相距距离Y。举例而言，距离Y可指相邻的两个第一分支部123的顶边1234的中央沿着第一方向D1的距离。在一些实施方式中，距离Y亦可指相邻两个第一分支部123的重心之间的距离。在一些实施方式中，距离Y介于约4微米至10微米之间。

如图1A以及图1B所示，一个像素结构100内可以包含有多个第一主干部121。在本实施方式中，第二主干部122设置于两个第一主干部121之间，且第二分支部124由第二主干部122的两侧分别往两个第一主干部121突出。在本实施方式中，第二主干部122两侧的第二分支部124彼此错开设置。也就是说，位于第二主干部122一侧的第二分支部124的顶边1244的中心点与位于第二主干部122相对侧的第二分支部124的顶边1244的中心点沿着第一方向D1隔开，彼此相距距离Z。在一些实施方式中，距离Z可小于或等于距离Y。

应了解，第二电极层120亦可包含多个第二主干部122。举例而言，图1B中的结构可以重复地沿着第二方向D2进行排列。具体而言，可依据像素结构100本身每个像素的大小来沿着第一方向D1或第二方向D2扩展第二电极层120的尺寸。同时，亦可调整以上所提及的诸多参数(如距离X、Y、Z)以及梯形的尺寸来进一步优化像素结构100的效能。上述的实施方式仅用以说明，并不应解读为本发明的限制。

接下来请参照图1C，其示出图1A中的第三电极层130的俯视图。如图1C所示，第三电极层130包含有第三主干部131、第四主干部132以及第三分支部133。第三主干部131沿着第一方向D1延伸，第四主干部132平行于第三主干部131，亦沿着第一方向D1延伸。第三分支部133连接第三主干部131以及第四主干部132。

如图1C所示，第三电极层130的第三分支部133包含第一连接段1331、第二连接段1332以及第三连接段1333。第一连接段1331连接至第三主干部131或第四主干部132。第二连接段1332连接至第一连接段1331。第三连接段1333连接至第二连接段1332。

如图1C所示，第三分支部133可包含有多个第一连接段1331以及第二连接段1332。如图所示，两个第一连接段1331分别连接至第三主干部131以及第四主干部132，而两个第二连接段1332分别连接至两个第一连接段1331。第三连接段1333则连接于两个第二连接段1332之间。

如图1C所示，第三电极层130中包含有多个第三分支部133。每个第三分支部133连接于第三主干部131以及第四主干部132之间。如此一来，第三主干部131、第四主干部132以及其中相邻的两个第三分支部133围绕出了开口A1。

如图1C所示，相邻的两个第三分支部133之间相距距离Y。距离Y可指相邻的两个第三分支部133的第一连接段1331的底部沿着第一方向D1的距离。在一些实施方式中，距离Y亦可指相邻两个第三分支部133的重心之间的距离。图1C中的距离Y实际上相等于图1B中的距离Y。如此一来，如图1A所示，在第三电极层130重叠至第二电极层120上方后，可以使每个开口A1包含有两个开口A2。

如图1C所示，第一连接段1331与第二方向D2夹有第一锐角θ1。第二连接段1332与第二方向D2夹有第二锐角θ2。第三连接段1333与第二方向D2夹有第三锐角θ3。在图1C中，第一锐角θ1、第二锐角θ2以及第三锐角θ3的具体数值可依照图1B中所示的第二电极层120进行调整。

在此请同时参考图1A以及图1C。如图所示，第三连接段1333完整地位于第二电极层120的区域之内。具体而言，可通过调整第三锐角θ3的数值，使第三连接段1333完整地位于第二电极层120的第二主干部122以及第二分支部124的范围之内。

如图1A以及图1C所示，在本实施方式中，第一主干部121重叠至第三主干部131或第四主干部132，且两个第一主干部121之间的距离，约等于第三主干部131以及第四主干部132之间的距离，而第二主干部122介于两个第一主干部121中央的位置。如此一来，第三连接段1333即可位于第二主干部122附近。

另一方面，大部分的第二连接段1332皆位于第二电极层120范围之内，仅在第一分支部123与第二分支部124之间的间隙超出第二电极层120的范围。举例而言，同时参考图1A以及图1C，可通过调整第二锐角θ2的数值，使得第二连接段1332连接于顶边1234与顶边1244之间，而未由任何侧边(1232、1233、1242或1243，见图1B)超出第二电极层120的范围。

在本实施方式中，第一锐角θ1大于第二锐角θ2，且第三锐角θ3大于第二锐角θ2。另一方面，第一锐角θ1可大于、等于或小于第三锐角θ3。具体而言，第一锐角θ1以及第三锐角θ3可介于10°至45°之间。第二锐角θ2可介于5°至25°之间。

同样地，大部分的第一连接段1331皆位于第二电极层120的范围之内，仅有部分的第一连接段1331切过第一侧边1232(可同时参考图1B)。此切线C可使开口A2的角落稍微圆弧化。具体而言，可通过调整第一锐角θ1，来调整切线C的角度。

通过以上有关于第一电极层110、第二电极层120以及第三电极层130的设计原则，可以在像素结构100中制作出与开口A1以及位于开口A1中的开口A2。开口A1整体上与第二方向D2夹有一定的倾斜角度，此有利于改善侧视像素结构100时的影像品质。也就是说，此设计使得像素结构100的视角广度增加。另外，开口A2的边缘具有切线C，可以改善像素结构100进入第二模式时电压线的分布稳定度。

接下来请参考图2A以及图2B。图2A示出依据本公开另一实施方式的像素结构200的俯视图。图2B示出图2A中第二电极层220的俯视图。像素结构200中大部分的元件皆与像素结构100中的元件相同，各对应元件的标号的开头由1改为2。像素结构100与像素结构200的差异在于像素结构200中的第一分支部223为五边形，而像素结构100中的第一分支部123为梯形。

如图2B所示，第一分支部223为五边形，其具有底边2231、第一侧边2232、第二侧边2233、第三侧边2234以及顶边2235。底边2231平行第一方向D1并连接至第一主干部121。顶边2235平行底边2231。第一侧边2232连接于底边2231以及顶边2235之间。第二侧边2233平行第二方向D2，并连接至底边2231。第三侧边2234连接于第二侧边2233与顶边2235之间。

如图2B所示，第一分支部223与第一分支部123(见图1B)的差异在于，第一分支部223缺少了直角三角形t的区域。也就是说，第一分支部223与第二分支部224部分地镜像对称。具体而言，第一侧边2232对称于第一侧边2242、顶边2235对称于顶边2244。底边2231对称于底边2241的一部分，而第三侧边2234对称于第二侧边2243的一部分。此设计使得像素结构200中的第一分支部223的面积小于第二分支部224的面积(差值即为直角三角形t的面积)。

如图2A所示，切线C与第二侧边2233位于开口A2中的相对侧。也就是说，切线C与第二侧边2233并不会重叠。在本实施方式中，由于开口A1整体而言由图面的左下方往右上方倾斜，在一个开口A1中，切线C分别位于左侧开口A2的左上方以及右侧开口A2的右下方，而第二侧边2233分别位于左侧开口A2的左下方以及右侧开口A2的右上方。本公开并不以上述为限，举例而言，当开口A1的倾斜方向相反时，上述方位亦会随的调换。

比对图1A以及图2A可以发现，上述设计使得像素结构200中的开口A2的面积大于像素结构100中的开口A2的面积，此有利于增加像素结构200处于第二模式时的开口率。

接下来请参照图3A以及图3B。图3A示出依据公开另一实施方式的像素结构300的俯视图。图3B示出图3A中第二电极层320的俯视图。像素结构300中大部分的元件皆与像素结构200中的元件相同，各对应元件的标号的开头由2改为3。像素结构300与像素结构200的差异在于像素结构300中的第二主干部322包含有多个第一倾斜段3221以及第二倾斜段3222。

如图3B所示，第一倾斜段3221与第二倾斜段3222交错连接并使第二主干部322形成锯齿形。第一倾斜段3221的底边与第二方向D2夹有第一锐角Φ1。第二倾斜段3222的底边与第二方向D2夹有第二锐角Φ2。在本实施方式中第一锐角Φ1相等于第二锐角Φ2。

如图3B所示，第二分支部324同时连接至第一倾斜段3221与第二倾斜段3222。也就是说，第二分支部324位于第一倾斜段3221与第二倾斜段3222的连接处。

在本实施方式中，第二分支部324的第一侧边3242与第二方向D2夹有第三锐角Φ3。其中，第一锐角Φ1与第二锐角Φ2皆大于第三锐角Φ3。具体而言，在本实施方式中，第一锐角Φ1与第二锐角Φ2可介于5°至45°之间。第三锐角Φ3可介于2°至45°之间。

比对图3A以及图2A可以发现，第二主干部322所占面积小于第二主干部222所占面积。也就是说，上述设计使得像素结构300中的开口A2的面积大于像素结构200中的开口A2的面积，此有利于增加像素结构300处于第二模式时的开口率。

应了解，通过调整第一锐角Φ1与第二锐角Φ2的数值，可以改变开口A2的开口率。在本实施方式中，第一锐角Φ1与第二锐角Φ2约等于45度角。但本公开并不以此为限，在此可参考下方表二，其列出不同数值的第一锐角Φ1与第二锐角Φ2所对应的透光效率(T％)的数值。

表二

Φ1＝Φ2	T％
		90°	100％
45°	102.4％
		20°	104.2％
10°	104.1％

如表二所示，当第一锐角Φ1等于第二锐角Φ2等于90度时(即如图2B中所示，第二主干部222整体呈现一直线)，透光效率订为100％。而当第一锐角Φ1与第二锐角Φ2小于45度时，透光效率皆大于100％。也就是说，图3A以及图3B的设计使像素结构300具有优选的透光效率。

接下来请参照图4A以及图4B。图4A示出依据本公开另一实施方式的像素结构400的俯视图。图4B示出图4A中第二电极层420的俯视图。像素结构400中大部分的元件皆与像素结构300中的元件相同，各对应元件的标号的开头由3改为4。像素结构400与像素结构300的差异在于像素结构400中的第一分支部423与第二分支部424错开。也就是说，第一分支部423并未对齐第二分支部424。

如图4B所示，第一分支部423的顶边4235的中心并未对齐第二分支部424的顶边4244的中心，两者沿着第一方向D1偏移距离d。

在此请先回到图3A。如图3A所示，第二连接段3332连接到了第一分支部323的第一侧边3232，并与第一侧边3232夹出一个钝角O1。另一方面，第二连接段3332连接到了第二分支部324的第二侧边3243，并与第二侧边3243夹出一个钝角O1。

相比之下，在图4A中，由于第一分支部423与第二分支部424之间偏移了距离d，第二连接段4332、第一分支部423以及第二分支部424之间的相对位置被改变了。举例而言，在本实施方式中，第二连接段4332连接至了第三侧边4234，并与第三侧边4234夹出一个钝角O2。另一方面，第二连接段4332连接至了第一侧边4242，并与第一侧边4242夹出一个钝角O2。

如图3A以及图4A所示，可通过调整第一分支部323、423与第二分支部324、424之间偏移的距离d，来调整开口A2的外缘轮廓。开口A2的外缘轮廓会影响像素结构400处于第二模式时电压线的分布情形。较均匀的电压线分布有利于像素结构400的出光均匀度以及稳定度，本领域人士可依据实务需求选择恰当的距离d。

接下来请参照图5，其示出依据本公开另一实施方式的像素结构500的俯视图。如图5所示，像素结构500包含第一电极层510、第二电极层520以及第三电极层530。像素结构500可分割为第一区域500A以及第二区域500B，第一区域500A与第二区域500B沿着第一方向D1排列。其中第一区域500A内的第一电极层510、第二电极层520以及第三电极层530组成了如图4A中所示的像素结构400；而第二区域500B内的第一电极层510、第二电极层520以及第三电极层530沿着对称轴M镜像对称于第一区域500A中的像素结构400。

应了解，在本实施方式中，像素结构500的第一区域500A与第二区域500B中采用了相同于图4A中的像素结构400。但在其他实施方式中，亦可采用图1A中的像素结构100、图2A中的像素结构200或图3A中的像素结构300。

如图5所示，第一电极层510实际上相等图4A中的第一电极层410，为一全图案电极。第二电极层520实际上相等于图4B中的第二电极层420。在第一区域500A与第二区域500B中，第三电极层530实际上相等于图4A中的第三电极层430。

如图5所示，像素结构500还包含了介于第一区域500A与第二区域500B之间的第三区域500C。第三区域500C位于对称轴M上。在第三区域500C之中，第三电极层530还包含突出段534。突出段534由第四主干部532突出，并由第二电极层520的第一分支部523延伸至第二分支部524上方。在本实施方式中，突出段534平行第二方向D2，且突出段534为长方形。但在其他实施方式中，突出段534可为各种沿着对称轴M镜像对称的几何形状，诸如矩形、椭圆形、多边形等等。

如图5所示，像素结构500整体而言沿着对称轴M镜像对称，且第一区域500A中的开口A1与第二区域500B中的开口A1具有相反的倾斜方向。在像素结构500处于第一模式时，此配置使观察者于不同视角观察像素结构500时，能观察到均匀的光学特性。也就是说，此配置使像素结构500实现广视角的特性。

在此可参考下方表三，其列出图5中像素结构500在第一模式以及第二模式时透光效率(T％)、开启延迟(T_on)、关闭延迟(T_off)以及总延迟(T_total)的数值表。

表三

	第一模式	第二模式
			T％	81.08％	49.65％
T<sub>on</sub>	6ms	2.38ms
			T<sub>off</sub>	6ms	3.58ms
T<sub>total</sub>	12ms	5.96ms

接下来请参照图6A、图6B以及图6C。图6A示出本公开另一实施方式的像素结构600的俯视图。图6B示出图6A中第二电极层620的俯视图。图6C示出图6A中的第三电极层630的俯视图。

如图6A所示，像素结构600包含第一电极层610、第二电极层620以及第三电极层630。像素结构600可分割为第一区域600A以及第二区域600B，第一区域600A与像素结构500沿着第二方向D2排列。其中第一区域600A内的第一电极层610、第二电极层620以及第三电极层630沿着对称轴M对称于第二区域600B内的第一电极层610、第二电极层620以及第三电极层630。

如图6B所示，像素结构600的第二电极层620与图1B中的第二电极层120近似。差别在于，将图1B的第二电极层120中的距离Z设置为零，则会得到图6B中的第二电极层620。

如图6B所示，在第二电极层620中，第一分支部123的顶边1234的中心对齐第二分支部124的顶边1244的中心，且位于第二主干部122相对两侧的第二分支部124彼此对齐(也就是说，将图4B中的距离d设置为零)。如图所示，一个第一分支部123的顶边1234会同时对齐两个第二分支部124的顶边1244的中心。

如图6C所示，第三电极层630与图1C中的第三电极层130近似。差别在于，第三分支部633中第一连接段6331、第二连接段6332以及第三连接段6333的排列方式以及倾斜方向略有不同。

如图6C所示，在第一区域600A中，第一连接段6331连接至第三主干部631，并与第二方向D2夹有第一锐角θ1；第二连接段6332连接至第一连接段6331，并与第二方向D2夹有第二锐角θ2；而第三连接段6333连接至第二连接段6332，并与第二方向D2夹有第三锐角θ3。

同样地，在第二区域600B中，第一连接段6331连接至第四主干部632，并与第二方向D2夹有第一锐角θ1；第二连接段6332连接至第一连接段6331，并与第二方向D2夹有第二锐角θ2；而第三连接段6333连接至第二连接段6332，并与第二方向D2夹有第三锐角θ3。

如图6C所示，在第一区域600A中各个连接段的倾斜方向与第二区域600B中各个连接段的倾斜角度相同，但倾斜方向相反。如图6A所示，像素结构600整体而言沿着对称轴M镜像对称。上述设计使得第一区域600A中的开口A1与第二区域600B中的开口A1有相反的倾斜方向。在像素结构600处于第一模式时，此配置使观察者于不同视角观察像素结构600时，能观察到均匀的光学特性。也就是说，此配置使像素结构500实现广视角的特性。

在此可参考下方表四，其列出图6A中像素结构600在第一模式以及第二模式时透光效率(T％)、开启延迟(T_on)、关闭延迟(T_off)以及总延迟(T_total)的数值表。

表四

	第一模式	第二模式
			T％	77.85％	52.21％
T<sub>on</sub>	4.5ms	3.5ms
			T<sub>off</sub>	6.3ms	3.5ms
T<sub>total</sub>	10.8ms	7ms

接下来请参照图7A，其示出了像素结构700与开关元件740a、数据线750a以及扫描线760的相对关系图。在本实施方式中，像素结构700相同于图4A中所示的像素结构400。如图7A所示，数据线750a沿着第一方向D1延伸，而扫描线760沿着第二方向D2延伸。在一个显示器中，多个条数据线750a以及扫描线760阵列式地定义出许多像素区域，而每个像素区域中可以设置有一个像素结构700。

在一些实施方式中，数据线750a与扫描线760的设置位置可以彼此对调。也就是说，数据线750a可以沿着第二方向D2延伸，而扫描线760可以沿着第一方向D1，本公开并不以图7A中所示者为限。

在本实施方式中，数据线750a以及扫描线760围绕出的像素区域中设置了如图4A所示的像素结构700。但在其他实施方式中，亦可在像素区域中设置如图1A至图6A中任一者所示出的像素结构。

在本实施方式中，开关元件740a为薄膜晶体管(thin film transistor，TFT)。开关元件740a包含栅极741a、源极742a以及漏极743a。栅极741a电性连接至扫描线760。源极742a电性连接至数据线750a。漏极743a电性连接至像素结构700中的第三电极层730。当扫描线760与数据线750a同时对开关元件740a施加电压时，漏极743a会改变第三电极层730的电位。也就是说，在图7A的实施方式中，第三电极层730作为像素结构700的像素电极；同时第一电极层710可连接至一共用电压源，并作为像素结构700的共用电极。

在此请参考图7B，其示出图7A中沿着线段B-B的剖面图。如图7B所示，第一电极层710位于平坦层770上。第一电极层710与第二电极层720之间由绝缘层780电性隔开，而第二电极层720与第三电极层730之间由绝缘层790电性隔开。其中，漏极743a与第三电极层730之间电性连接。

如图7A所示，在本实施方式中，还包含另一条数据线750b以及另一个开关元件740b。数据线750b平行数据线750a。开关元件740b可作为第二电极层720的电位控制结构。开关元件740b含栅极741b、源极742b以及漏极743b。栅极741b电性连接至扫描线760，源极742b电性连接至数据线750b，而漏极743b电性连接至第二电极层720。开关元件740b的剖面图近似于图7B，差异在于开关元件740b的漏极743b是电性连接至第二电极层720，于此便不额外绘制出来。

也就是说，在本实施方式中，同一个像素结构700配置有两个开关元件740a、740b，而两者共用同一条扫描线760。开关元件740b可以控制第二电极层720的电位相等于第一电极层710的电位或是第三电极层730的电位。如此一来，像素结构700可以在第一模式以及第二模式之间切换。

如图7A所示，在本实施方式中，第一电极层710重叠至数据线750a；第二电极层720的第一主干部721重叠至数据线750a；且第三电极层730的第三主干部731以及第四主干部732重叠至数据线750a。也就是说，第一电极层710、第一主干部721、第三主干部731以及第四主干部732互相重叠。

应了解，图7A以及图7B中所示出的实施方式仅为举例，本公开并不以上述为限制。举例而言，请参照图7C，其示出依据本公开另一实施方式的像素结构的剖面图，其剖面位置同图7B。如图7C所示，如前文中所提到的，在一些实施方式中可使用第一电极层710作为像素结构700的像素电极，因此开关元件740a的漏极743a电性连接至第一电极层710，同时第三电极层730可连接至一共用电压源，并作为像素结构700的共用电极。当扫描线760与数据线750a同时对开关元件740a施加电压时，漏极743a会改变第一电极层710的电位。

接下来请参照图8，其示出本公开另一实施方式中像素结构800与数据线850或扫描线860的相对关系图。如图8所示，在本实施方式中，第一电极层810与数据线850(或扫描线860)重叠；第二电极层820的第一主干部821并未重叠至数据线850(或扫描线860)；而第三电极层830的第三主干部831与第四主干部832并未重叠至数据线850(或扫描线860)。

如图8所示，在本实施方式中，第一电极层110可作为共用电极。也就是说，显示器中所有的像素结构800可共用同一个第一电极层810。另一方面，第三电极层830可作为每个像素结构800的像素电极。

接下来请参照图9，其示出本公开另一实施方式中像素结构900与数据线950或扫描线960的相对关系图。如图9所示，在本实施方式中，第一电极层910并未重叠至数据线950(或扫描线960)；第二电极层920的第一主干部921部分地重叠至数据线950(或扫描线960)；而第三电极层930的第三主干部931与第四主干部932重叠至数据线950(或扫描线960)。

如图9所示，在本实施方式中，第三电极层930可作为共用电极。也就是说，显示器中所有的像素结构900可以共用同一个第三电极层930。另一方面，第一电极层910可作为每个像素结构900的像素电极。

图10A示出本公开另一实施方式的像素结构1000的俯视图。图10B示出图10A中的像素结构1000沿着线段a-a、线段b-b以及线段c-c的组合剖面图。应了解到，图10A的像素区域中可设置如图1A至图6A中任一者所示出的像素结构。此外，为了清楚起见，图10A的像素结构1000省略部分元件，且部分元件以粗体实线绘制以便于辨识各元件之间的关系。同时参阅图10A及图10B，像素结构1000包含第一电极层1010、第二电极层1020、第三电极层1030、开关元件1040a、开关元件1040b、数据线1050、第一扫描线1060a、第二扫描线1060b以及桥接电极1070。在本实施方式中，数据线1050沿着第一方向D1延伸，且第一扫描线1060a以及第二扫描线1060b沿着第二方向D2延伸。

在本实施方式中，第一电极层1010为掺杂半导体层。第一电极层1010通过桥接电极1070电性连接至第二扫描线1060b，而第二扫描线1060b电性连接至共用电压源。换句话说，第一电极层1010通过桥接电极1070以及第二扫描线1060b电性连接至共用电压源，以作为像素结构1000的共用电极。此外，第三电极层1030通过开关元件1040a电性连接至数据线1050以及第一扫描线1060a。通过第一扫描线1060a与数据线1050同时对开关元件1040a施加电压，以改变第三电极层1030的电位，使得第三电极层1030可作为像素结构1000的像素电极。另外，第二电极层1020通过开关元件1040b电性连接至数据线1050以及第一扫描线1060a。开关元件1040b可作为第二电极层1020的电位控制结构，以控制第二电极层1020的电位相等于第一电极层1010的电位或第三电极层1030的电位。

在本实施方式中，开关元件1040a为薄膜晶体管，且包含栅极1041a、源极1042a、漏极1043a以及通道层1044a。通道层1044a进一步包含通道区1044ac、源极掺杂区1044as以及漏极掺杂区1044ad。此外，源极掺杂区1044as可进一步包含源极重掺杂区1044as'以及源极轻掺杂区1044as"，而漏极掺杂区1044ad亦可进一步包含漏极重掺杂区1044ad'以及漏极轻掺杂区1044ad"。详细来说，开关元件1040a的栅极1041a电性连接至第一扫描线1060a，且源极1042a电性连接至数据线1050，而漏极1043a电性连接至第三电极层1030。另外，开关元件1040b可实质上与开关元件1040a相同，即开关元件1040b亦为薄膜晶体管。详细来说，开关元件1040b的栅极1041b电性连接至第一扫描线1060a，且源极1042b电性连接至数据线1050，而漏极1043b电性连接至第二电极层1020。

如图10B所示，像素结构1000进一步包含栅极介电层GI、介电层ID、钝化层PL及绝缘层BP。栅极介电层GI设置于通道层1044a与第一扫描线1060a(栅极1041a)之间、通道层1044b与第一扫描线1060a(栅极1041b)之间、以及第一电极层1010与第二扫描线1060b之间。介电层ID覆盖第一扫描线1060a以及第二扫描线1060b。数据线1050位于介电层ID上方。源极1042a、1042b、漏极1043a、1043b以及桥接电极1070延伸穿过介电层ID。钝化层PL覆盖数据线1050、源极1042a、1042b、漏极1043a、1043b以及桥接电极1070。第二电极层1020设置于钝化层PL上方，且第三电极层1030设置于第二电极层1020上方并与第二电极层1020分离。此外，可在第二电极层1020与第三电极层1030之间设置绝缘层BP，以电性绝缘第二电极层1020与第三电极层1030。

已叙述过的元件连接关系、材料与技术效果将不再重复赘述，合先叙明。在以下叙述中，将说明像素结构1000的制造方法。应了解到，为了清楚起见，将在部分俯视图中省略部分元件。

图11A示出本公开一实施方式的像素结构1000的制造方法在步骤S10的俯视图。图11B示出图11A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图11A及图11B。在步骤S10中，设置半导体图案层SE(包含半导体图案层SE1、SE2、SE3)于基板(未示出)上方。在本实施方式中，可使用沉积与微影图案化的方式形成半导体图案层SE，且半导体图案层SE可由包含多晶硅或其他合适的材料所制成，但并不用以限制本公开。此外，可选择性地在半导体图案层SE下方设置遮光层(未示出)，以防止像素结构1000产生漏光的现象。另外，半导体图案层SE1、SE2位于像素结构1000的薄膜晶体管区Ra中，而半导体图案层SE3位于像素结构1000的开口区Rb中。

图12A示出本公开一实施方式的像素结构1000的制造方法在步骤S20的俯视图。图12B示出图12A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图12A及图12B。在步骤S20中，设置栅极介电层GI于基板(未示出)上方以覆盖半导体图案层SE，并分别在图11B的半导体图案层SE1、SE2以及半导体图案层SE3上方设置第一扫描线1060a(栅极1041a、1041b)以及第二扫描线1060b。然而，本公开不以上述为限，亦可在半导体图案层SE1、SE2下方设置第一扫描线1060a(栅极1041a、1041b)。应了解到，若第一扫描线1060a(栅极1041a、1041b)设置于半导体图案层SE1、SE2上方，则在后续步骤中将形成顶部栅极型(top-gate)薄膜晶体管；若第一扫描线1060a(栅极1041a、1041b)设置于半导体图案层SE1、SE2下方，则在后续步骤中将形成底部栅极型(bottom-gate)薄膜晶体管。在本实施方式中，可使用溅镀(sputtering)与微影图案化的方式形成第一扫描线1060a以及第二扫描线1060b。接着，对半导体图案层SE执行掺杂制程，使得半导体图案层SE未被第一扫描线1060a以及第二扫描线1060b覆盖的区域形成掺杂半导体层。详细来说，半导体图案层SE1两端的掺杂半导体层为源极掺杂区1044as以及漏极掺杂区1044ad；半导体图案层SE2两端的掺杂半导体层为源极掺杂区1044bs以及漏极掺杂区1044bd；半导体图案层SE3的掺杂半导体层为第一电极层1010。此外，半导体图案层SE1被第一扫描线1060a覆盖的区域(即未被掺杂的区域)以及中间的掺杂半导体层为通道区1044ac；半导体图案层SE2被第一扫描线1060a覆盖的区域(即未被掺杂的区域)以及中间的掺杂半导体层为通道区1044bc。在本实施方式中，掺杂制程可包含重掺杂制程及/或轻掺杂制程，依设计者的需求而定。在执行步骤S20之后，便可形成包含源极掺杂区1044as、漏极掺杂区1044ad及通道区1044ac的通道层1044a以及包含源极掺杂区1044bs、漏极掺杂区1044bd及通道区1044bc的通道层1044b。

在本实施方式中，掺杂半导体层对可见光的穿透率在50％至100％之间，使得位于开口区Rb中的第一电极层1010可具有良好的光穿透率。此外，由于通道层1044a、1044b以及第一电极层1010在同一个步骤中形成，因此可减少制程步骤与制程换线的产能，并达到光罩精简化的目的。

图13A示出本公开一实施方式的像素结构1000的制造方法在步骤S30的俯视图。图13B示出图13A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图13A及图13B。在步骤S30中，设置介电层ID于栅极介电层GI上方以覆盖第一扫描线1060a以及第二扫描线1060b，并在栅极介电层GI与介电层ID中形成通孔O1、O2、O3，使得源极掺杂区1044as以及漏极掺杂区1044ad由通孔O1裸露，且源极掺杂区1044bs以及漏极掺杂区1044bd由通孔O2裸露，而部分的第一电极层1010以及部分的第二扫描线1060b由通孔O3裸露。在本实施方式中，可使用沉积与微影图案化的方式形成介电层ID以及通孔O1、O2、O3，但并不用以限制本公开。

图14A示出本公开一实施方式的像素结构1000的制造方法在步骤S40的俯视图。图14B示出图14A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图14A及图14B。在步骤S40中，使用溅镀(sputtering)的方式形成金属材料于通孔O1、O2、O3中以及介电层ID上，并对金属材料执行微影图案化以形成在第一方向D1上延伸的数据线1050、位于通孔O1中的源极1042a及漏极1043a、位于通孔O2中的源极1042b及漏极1043b、以及位于通孔O3中的桥接电极1070。源极掺杂区1044as、1044bs分别通过源极1042a、1042b连接至数据线1050，且第一电极层1010通过桥接电极1070连接至第二扫描线1060b，以进一步电性连接至共用电压源。在执行步骤S40之后，便可形成包含栅极1041a、源极1042a、漏极1043a及通道层1044a的开关元件1040a以及包含栅极1041b、源极1042b、漏极1043b及通道层1044b的开关元件1040b。

图15A示出本公开一实施方式的像素结构1000的制造方法在步骤S50的俯视图。图15B示出图15A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图15A及图15B。在步骤S50中，设置钝化层PL于位于薄膜晶体管区Ra与部分的开口区Ra中的介电层ID上，并在钝化层PL中形成通孔O4、O5，使得开关元件1040a的漏极1043a由通孔O4裸露，且开关元件1040b的漏极1043b由通孔O5裸露。在本实施方式中，可使用涂布(coating)与微影图案化的方式形成钝化层PL以及通孔O4、O5，但并不用以限制本公开。此外，钝化层PL的厚度H在1微米至3微米之间，以降低像素结构1000的电容。

图16A示出本公开一实施方式的像素结构1000的制造方法在步骤S60的俯视图。图16B示出图16A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图16A及图16B。在步骤S60中，设置第二电极层1020于通孔O5中、薄膜晶体管区Ra中的钝化层PL上、以及开口区Rb的介电层ID上，使得第二电极层1020与开关元件1040b的漏极1043b连接，并通过开关元件1040b电性连接至数据线1050。在本实施方式中，可使用溅镀与微影图案化的方式形成第二电极层1020，且第二电极层1020可为透明导电层，例如透明导电氧化物(transparent conductive oxide,TCO)。举例来说，透明导电氧化物可为金属氧化物(例如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其他合适的氧化物或上述至少两者的堆叠)，但并不用以限制本公开。

图17A示出本公开一实施方式的像素结构1000的制造方法在步骤S70的俯视图。图17B示出图17A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图17A及图17B。在步骤S70中，设置绝缘层BP于钝化层PL上以及开口区Ra的介电层ID上以覆盖第二电极层1020，并形成通孔O6于绝缘层BP中，使得开关元件1040a的漏极1043a由通孔O6裸露。在本实施方式中，可使用沉积的方式形成位于钝化层PL上、开口区Ra的介电层ID上、以及通孔O4中的绝缘层BP，并使用微影图案化的方式移除部分位于通孔O4中的绝缘层BP以形成通孔O6。

图18A示出本公开一实施方式的像素结构1000的制造方法在步骤S80的俯视图。图18B示出图18A的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图18A及图18B。在步骤S80中，设置第三电极层1030于通孔O6中以及绝缘层BP上，使得第三电极层1030与开关元件1040a的漏极1043a连接，并通过开关元件1040a电性连接至数据线1050。在本实施方式中，可使用溅镀与微影图案化的方式形成第三电极层1030，且第三电极层1030可为透明导电层，例如透明导电氧化物(transparent conductive oxide，TCO)。举例来说，透明导电氧化物可为金属氧化物(例如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其他合适的氧化物或上述至少两者的堆叠)，但并不用以限制本公开。在完成步骤S80后，便可得到如图10A及图10B所示的像素结构1000。

图19示出本公开另一实施方式的像素结构1100的组合剖面图，其剖面位置同图10A的线段a-a、b-b、c-c。同时参阅图10B及图19。图19的像素结构1100与图10B的像素结构1000的差异在于：像素结构1100的部分的开口区Rb中不具有介电层ID。像素结构1100的形成可通过在上述步骤S30中使用半透遮罩(half-tone mask)来执行微影图案化制程而实现。如此一来，可仅在薄膜晶体管区Ra与部分的开口区Ra中形成介电层ID，以减小位于开口区Rb中第二电极层1020与第一电极层1010之间的绝缘厚度，进而有效降低电容以及操作电压。

图20A示出本公开另一实施方式的像素结构1200的俯视图，图20B示出图20A中的像素结构1200沿着线段a'-a'、线段b'-b'以及线段c'-c'的组合剖面图。同时参阅图20A及图20B。像素结构1200包含第一电极层1210、第二电极层1220、第三电极层1230、开关元件1240a、开关元件1240b、数据线1250、第一扫描线1260a、第二扫描线1260b以及桥接电极1270。在本实施方式中，数据线1250沿着第一方向D1延伸，且第一扫描线1260a以及第二扫描线1260b沿着第二方向D2延伸。应了解到，图12A及图12B中的像素结构1200所包含的元件材料与技术效果与图10A及图10B中的像素结构1000相同，于此将不再重复赘述，以下将说明像素结构1200中的元件连接关系。

在本实施方式中，第三电极层1230通过桥接电极1270电性连接至第二扫描线1260b，而第二扫描线1260b电性连接至共用电压源。换句话说，第三电极层1230通过桥接电极1270以及第二扫描线1260b电性连接至共用电压源，以作为像素结构1200的共用电极。此外，第一电极层1210通过开关元件1240a电性连接至数据线1250以及第一扫描线1260a。通过第一扫描线1260a与数据线1250同时对开关元件1240a施加电压，以改变第一电极层1210的电位，使得第一电极层1210可作为像素结构1000的像素电极。另外，第二电极层1220通过开关元件1240b电性连接至数据线1250以及第一扫描线1260a。开关元件1240b可作为第二电极层1220的电位控制结构，以控制第二电极层1220的电位相等于第一电极层1210的电位或第三电极层1230的电位。

具体来说，像素结构1200与图10B的像素结构1000的差异在于：像素结构1200以第三电极层1230作为共用电极，并以第一电极层1210作为像素电极。由于像素结构1200的共用电极位于像素结构1200的顶部，因此可遮挡由像素结构1200底部窜出的非预期的电场，并可省去用于遮挡漏光的遮罩层以提升像素结构1200的开口率。此外，由于开关元件1240b的通道层1244b以及第一电极层1010在同一个步骤中形成，因此可减少制程步骤与制程换线的产能，并达到光罩精简化的目的。

本公开已由范例及上述实施方式描述，应了解本发明并不限于所公开的实施方式。相反的，本发明涵盖多种变动及近似的布置(如，此领域中的通常技艺者所能明显得知者)。因此，附加的权利要求应依据最宽的解释以涵盖所有此类变动及近似布置。

Claims

1.一种像素结构，包含：

一第一电极层；

一第二电极层，设置于该第一电极层上方，该第二电极层包含：

一第一主干部，沿着一第一方向延伸；

一第二主干部，沿着该第一方向延伸；

一第一分支部，由该第一主干部往该第二主干部突出；以及

一第二分支部，由该第二主干部往该第一主干部突出；

一第三电极层，设置于该第二电极层上方，该第三电极层包含：

一第三主干部，沿着该第一方向延伸；

一第四主干部，沿着该第一方向延伸；以及

一第三分支部，连接该第三主干部以及该第四主干部；以及一开关元件，电性连接至该第一电极层或该第三电极层，

其中，该第一电极层与该第三电极层其中一者为共用电极，且该第一电极层与该第三电极层其中另一者为像素电极。

2.如权利要求1所述的像素结构，其中该第二电极层的该第二主干部包含：

多个第一倾斜段；以及

多个第二倾斜段，其中所述多个第一倾斜段与所述多个第二倾斜段交错连接并组成一锯齿形。

3.如权利要求2所述的像素结构，其中所述多个第一倾斜段与该第一方向夹有一第一锐角Φ1，所述多个第二倾斜段与该第一方向夹有一第二锐角Φ2，且该第一锐角Φ1等于该第二锐角Φ2。

4.如权利要求2所述的像素结构，其中该第二分支部位于所述多个第一倾斜段中的一者以及所述多个第二倾斜段中的一者的一连接处。

5.如权利要求1所述的像素结构，其中该第一分支部为五边形，该第二分支部为梯形。

6.如权利要求5所述的像素结构，其中该第一分支部的一面积小于该第二分支部的一面积。

7.如权利要求6所述的像素结构，其中该第一分支部的一个边垂直该第一方向，其余四个边至少部分地对称于该第二分支部的四个边。

8.如权利要求1所述的像素结构，其中该第一分支部对齐该第二分支部。

9.如权利要求1所述的像素结构，其中该第一分支部与该第二分支部错开。

10.如权利要求1所述的像素结构，其中该第三电极层的该第三分支部包含：

一第一连接段，连接至该第三主干部或第四主干部，并与垂直于该第一方向的一第二方向夹有一第一锐角θ1；

一第二连接段，连接至该第一连接段，并与该第二方向夹有一第二锐角θ2；以及

一第三连接段，连接至该第二连接段，并与该第二方向夹有一第三锐角θ3，其中该第二锐角θ2大于第一锐角θ1以及第三锐角θ3。

11.如权利要求10所述的像素结构，其中该第一连接段部分地重叠于该第一分支部，该第二连接段部分地重叠于该第一分支部以及该第二分支部，且该第三连接段重叠于第二主干部以及该第二分支部。

12.如权利要求1所述的像素结构，其中该第一主干部部分地重叠该第三主干部。

13.如权利要求12所述的像素结构，进一步包含：

一数据线或一栅极线，沿着该第一方向沿伸，且该第一主干部与该第三主干部重叠至该数据线或该栅极线，而该第一电极层未重叠至该数据线或该栅极线。

14.如权利要求12所述的像素结构，进一步包含：

一数据线或一栅极线，沿着该第一方向沿伸，且该第一主干部与该第三主干部未重叠至该数据线或该栅极线，而该第一电极层重叠至该数据线或该栅极线。

15.如权利要求1所述的像素结构，进一步包含：

一数据线或一栅极线，沿着该第一方向沿伸，且该第一电极层、第一主干部以及该第三主干部部分地重叠至该数据线或该栅极线。

16.如权利要求1所述的像素结构，进一步包含：

一电位控制结构，电性连接至该第二电极层，并可切换式地控制该第二电极层的一电位相等于该第一电极层或该第三电极层。

17.如权利要求1所述的像素结构，其中该第三分支部的数量为多个，且所述多个第三分支部中的相邻两者与该第三主干部以及该第四主干部形成一第一开口。

18.如权利要求17所述的像素结构，其中该第二电极层将该第一开口分割为两个第二开口。

19.如权利要求1所述的像素结构，其中该第一主干部、第一分支部、该第二分支部以及该第三分支部的数量为多个，且该第二电极层以及该第三电极层沿着该第二主干部呈现轴对称。

20.如权利要求1所述的像素结构，其中该第一主干部、第一分支部、该第二分支部以及该第三分支部的数量为多个，且该第二电极层以及该第三电极层沿着垂直于该第一方向的一第二方向呈现轴对称。

21.如权利要求1所述的像素结构，进一步包含一桥接电极，且该桥接电极电性连接至该第一电极层。

22.如权利要求21所述的像素结构，进一步包含：

一数据线，沿着该第一方向延伸，且该数据线电性连接至该第二电极层及该第三电极层；以及

一扫描线，沿着垂直于该第一方向的一第二方向延伸，且该扫描线通过该桥接电极电性连接至该第一电极层。

23.如权利要求1所述的像素结构，进一步包含一桥接电极，且该桥接电极电性连接至该第三电极层。

24.如权利要求23所述的像素结构，进一步包含：

一数据线，沿着该第一方向延伸，且该数据线电性连接至该第一电极层及该第二电极层；以及

一扫描线，沿着垂直于该第一方向的一第二方向延伸，且该扫描线通过该桥接电极电性连接至该第三电极层。