KR20050061866A - 프로브 핀이 접촉하는 패드를 갖는 반도체 소자 및 그형성 방법 - Google Patents

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삼성전자주식회사
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Abstract

본 발명은 프로브 핀과 접촉하는 패드를 갖는 반도체 소자 및 그 형성 방법을 제공한다. 페시베이션층을 관통하여 패드의 소정영역을 노출시키는 개구부 내에 노출된 패드의 일부 상에 배치된 미끌림 방지 패턴이 배치된다. 미끌림 방지 패턴은 프로브 핀이 패드에 콘택할때, 프로브 핀의 미끌림 현상을 최소화하여 반도체 소자의 신뢰성 저하를 최소화한다.

Description

프로브 핀이 접촉하는 패드를 갖는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICES HAVING A PAD CONTACTING WITH A PROBE PIN AND METHODS OF THE SAME}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 프로브 핀(probe pin)과 접촉하는 패드를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
통상, 반도체 소자는 외부와 전기적 신호를 상호교환하기 위한 패드들(pads)을 갖는다. 반도체 소자는 상기 패드를 통하여 외부와 소정 동작을 위한 명령 신호 또는, 동작에 따른 데이타 신호등을 상호교환한다. 또한, 반도체 소자는 상기 패드를 통하여 전원 또는 접지전압을 공급받는다.
웨이퍼에 복수개의 반도체 소자들이 완성되면, 상기 웨이퍼로 부터 각 반도체 소자들을 분리하는 소잉(sawing) 작업을 수행하기 전에, 웨이퍼 레벨에서 각 반도체 소자에 대한 테스트(test)를 실시할 수 있다. 상기 테스트는 반도체 소자의 불량유무를 판별하는 단계이다. 상기 테스트를 수행하는 장비는 상기 반도체 소자의 패드들에 각각 콘택되는 프로브 핀들(probe pin)을 갖는다. 상기 테스트를 수행하는 과정을 간략히 설명하면, 상기 프로브 핀들을 각각 상기 반도체 소자의 패드들에 콘택한 후에, 상기 테스트 장비는 상기 반도체 소자와 소정의 전기적인 신호들을 상호교환한다. 이때, 상기 반도체 소자의 동작 상태에 따라, 불량유무를 판별한다. 상기 테스트시, 상기 프로브 핀과 패드가 접촉하는 과정에서 상기 프로브 핀이 미끌어질 수 있다.
도 1은 종래의 패드를 갖는 반도체 소자를 보여주는 단면도이고, 도 2는 종래의 반도체 소자에서 프로브 핀의 미끌림 현상을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(1) 상에 층간절연막(2)이 배치되고, 상기 층간절연막(2)의 소정영역 상에 패드(3)가 배치된다. 통상, 상기 패드(3)는 비저항이 낮은 금속인 알루미늄으로 형성된다. 상기 패드(3)를 덮되, 상기 패드(3)의 소정영역을 노출시키는 오프닝(5)을 갖는 페시베이션층(4, passivation layer)이 배치된다. 상기 페시베이션층(4)은 외부 환경, 예컨대, 수분 또는 압력등으로부터 상기 반도체 소자를 보호하는 역할을 한다.
상술한 구조의 종래 반도체 소자를 테스트할 경우, 먼저, 프로브 핀(7)이 상기 패드(3)에 접촉된다. 이때, 상기 프로브 핀(7)의 미끌림 현상이 발생할 수 있다. 이는, 상기 프로브 핀(7)과 상기 패드(3)의 접촉을 확실케 하기 위하여 상기 프로브 핀(7)에 수직적인 힘을 가하기 때문이다. 또한, 상기 테스트는 반도체 소자의 마진을 확보하기 위하여 열악한 환경인 고온(약 80℃ 이상)에서 수행될 수 있다. 이러한 경우, 알루미늄으로 형성된 상기 패드(3)로 인하여 상기 프로브 핀(7)의 미끌림 현상은 심화될 수 있다.
상기 미끌림 현상에 의해 상기 프로브 핀(7)은 상기 패드(3) 주변을 손상시킬 수 있다. 즉, 상기 패드(3)에 인접한 다른 패턴들이 손상되거나, 상기 패드(3) 주변의 페시베이션층(3)의 일부가 벗겨질수도 있다. 상기 페시베이션층(3)이 손상되거나 벗겨질 경우, 상기 반도체 소자는 외부 환경에 대한 보호기능이 저하됨으로, 반도체 소자의 신뢰성이 크게 저하될 수 있다. 상기 프로브 핀(7)의 미끌림 현상에 의해 손상된 반도체 소자를 도 3에 도시하였다.
도 3은 종래의 반도체 소자의 프로브 핀의 미끌림 현상을 보여주는 visual SEM 사진이다. 도 3에 도시된 사진은 패드에 대한 평면 사진이다.
도 2 및 도 3을 참조하면, 제1 영역(8)은 프로브 핀(7)이 패드(3)의 중앙부에 접촉했던 흔적이며, 제2 영역(9)은 상기 프로브 핀(7)이 패드(3)의 가장자리에 접촉했던 흔적에 해당한다. 상기 제1 및 제2 영역(8,9) 모두 상기 프로브 핀(7)의 미끌림 현상이 발생하였다. 특히, 상기 제1 영역(8)은 상기 프로브 핀(7)의 미끌림 현상에 의해 패드(3)의 주변이 손상된 상태를 보여준다. 즉, 상기 프로브 핀(7) 및 패드(3)의 오정렬로 인해, 상기 프로브 핀(7)이 상기 패드(3)의 가장자리에 접촉할 경우, 상기 패드(3)의 주변이 손상되는 현상이 심화될 수 있다. 이에 더하여, 반도체 소자의 고집적화 경향이 심화되고 있는 현 시점에서, 상기 패드(3)의 평면적도 계속 감소되고 있다. 이에 따라, 상기 프로브 핀(7)이 상기 패드(3)의 중앙부에 접촉할지라도, 상기 프로브 핀(7)의 미끌림 현상에 의하여 상기 패드(3)의 주변이 손상될 수 있다. 이러한 경우, 반도체 소자의 신뢰성이 크게 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 패드와 접촉하는 프로브 핀의 미끌림 현상을 최소화할 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 패드와 접촉하는 프로브 핀의 미끌림 현상을 최소화할 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명은 상술한 기술적 과제를 해결하기 위한 패드를 갖는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 형성된 층간절연막 및, 상기 층간절연막의 소정영역 상에 배치된 패드를 포함한다. 상기 패드를 덮되, 상기 패드의 소정영역을 노출시키는 개구부를 갖는 페시베이션층이 배치된다. 상기 노출된 패드의 일부 상에 형성되되, 상기 페시베이션층과 동일한 물질로 이루어진 적어도 하나의 미끌림 방지 패턴(slide stop pattern)이 배치된다.
구체적으로, 상기 노출된 패드의 상부면은 그것의 중앙부를 둘러싸는 루프 형태의 미끌림 방지 영역을 포함하는 것이 바람직하다. 이 경우에, 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역내에 배치되는 것이 바람직하다. 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역을 따라 배치된, 복수개의 돌기들, 루프형태의 라인 패턴, 또는 복수개의 바 패턴들일 수 있다. 상기 바 패턴들은 메쉬 형태로 배치될 수 있다.
본 발명은 상술한 다른 기술적 과제를 해결하기 위한 패드를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막의 소정영역 상에 패드를 형성하는 단계를 포함한다. 상기 패드를 갖는 기판 전면에 페시베이션층을 형성한다. 상기 페시베이션층을 패터닝하여 상기 패드의 소정영역을 노출시키는 개구부와, 상기 노출된 패드의 일부 상에 배치된 적어도 하나의 미끌림 방지 패턴을 형성한다. 상기 미끌림 방지 패턴은 상기 페시베이션층과 동일한 물질로 형성된다.
구체적으로, 상기 개구부 및 미끌림 방지 패턴은 동시에 형성되는 것이 바람직하다. 상기 노출된 패드의 상부면은 그것의 중앙부를 둘러싸는 루프 형태의 미끌림 방지 영역을 포함하는 것이 바람직하다. 이때, 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역 내에 형성되는 것이 바람직하다. 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역을 따라 배치된, 복수개의 돌기들, 루프형태의 라인 패턴 또는 복수개의 바 패턴들로 형성될 수 있다. 상기 바 패턴들은 메쉬 형태로 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 패드를 갖는 반도체 소자를 나타내는 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4 및 도 5를 참조하면, 반도체 기판(100, 이하 기판이라고 함) 상에 층간절연막(102)이 배치된다. 상기 기판(100)과 상기 층간절연막(102) 사이에는 여러 형태의 단위 소자들이 배치될 수 있다. 예를 들면, 상기 단위 소자들은 전계 효과 트랜지스터들, 캐패시터, 또는 배선들이 적층될 수 있다. 상기 층간절연막(102)은 실리콘 산화막으로 이루어질 수 있다.
상기 층간절연막(102) 상에 패드(104)가 배치된다. 상기 패드(104)은 비저항이 낮은 도전막, 예컨대, 알루미늄, 텅스텐 또는 구리로 형성될 수 있다. 상기 패드(104)가 구리로 형성될 경우, 상기 패드(104)는 상기 층간절연막(102) 상에 형성된 몰드층(미도시함) 내에 배치될 수 있다. 상기 패드(104)는 하부의 다른 단위 소자들과 전기적으로 접속할 수 있다.
페시베이션층(108)이 상기 패드(104)를 덮는다. 상기 페시베이션층(108)은 반도체 소자을 외부환경으로 부터 보호하는 절연막을 포함한다. 개구부(110)가 상기 페시베이션층(108)을 관통하여 상기 패드(104)의 소정영역을 노출시킨다. 상기 페시베이션층(108)이 상기 반도체 소자을 보호하기 위하여, 상기 개구부(110)의 측벽은 상기 패드의 가장자리 상에 배치될 수 있다. 상기 페시베이션(108)은 차례로 적층된 제1 보호막(106) 및 제2 보호막(107)을 포함할 수 있다. 상기 제2 보호막(107)은 수분 또는 압력등의 외부환경으로 부터 반도체 소자을 보호할 수 있는 절연막으로 이루어진다. 예를 들면, 상기 제2 보호막(107)은 실리콘 질화막으로 이루어질 수 있다. 상기 제1 보호막(106)도 외부환경으로 부터 상기 반도체 소자을 보호하는 절연막으로 이루어질 수 있다. 또한, 상기 제1 보호막(106)은 상기 제2 보호막(107) 및 상기 반도체 소자간의 장력 스트레스를 완충하는 역할을 할수 있는 절연막으로 이루어질 수 있다. 예컨대, 상기 제1 보호막(106)은 실리콘 산화막으로 이루어질 수 있다.
상기 개구부(110)에 노출된 패드(104) 상에 적어도 하나의 미끌림 방지 패턴(108a)이 배치된다. 이때, 상기 미끌림 방지 패턴(108a)은 상기 페시베이션층(108)과 동일한 물질로 이루어진다. 상기 미끌림 방지 패턴(108a)은 차례로 적층된 제1 패턴(106a) 및 제2 패턴(107a)을 포함할 수 있다. 상기 제1 패턴(106a)은 상기 제1 보호막(106)과 동일한 물질이며, 상기 제2 패턴(107a)은 상기 제2 보호막(107)과 동일한 물질이다. 상기 미끌림 방지 패턴(108a)은 상기 노출된 패드(104)의 일부 상에 배치된다. 다시 말해서, 상기 노출된 패드(104)의 상부면는 외부와의 접촉을 위하여 노출된 부분과 상기 미끌림 방지 패턴(108a)이 배치된 부분으로 구분된다.
상기 노출된 패드(104)의 상부면에 그것의 중앙부(B)를 둘러싸는 루프형태의 미끌림 방지 영역(A)이 배치되는 것이 바람직하다. 상기 미끌림 방지 패턴(108a)은 상기 미끌림 방지 영역(A) 내에 위치하는 것이 바람직하다. 물론, 경우에 따라, 상기 미끌림 방지 패턴(108a)은 상기 노출된 패드(104)의 다른 영역에 배치될 수도 있다. 상기 미끌림 방지 패턴(108a)은 상기 개구부(110)의 측벽으로 부터 수평으로 이격되는 것이 바람직하다. 상기 미끌림 방지 패턴(108a)은, 도 4에 도시된 바와 같이, 상기 미끌림 방지 영역(A)을 따라 연장된 루프 형태의 라인 패턴일 수 있다.
상술한 구조의 반도체 소자에 있어서, 테스트를 위한 프로브 핀(115)이 상기 노출된 패드(104)에 접촉할때, 상기 미끌림 방지 패턴(108a)으로 작용하여 상기 프로브 핀(115)의 미끌림 현상을 최소화할 수 있다. 즉, 상기 프로브 핀(115)이 상기 패드(104)의 주변으로 벗어나는 현상을 최소화할 수 있다. 따라서, 상기 프로브 핀(115)의 미끌림 현상으로 야기되던 상기 패드(104) 주변의 손상을 최소화할 수 있다. 이에 더하여, 상기 미끌림 방지 패턴(108a)이 상기 미끌림 방지 영역(A) 내에 배치될 경우, 후속의 패키징(pakaging) 공정의 와이어본딩을 위한 패드(104)의 영역을 확보함과 동시에, 상기 프로브 핀(115)의 미끌림 현상을 최소화할 수 있다. 결과적으로, 종래의 패드 주변의 손상으로 야기되던 반도체 소자의 신뢰성이 저하되던 현상을 방지할 수 있다.
도 4에서는, 상기 미끌림 방지 패턴(108a)이 루프 형태의 라인 패턴으로 도시되어 있으나, 상기 미끌림 방지 패턴(108a)은 다른 형태를 가질 수도 있다. 이를 도 6a 및 도 6b를 참조하여 설명한다.
도 6a는 본 발명의 실시예에 따른 반도체 소자의 미끌림 방지 패턴의 다른 형태를 보여주는 평면도이다.
도 6a를 참조하면, 미끌림 방지 패턴들(108b)은 노출된 패드(104) 상에 배치된 복수개의 돌기들(108b)일 수 있다. 상기 돌기들(108b)은 차례로 적층된 제1 패턴(106b) 및 제2 패턴(107b)을 포함할 수 있다. 상기 제1 패턴(106b)은 제1 보호막(106)과 동일한 물질이며, 상기 제2 패턴(107b)은 상기 제2 보호막(107)과 동일한 물질이다. 상기 돌기들(108b)은 서로 이격되어 있으며, 상기 노출된 패드(104)의 상부면 전체에 걸쳐 균일하게 배치될 수 있다. 바람직하게는, 상기 돌기들(108b)은, 도 6a에 도시된 바와 같이, 상기 노출된 패드(104)의 중앙부(B)를 둘러싸는 루프 형태의 미끌림 방지 영역(A) 내에 배치될 수 있다. 상기 돌기들(108b)은 상기 미끌림 방지 영역(A) 내에 균일하게 배치되는 것이 바람직하다.
도 6b는 본 발명의 실시예에 따른 반도체 소자의 미끌림 방지 패턴의 또 다른 형태를 보여주는 평면도이다.
도 6b를 참조하면, 미끌림 방지 패턴들(108c)은 노출된 패드(104) 상에 배치된 복수개의 바 패턴들(108c)일 수 있다. 상기 바 패턴들(108c)은 메쉬(mesh) 형태로 배열될 수 있다. 상기 바 패턴들(108c)은 차례로 적층된 제1 패턴(106c) 및 제2 패턴(107c)을 포함할 수 있으며, 상기 제1 패턴(106c)은 제1 보호막(106)과 동일한 물질이며, 상기 제2 패턴(106c)은 제2 보호막(107)과 동일한 물질이다. 상기 바 패턴들(108c)은 미끌림 방지 영역(A) 내에 배치되는 것이 바람직하다. 즉, 상기 바 패턴들(108c)은, 도 6b에 도시된 바와 같이, 상기 미끌림 방지 영역(A)의 전역에 메쉬 형태로 배치될 수 있다.
도 7 및 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 7 및 도 8을 참조하면, 기판(100)에 층간절연막(102)을 형성한다. 상기 층간절연막(102)을 형성하기 전에, 상기 기판(100)에 반도체 소자가 요구하는 여러 종류의 단위 소자들(ex, 전계효과 트랜지스터, 캐패시터 또는 배선등)을 형성하는 단계들을 수행할 수 있다. 상기 층간절연막(102)은 실리콘 산화막으로 형성할 수 있다.
상기 층간절연막(102)의 소정영역 상에 패드(104)를 형성한다. 상기 패드(104)는 도 4 및 도 5를 참조하여 설명한 물질들과 동일한 물질로 형성할 수 있다.
상기 패드(104)를 갖는 기판(100) 전면에 페시베이션층(108)을 형성한다. 상기 페시베이션층(108)은 차례로 적층된 제1 및 제2 보호막들(106,107)을 포함할 수 있다. 상기 페시베이션층(108)은 반도체 소자를 외부환경등으로부터 보호할 수 있는 절연막을 포함한다. 상기 제1 및 제2 보호막들(106,107)은 각각 실리콘 산화막 및 실리콘 질화막으로 형성할 수 있다.
상기 페시베이션층(108) 상에 감광막(120)을 형성한다. 상기 감광막(120)에 노광 공정 및 현상 공정을 수행하여 상기 페시베이션층(108)의 소정영역을 노출시키는 감광막 개구부(122, photoresist opening)를 형성한다. 상기 노출된 페시베이션층(108)은 상기 패드(104)의 소정영역 상에 배치된다. 이와 동시에, 상기 감광막 개구부(122)에 노출된 페시베이션층(108) 상에 감광막 패턴(123)을 형성한다. 상기 감광막 패턴(123)은 도 4에 도시된 미끌림 방지 패턴(108a)을 정의한다.
이어서, 상기 감광막 패턴(123)을 마스크로 사용하여 상기 페시베이션층(108)을 식각하여 상기 패드(104)의 소정영역을 노출시키는 개구부(110) 및, 상기 노출된 패드(104) 상에 배치된 적어도 하나의 미끌림 방지 패턴(108a)을 형성한다. 상기 개구부(110) 및 미끌림 방지 패턴(108a)을 형성한 후에, 애슁 공정등을 수행하여 상기 감광막 패턴(123)을 제거함으로써, 도 4에 도시된 반도체 소자를 구현할 수 있다.
경우에 따라, 제1 포토리소그라피 공정을 포함하는 패터닝 공정을 수행하여 상기 미끌림 방지 패턴(108a)을 형성한 후에, 제2 포토리소그라피 공정을 포함하는 패터닝 공정을 수행하여 상기 개구부(110)를 형성할 수도 있으나, 상술한 상기 개구부(110) 및 미끌림 방지 패턴(108a)을 동시에 형성하는 것이 가장 바람직하다.
한편, 상기 감광막 패턴(123)이 도 6a의 돌기들(108b) 또는 도 6b이 바 패턴들(108c)을 정의할 경우, 도 6a의 반도체 소자 또는 도 6b의 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 형성 방법에 있어서, 상기 미끌림 방지 패턴(108a)으로 인하여, 종래의 프로브 핀의 미끌림 현상에 따른 반도체 소자의 신뢰성 저하를 최소화할 수 있다.
또한, 상기 미끌림 방지 패턴(108a)은 상기 패드(104)를 노출시키는 개구부(110)와 동시에 형성된다. 따라서, 상기 개구부(110)를 정의하는 포토마스크(미도시함)의 변경만으로 상기 미끌림 방지 패턴(108a)을 형성된다. 결과적으로, 상기 미끌림 방지 패턴(108a)은 공정시간을 증가하는 새로운 반도체 공정의 추가 없이 형성됨으로써, 반도체 제조시간의 증가에 따른 생산성 저하를 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 노출된 패드 상에 적어도 하나의 미끌림 방지 패턴이 배치된다. 이에 따라, 프로브 핀이 상기 패드에 접촉시, 상기 프로브 핀의 미끌림 현상을 최소화할 수 있다. 또한, 상기 프로브 핀이 상기 패드의 주변으로 벗어나는 현상을 최소화할 수 있다. 그 결과, 종래의 프로브 핀에 의한 패드 주변의 손상되는 현상을 방지하여 반도체 소자의 신뢰성 저하를 방지할 수 있다.
또한, 상기 미끌림 방지 패턴은 페시베이션층을 관통하여 상기 패드를 노출시키는 개구부와 동시에 형성될 수 있다. 이에 따라, 상기 미끌림 방지 패턴 형성을 위한 추가되는 공정시간이 없음으로, 추가되는 공정시간에 의한 생산성 저하를 방지할 수 있다.
도 1은 종래의 패드를 갖는 반도체 소자를 보여주는 단면도이다.
도 2는 종래의 반도체 소자에서 프로브 핀의 미끌림 현상을 설명하기 위한 단면도이다.
도 3은 종래의 반도체 소자에서 프로브 핀의 미끌림 현상을 보여주는 Visual SEM 사진이다.
도 4는 본 발명의 실시예에 따른 패드를 갖는 반도체 소자를 나타내는 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 6a는 본 발명의 실시예에 따른 반도체 소자의 미끌림 방지 패턴의 다른 형태를 보여주는 평면도이다.
도 6b는 본 발명의 실시예에 따른 반도체 소자의 미끌림 방지 패턴의 또 다른 형태를 보여주는 평면도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 4의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.

Claims (7)

  1. 반도체 기판 상에 형성된 층간절연막;
    상기 층간절연막의 소정영역 상에 형성된 패드;
    상기 패드를 덮되, 상기 패드의 소정영역을 노출시키는 개구부를 갖는 페시베이션층; 및
    상기 노출된 패드의 일부 상에 형성되되, 상기 페시베이션층과 동일한 물질로 이루어진 적어도 하나의 미끌림 방지 패턴을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 노출된 패드의 상부면은 상기 상부면의 중앙부를 둘러싸는 루프 형태의 미끌림 방지 영역을 포함하되, 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역 내에 배치되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 미끌림 방지 패턴은 상기 미끌림 방지 영역을 따라 배치된, 복수개의 돌기들, 루프형태의 라인 패턴 또는, 복수개의 바 패턴들로 이루어지되, 상기 바 패턴들은 메쉬 형태로 배치된 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막의 소정영역 상에 패드를 형성하는 단계;
    상기 패드를 갖는 기판 전면에 페시베이션층을 형성하는 단계; 및
    상기 페시베이션층을 패터닝하여 상기 패드의 소정영역을 노출시키는 개구부와, 상기 노출된 패드의 일부 상에 배치된 적어도 하나의 미끌림 방지 패턴을 형성하는 단계를 포함하되, 상기 미끌림 방지 패턴은 상기 페시베이션층과 동일한 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 개구부 및 미끌림 방지 패턴은 동시에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 노출된 패드의 상부면은 그것의 중앙부를 둘러싸는 루프 형태의 미끌림 방지 영역을 포함하되, 상기 미끌림 방지 패턴은 상기 미끌림 방지 영역 내에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 미끌림 방지 패턴은 상기 미끌림 방지 영역을 따라 배치된, 복수개의 돌기들, 루프형태의 라인 패턴 또는 복수개의 바 패턴들로 형성되되, 상기 바 패턴들은 메쉬 형태로 배치되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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CN102792466A (zh) * 2010-03-08 2012-11-21 日亚化学工业株式会社 半导体发光元件及其制造方法

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