KR20050057983A

KR20050057983A - 중계기 정합용 다중화 포트 장치 및 다중화 방법

Info

Publication number: KR20050057983A
Application number: KR1020030090222A
Authority: KR
Inventors: 박창민
Original assignee: 엘지전자 주식회사
Priority date: 2003-12-11
Filing date: 2003-12-11
Publication date: 2005-06-16

Abstract

본 발명은 기지국에 있어 메인 프로세서와 광 중계기 사이의 정합 장치에 관한 것으로, 특히 MPC 8260 CPM(Communications Processor Module:통신 프로세서 모듈, 이하 "CPM"이라 함) 자원인 MCC(Multi-Channel Controllers, 이하 "MCC"라 함)를 이용하여 다중 HDLC 통신 포트를 구현할 수 있는 중계기 정합용 다중 포트 장치 및 다중화 방법에 관한 것이다.

상기와 같은 제안된 본 발명인 중계기 정합용 다중 포트 장치를 이루는 구성수단은, 중계기 정합용 다중 장치에 있어서, HDLC 프로토콜을 처리하고 HDLC 데이터를 다중화된 채널을 통하여 송수신하는 통신 프로세서 모듈(CPM)과; 상기 통신 프로세서 모듈을 제어하는 MCC 디바이스 드라이버와; 상기 HDLC 데이터 프레임을 상기 통신 프로세서 모듈로부터 전달받아 하위 요소로 전달하거나 하위 요소로부터 전달된 HDLC 프레임을 상기 통신 프로세서 모듈로 전달하는 FPGA와; 상기 FPGA와 하위 요소와의 인터페이스를 지원하는 RS-422 드라이버;를 포함하여 이루어진 것을 특징으로 한다.

Description

중계기 정합용 다중화 포트 장치 및 다중화 방법{APPARATUS AND METHOD FOR MULTIPLEXING PORT ON MATCHING RELAY UNIT}

종래에는 광 중계기와 HDLC 통신을 위해 NIM2-RMH라는 전용 ASIC을 사용하여 HDLC 프로토콜 통신을 구현하였다. 그런데 상기 NIM2-RMH라는 전용 ASIC는 하나의 HDLC 통신 채널만을 지원하기 때문에 채널 수가 증가하면 그에 따라 NIM2-RMH라는 전용 ASIC의 실장 개수가 증가하게 되고, 필요한 채널 수 만큼의 NIM2-RMH라는 전용 ASIC를 보드에 실장하여만 했다.

도 1은 종래의 중계기 정합용 포트 장치의 구성도를 보여주는 것인데, 이를 참조하여 종래 구성의 동작을 설명하면 다음과 같다.

광 중계기와의 HDLC 통신을 위해서 서로간의 통신을 위한 전기적 특성 규격은 RS-422를 사용하여 연결하고, 그 내부의 프로토콜은 HDLC를 사용한다. 도 1에서 보여주는 NIM2-RMH라는 전용 ASIC는 HDLC 프로토콜을 처리하는 전용 ASIC이다. 한편, MPC 8260 프로세서는 해당 중계기로 데이터를 전송하기 위하여 HDLC 프로토콜을 전반적으로 제어한다.

도 1에서 보여주는 것처럼 HDLC 통신을 위하여 4개의 채널을 사용하고 있는데 각 채널의 HDLC 데이터를 처리하기 위하여 각 채널마다 NIM2-RMH라는 전용 ASIC를 두어 RS-422와 연결되어 있다.

상위 요소로부터 들어오는 HDLC 데이터는 MPC 8260 프로세서에서 동작하는 NIM2-RMH 디바이스 드라이버 동작에 의해 상기 4개의 채널 중에 하나 또는 그 이상의 채널을 통하여 NIM2-RMH라는 전용 ASIC과 연결된 RS-422로 전달되어 해당 광 중계기로 HDLC 데이터 프레임을 전송하는 것이다.

상기와 같이 종래 기술에 의한 광 중계기와의 통신에 의한다면 NIM2-RMH라는 전용 ASIC은 하나의 HDLC 채널만을 제공하기 때문에 다수개의 중계기와의 정합이 필요로 하는 경우에는 정합되는 중계기 만큼의 NIM2-RMH라는 전용 ASIC가 필요로 하여 중계기와의 정합장치를 설계하는데 많은 비용이 드는 문제점이 발생하고, 증가되는 NIM2-RMH라는 전용 ASIC이 실장되는 보드상의 공간적인 한계라는 문제점이 발생하고, 셀프내의 실장시 백보드 에지핀 수의 증가를 가져오기 때문에 형상이 바뀔 수 있는 문제점이 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로, 기지국에서 광 중계기와 HDLC 통신을 하기 위하여 필요로 하는 정합 장치를 구현함에 있어 MPC 8260 CPM 자원인 MCC를 사용하여 HDLC 데이터 프레임을 위한 채널을 다중화하여 중계기에 전송하는 것이 가능하게 하는 중계기 정합용 다중 포트 장치 및 다중화 방법을 제공하는 것을 그 목적으로 한다.

상기와 같은 기술적 과제를 해결하기 위하여 제안된 본 발명인 중계기 정합용 다중 포트 장치를 이루는 구성수단은,

중계기 정합용 다중 장치에 있어서,

HDLC 프로토콜을 처리하고 HDLC 데이터를 다중화된 채널을 통하여 송수신하는 통신 프로세서 모듈(CPM)과;

상기 통신 프로세서 모듈을 제어하는 MCC 디바이스 드라이버와;

상기 HDLC 데이터 프레임을 상기 통신 프로세서 모듈로부터 전달받아 하위 요소로 전달하거나 하위 요소로부터 전달된 HDLC 프레임을 상기 통신 프로세서 모듈로 전달하는 FPGA와;

상기 FPGA와 하위 요소와의 인터페이스를 지원하는 RS-422 드라이버;를 포함하여 이루어진 것을 특징으로 하고,

상기 통신 프로세서 모듈은, HDLC 메인 프레임을 서브 프레임으로 다중화하는 MCC(Multi-Channel Controllers)와, 상기 MCC로부터 전달된 서브 프레임을 타임 슬롯에 실어 FPGA부에 전달하는 SI(Serial Interface with Time-Slot Assigner)를 포함하여 이루어진 것을 특징으로 하고, 상기 메인 프레임은 4개의 채널에 의해 다중화되고, 각 채널에는 8개의 타임 슬롯이 배정되는 것을 특징으로 하며,

상기 FPGA는 상기 통신 프로세서 모듈(CPM)로부터 전달되는 각 서브 프레임을 버퍼링하여 HDLC 프레임으로 재조합하여 RS-422 드라이버에 전송하는 디먹스(DeMUX)와 RS-422 드라이버로부터 전달되는 HDLC 프레임을 서브 프레임의 동기에 맞추어 통신 프로세서 모듈로 전송하는 먹스(MUX)를 포함하여 이루어진 것을 특징으로 한다.

한편, 또 다른 본 발명인 중계기 정합용 다중화 방법을 이루는 구성수단은,

MCC 디바이스 드라이버에 의해 통신 프로세서 모듈(CPM)에 포함되는 MCC 및 SI를 초기화하는 단계와;

상기 초기화 후, 상위 요소로부터 전달된 HDLC 데이터를 서브 프레임으로 다중화하여 타임 슬롯에 실어 FPGA로 전송하는 다중화 단계와;

상기 전송된 서브 프레임을 재조합하여 RS-422 드라이버를 통해 하위 요소에 전송하는 단계;를 포함하여 이루어진 것을 특징으로 하고,

상기 초기화하는 단계는, MCC 및 SI 관련 레지스터를 초기 셋팅하고 MCC에 클럭을 공급하는 포트와 SI의 TDM과 사용할 채널을 인에이블 하는 과정을 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명인 중계기 정합용 다중 포트 장치 및 다중화 방법에 관한 구성작동과 바람직할 실시예를 상세히 설명한다. 도 2는 본 발명인 중계기 정합용 다중화 포트 장치를 구성하는 블록도이고, 도 3은 본 발명인 중계기 정합용 다중화 방법에 관한 절차도이다.

도 2에서 보여주는 것처럼 중계기 정합용 다중 포트 장치는 통신 프로세서 모듈(CPM)(10)과 MCC 디바이스 드라이버(20)와 FPGA(30)와 RS-422 드라이버(40)로 구성되어 있다.

통신 프로세서 모듈(10)은 상위 요소(교환국 또는 다른 기지국)로부터 전달되어 오는 HDLC 데이터를 HDLC 통신 프로토콜로 처리하고, HDLC 데이터 프레임을 다중화된 채널을 통하여 하위요소와 송수신하는 역할을 담당한다.

상기의 통신 프로세서 모듈 내에는 MCC(Multi-Channel Controllers)(11)와 SI(Serial Interface with Time-Slot Assigner)(12)로 구성되어 있어 들어오는 HDLC 데이터 프레임을 다중화된 채널을 통하여 타임 슬롯에 실어 하위 요소(중계기 등)에 전송하는 것이다. 즉, MCC에 의해서 HDLC 메인 프레임을 여러 개의 서브 프레임으로 다중화하고, 이렇게 다중화된 각 서브 프레임은 SI의 TDM(Time-Division MULTIPLEXING)을 통해 각 채널에 배정된 타임 슬롯에 실어서 FPGA부로 전달되는 것이다.

본 발명의 특징적인 사항인 채널 다중화를 위한 정합용 포트를 제공하기 위해 사용되는 MPC 8260 내의 CPM(통신 프로토콜 모듈)을 구성하는 MCC는 일반적으로 2개로 구성되어 통신 프로토콜 모듈을 지원한다. 각 MCC는 128개의 Serial, Full-Duplex 데이터 채널을 다룰 수 있는데, 128개의 채널을 32개의 채널씩 4개의 서브 그룹으로 나뉘어진다. 서브 그룹들은 CPM 내의 SI의 TDM을 통해 다중화되어 전송되는데, 채널에는 한 채널에 하나의 타임 슬롯이 배정되는 Normal 채널과 한꺼번에 여러 개의 타임 슬롯이 배정되는 Super 채널이 있으며, 각 채널을 HDLC 모드를 지원하는 것이다. 그런데 본 발명에서는 들어오는 HDLC 데이터 메인 프레임을 4개의 채널로 다중화되어 전송되고 각 채널은 8개의 타임 슬롯이 배정되는 HDLC 모드의 Super 채널을 사용하는 것이다.

MCC 디바이스 드라이버(20)는 상기 통신 프로세서 모듈을 전반적으로 제어하여 상위 요소에서 들어오는 HDLC 데이터를 상기 통신 프로세서 모듈에서 채널 다중화가 실행되고 타임 슬롯을 통하여 HDLC 데이터 프레임을 하위 요소에 전달될 수 있도록 통신 프로세서 모듈을 제어하는 것이다. 즉, MPC 디바이스 드라이버가 통신 프로세서 모듈을 제어하여 하나의 채널을 다중화하여 HDLC 데이터 프레임을 처리하기 위하여 전원이 공급되면 MPC 8260 CPM의 MPC 및 SI 관련 레지스터를 초기 세팅을 실시하고, MCC가 들어오는 프레임을 다중화하여 전송하는 것이 가능하게 하기 위하여 필요하는 클럭을 공급하는 포트를 인에이블 시키고, SI의 TDM과 사용하고자 하는 채널을 인에이블 시킨다.

FPGA(30)는 상기 HDLC 데이터 프레임을 상기 통신 프로세서 모듈로부터 전달받아 하위요소(중계기 등)에 전달하거나 반대로 하위 요소로부터 전달된 HDLC 프레임을 상기 통신 프로세서 모듈로 전달하는 역할을 담당한다. 상기의 FPGA는 디먹스(31)와 먹스(32)로 구성되어 각각 동작하는데, 디먹스는 통신 프로세서 모듈로부터 전달되는 데이터 프레임을 RS-422 드라이버로 전달하는 동작을 수행하고 먹스는 반대로 RS-422 드라이버로부터 전달되는 HDLC 프레임을 통신 프로세서 모듈로 전송하는 동작을 수행한다. 즉 디먹스는 시간적 간격을 두고 통신 프로세서 모듈로부터 전송되 오는 각 서브 프레임을 버퍼에 버퍼링을 하였다가 채널별로 연속적으로 이어진 HDLC 포맷의 프레임으로 재조합을 하여 RS-422 드라이버로 전송을 하는 역할을 수행하고, 먹스는 RS-422 드라이버를 통해 중계기로부터 전달되오는 HDLC 프레임을 각 채널별로 HDLC 프레임을 버퍼링을 하였다가 각 채널의 프레임을 서브 프레임 동기에 맞추어 채널별로 나누어 통신 프로세서 모듈로 전송하는 역할을 수행하는 것이다.

RS-422 드라이버(40)는 상기 RPGA와 하위 요소인 중계기간의 인터페이스를 지원하는 역할을 수행하는 것으로 RS-422 통신 규격을 지원하는 칩이다. 즉, 말단의 통신은 RS-422 전기적 규격을 가지고 통신함으로써 통신 선로의 길이가 길어지고 통신 선로 장애에도 유리하게 되는 것이다.

다음은 중계기 정합용 다중화 방법의 절차도를 보여주는 첨부된 도 3을 참조하여 본 발명인 중계기 정합용 다중화 방법에 관한 구성작동과 바람직한 실시예를 상세히 설명한다.

먼저, 전원이 인가되면 채널 다중화를 통해 HDLC 데이터 프레임을 처리하기 위하여 MCC 디바이스 드라이버에 의해 통신 프로세서 모듈에 포함되는 MCC 및 SI를 초기화를 수행한다. 즉, 하나의 채널을 다중화하여 들어오는 HDLC 데이터 프레임(메인 프레임)을 각 서브 프레임으로 나누어 각 채널을 통하여 하위 요소에 전달하기 위해 필요로 하는 선행 동작을 수행하여야 하는데, MCC 및 SI 관련 레지스터를 초기 세팅을 하고, 정상적으로 채널 다중화를 수행하여 각 서브 프레임을 시간 간격을 두고 전송하기 위해 필요로 하는 MCC에 공급하는 클럭을 위한 포트를 인에이블하고, SI에서 각 서브 프레임을 채널 단위로 전송하기 위해 필요로 하는 타임 슬롯에 시간을 분할하여 전송하는 TDM과 HDLC 데이터 프레임을 전송하는데 사용할 채널을 인에이블 시킨다(S10).

상기와 같은 초기 셋팅을 통해 채널 다중화가 가능하게 되는데, 예를 들면 초기 셋팅을 통해서 타임 슬롯의 0부터 7까지는 채널 0번에 연결되고 타임 슬롯 8부터 15까지는 채널 1에 연결되고, 타임 슬롯 16부터 23까지는 채널 2에 연결되고 타임 슬롯 24부터 31까지는 채널 3에 연결되도록 한다. 상기와 같이 각 채널에 타임 슬롯이 할당이 되어 타임 슬롯 0부터 31을 통해 하나의 메인 프레임을 주고받게 되는 것이다.

하나의 메인 프레임에는 순서적으로 배정된 8개의 타임 슬롯이 한 묶음이 되는 총 4개의 서브 프레임으로 구성되어 있어, 4개의 채널이 하나의 메인 프레임 속에 서브 프레임으로 다중화되어 있는 것이다.

상기와 같이 초기화가 수행된 후에 상위요소로부터 전달되는 HDLC 데이터 프레임을 서브 프레임으로 다중화하여 타임 슬롯에 실어 FPGA로 전송하는 과정을 수행한다(S20). 즉, 상위 요소로부터 들어오는 하나의 HDLC 메인 프레임을 다중화된 4개의 채널을 통하여 각 서브 프레임을 각 채널을 통해 나누어서 하위 요소에 전송이 되게 하는 것이다.

상기와 같이 다중화되어 전송된 서브 프레임들은 FPGA에서 재조합되어 RS-422 드라이버를 통해 하위요소에 전송되는 동작을 수행한다. 즉, FPGA 에서는 각각의 시간적 간격을 두고 들어오는 각 서브 프레임을 순서대로 할당된 버퍼에 버퍼링을 하였다가 4개의 채널을 통하여 각 서브 프레임이 모두 버퍼링이 된 경우에, 이 4개의 서브 프레임을 하나의 메인 프레임으로 재조합을 하여 RS-422 드라이버를 통해 중계기와 같은 하위 요소에 전송하는 것이다(S30).

상기와 같은 동작들은 상위 요소(기지국 등)에서 하위 요소(중계기 등)로 HDLC가 다중화되어 전송되어지는 동작 흐름인데, 이하에서는 반대 경우에 해당하는 하위 요소에서 상위 요소로 들어오는 HDLC 데이터 프레임을 처리하는 과정을 살펴본다.

하위 요소로부터 전달되어 온 HDLC 데이터 프레임을 RS-422 드라이버를 통해 전달받은 FPGA의 먹스는 각 채널별로 HDLC 프레임을 버퍼링을 하였다가 각 채널의 프레임을 서브 프레임 동기에 맞추어 각각 64비트씩 나누어 통신 프로세서 모듈로 전송을 한다.

상기에서 64비트씩 분할하는 이유는 Super 채널의 타임 슬롯은 8비트씩 데이터를 처리하고 채널당 8개의 타임 슬롯을 배정하였으므로 각 채널당 64비트씩 배정되어 전송되기 때문이다. 따라서 서브 프레임 동기는 8개의 타임 슬롯이 차지하는 시간 간격 만큼이 되는 것이다. 즉, 타임 슬롯 0부터 7까지의 시간 간격에 들어온 서브 프레임은 채널 0번을 통하여 전달되는 데이터가 되고, 타임 슬롯 8부터 15까지는 채널 1번을 통하여 전달되는 데이터이고, 타임 슬롯 채널 16부터 23까지는 채널 2번 그리고 타임 슬롯 24부터 31까지는 채널 3번에 관련된 데이터가 되는 것이다.

상기와 같인 수신된 데이터들은 MCC 디바이스 드라이버에서 세팅된 대로 타임 슬롯 0부터 7 사이에 들어온 데이터는 채널 0번과 연결된 수신 버퍼에 버퍼링되고, 타임 슬롯 8부터 15 사이에 들어온 데이터는 채널 1번과 연결된 수신 버퍼에 버퍼링되고, 타임 슬롯 16부터 23 사이에 들어온 데이터는 채널 2번과 연결된 수신 버퍼에 버퍼링되며, 타임 슬롯 24부터 31 사이에 들어온 데이터는 채널 3번과 연결된 수신 버퍼에 버퍼링되는 것이다. 이와 같이 각 채널과 연결되는 버퍼에 시간 간격을 두고 데이터가 버퍼링됨으로써 각 채널별로 프레임을 구별할 수 있는 것이다.

즉, 각 채널별로 수신 버퍼가 있고, 채널 별로 수신 버퍼가 하나의 HDLC 프레임 포맷이 되면 통신 프로세서 모듈에서 인터럽트가 발생하게 된다. 인터럽트가 발생되면 MPC 8269 에서 실행되고 있는 MCC 디바이스 드라이버의 인터럽트 루틴이 호출되고, 호출된 서비스 루틴은 몇번 채널에서 인터럽트가 발생되었는지 MCC가 세팅하는 인터럽트 테이블을 검사하여 인터럽트를 발생시킨 채널의 수신 버퍼에 있는 HDLC 프레임을 상위 요소에 전달하는 것이다.

상기와 같은 구성수단과 바람직한 실시예를 가지는 본 발명인 중계기 정합용 다중 포트 장치 및 다중화 방법에 의하면, 중계기와의 HDLC 통신을 위한 정합 장치를 구현함에 있어 종래와 같이 NIM2-RMH ASIC를 사용하지 않고 기존의 MPC 8260의 CPM 자원인 MCC를 사용하여 정합 장치를 제공하기 때문에 채널을 다중화하여 다수의 중계기와 정합할 수 있고, 원가 절감의 효과가 있다.

또한 한 채널의 통신 라인만 필요하기 때문에 백 보드의 에지핀 수를 감소시킬 수 있고, 보드 내의 레이아웃(Layout)이 단순해지는 있는 효과가 있다.

도 1은 종래의 중계기 정합용 포트 장치의 구성도이다.

도 2는 본 발명인 중계기 정합용 다중화 포트 장치를 구성하는 블록도이다.

도 3은 본 발명인 중계기 정합용 다중화 방법에 관한 절차도이다.

Claims

중계기 정합용 다중 장치에 있어서,

HDLC 프로토콜을 처리하고 HDLC 데이터를 다중화된 채널을 통하여 송수신하는 통신 프로세서 모듈(CPM)과;

상기 통신 프로세서 모듈을 제어하는 MCC 디바이스 드라이버와;

상기 HDLC 데이터 프레임을 상기 통신 프로세서 모듈로부터 전달받아 하위 요소로 전달하거나 하위 요소로부터 전달된 HDLC 프레임을 상기 통신 프로세서 모듈로 전달하는 FPGA와;

상기 FPGA와 하위 요소와의 인터페이스를 지원하는 RS-422 드라이버;를 포함하여 이루어진 것을 특징으로 하는 중계기 정합용 다중 포트 장치.
청구항 1에 있어서,

상기 통신 프로세서 모듈은, HDLC 메인 프레임을 서브 프레임으로 다중화하는 MCC(Multi-Channel Controllers)와, 상기 MCC로부터 전달된 서브 프레임을 타임 슬롯에 실어 FPGA부에 전달하는 SI(Serial Interface with Time-Slot Assigner)를 포함하여 이루어진 것을 특징으로 하는 중계기 정합용 다중 포트 장치.
청구항 2에 있어서,

상기 메인 프레임은 4개의 채널에 의해 다중화되고, 각 채널에는 8개의 타임 슬롯이 배정되는 것을 특징으로 하는 중계기 정합용 다중 포트 장치.
청구항 1에 있어서,

상기 FPGA는 상기 통신 프로세서 모듈(CPM)로부터 전달되는 각 서브 프레임을 버퍼링하여 HDLC 프레임으로 재조합하여 RS-422 드라이버에 전송하는 디먹스(DeMUX)와 RS-422 드라이버로부터 전달되는 HDLC 프레임을 서브 프레임의 동기에 맞추어 통신 프로세서 모듈로 전송하는 먹스(MUX)를 포함하여 이루어진 것을 특징으로 하는 중계기 정합용 다중 포트 장치.
MCC 디바이스 드라이버에 의해 통신 프로세서 모듈(CPM)에 포함되는 MCC 및 SI를 초기화하는 단계와;

상기 초기화 후, 상위 요소로부터 전달된 HDLC 데이터를 서브 프레임으로 다중화하여 타임 슬롯에 실어 FPGA로 전송하는 다중화 단계와;

상기 전송된 서브 프레임을 재조합하여 RS-422 드라이버를 통해 하위 요소에 전송하는 단계;를 포함하여 이루어진 것을 특징으로 하는 중계기 정합용 다중화 방법.
청구항 5에 있어서,

상기 초기화하는 단계는, MCC 및 SI 관련 레지스터를 초기 셋팅하고 MCC에 클럭을 공급하는 포트와 SI의 TDM과 사용할 채널을 인에이블 하는 과정을 포함하여 이루어진 것을 특징으로 하는 중계기 정합용 다중화 방법.