KR20050057784A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 금속 배선 주변의 절연물질을 제거하고 금속 배선의 주변 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 층간 절연막 형성 방법{Method of forming a inter insulating layer in a semiconductor device}
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 유전율 낮출 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 배선에 의한 지연 및 상호간섭(Cross Talk)이 심각한 문제로 대두되고 있으며, 이를 해결하기 위하여 배선 구조에 기존의 Al/SiO2 대신 Cu/low-k 재료로의 전환이 빠르게 진행되고 있다. Cu는 전기도금 기술을 이용하여 불순물이 거의 없는 90nm급 이하의 좁은 배선 구조를 형성하는데 적용하고 있으며, 다양한 방식으로 low-k 재로의 k값을 낮추기 위한 시도와 이를 배선의 집적화(integration)에 적용하기 위한 노력이 진행되고 있다. k값을 낮추기 위한 방식으로 SiO2 계열에 F를 불순물로 첨가하는 방법(FSG), C-H기를 첨가하는 방법(Organosilicate glass; OSG), OSG 내부에 기공(Pore)을 미세하게 분포시키는 방법 등이 시도되고 있다. 이러한 노력에도 불구하고 현재까지 low-k 재료로는 k값이 3.85 정도인 FSG 만이 실용화되어 있을 뿐, k값이 2.9 이하인 OSG 계열 또는 k값이 2.3이하인 다공성 저유전(porous low-k)물 등을 적용하기에는 식각 공정이나 화학적 기계적 연마 공정을 실시하는데 어려움이 있어 실용화하지 못하고 있는 실정이다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 층간 절연막 형성 방법은 금속 배선 주변의 절연물질을 제거하고 금속 배선의 주변 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은 반도체 기판 상에 층간 절연막 및 캡핑층을 순차적으로 형성하는 단계와, 층간 절연막에 다마신 패턴을 형성하는 단계와, 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계와, 다마신 패턴을 도전 물질로 매립하여 금속 배선을 형성하는 단계, 및 금속 배선 주변의 층간 절연막을 식각하여 금속 배선 주변에 공기층을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은 반도체 기판 상에 층간 절연막 및 캡핑층을 순차적으로 형성하는 단계와, 층간 절연막에 다마신 패턴을 형성하는 단계와, 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계와, 다마신 패턴을 도전 물질로 매립하여 금속 배선을 형성하는 단계와, 금속 배선 주변의 캡핑층에 식각 공정으로 개구부를 형성하는 단계, 및 개구부를 통해 금속 배선 주변의 층간 절연막을 제거하여 금속 배선의 구변에 공기층을 형성하는 단계를 포함한다.
상기에서, 층간 절연막은 SiO2 또는 SiO2에 C, F, B, P, In 등의 불순물이 포함된 물질로 형성될 수 있다.
캡핑층은 SiC, Si3N4 또는 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN로 형성될 수 있다.
장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성될 수 있다.
다마신 패턴을 도전 물질로 매립하는 단계는, 다마신 패턴 내부에 금속 시드층을 형성하는 단계, 및 화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 도전 물질을 형성하는 단계를 포함한다. 여기서, 도전 물질이 구리 또는 구리 합금이 될 수 있으며, 구리 합금은 Cu에 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함된다.
개구부는 층간 절연막까지 형성될 수 있다. 또한, 개구부는 라인 형태나 홀의 형태로 형성될 수 있으며, 개구부의 폭이나 반경이 100Å 내지 0.5um로 제하되는 것이 바람직하다.
층간 절연막의 식각 공정은 HF 용액이나 BOE 용액에 반도체 기판을 담그는 방식으로 진행될 수 있으며, HF 용액이나 BOE 용액은 1:1 내지 20:1로 희석시켜 사용하는 것이 바람직하다. 한편, 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비에서 실시될 수 있다.
식각 공정 후 DI 워터로 반도체 기판을 세정하는 것이 바람직하다.
공기층을 형성한 후에는, 금속 배선을 포함한 전체 구조 상에 개구부가 닫히도록 또 다른 캡핑층을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상에 층간 절연막(102) 및 제1 캡핑층(103)을 순차적으로 형성한다.
상기에서, 층간 절연막(102)은 SiO2와 같은 실리콘 산화물이나, SiO2에 C, F, B, P, In 등의 불순물이 포함된 산화물로 형성할 수 있다.
제1 캡핑층(103)은 SiC, Si3N4 또는 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN으로 형성할 수 있으며, 500Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 다마신 공정으로 층간 절연막(104)에 다마신 패턴(104)을 형성한다. 이때, 듀얼 다마신 공정으로 층간 절연막(104)에 비아홀(도시되지 않음)과 트렌치(도시되지 않음)를 동시에 형성하여 듀얼 다마신 패턴을 형성할 수도 있다.
도 1c를 참조하면, 다마신 패턴(104)을 포함한 전체 구조 상에 장벽 금속층(105)을 형성한 후, 금속 시드층(106)을 형성한다.
장벽 금속층(105)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성할 수 있으며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다.
금속 시드층(106)은 구리나 구리 합금막으로 형성하는 것이 바람직하며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다. 이때, 구리 합금막에는 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함될 수 있다. 한편, 금속 시드층(106)은 다마신 패턴(104) 내부에만 형성할 수도 있다.
이어서, 다마신 패턴(104)을 금속 물질로 매립하여 금속 배선(107)을 형성한다. 여기서, 금속 배선(107)은 화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 형성할 수 있다.
이후, 화학적 기계적 연마 공정으로 제1 캡핑층(103) 상의 장벽 금속층(105), 금속 시드층(106)과 그 외의 전도성 물질들을 제거한다. 이때, 제1 캡핑층(103) 상부의 전도성 물질들을 완전하게 제거하기 위하여 화학적 기계적 연마 공정을 과도하게 실시할 수도 있으며, 이 경우 제1 캡핑층(103)이 최소한 500Å 이상 남아 있을 수 있도록 목표 연마 두께를 조절하는 것이 바람직하다.
도 1d를 참조하면, 금속 배선(107) 주변의 제1 캡핑층(103)에 식각 공정으로 개구부(108)를 형성한다. 이때, 제1 캡핑층(103)뿐만이 아니라 층간 절연막(102)까지 식각하여 개구부(108)를 형성할 수도 있다. 개구부(108)는 금속 배선(107)의 주변에 라인 형태나 홀의 형태로 형성할 수 있으며, 개구부(108)의 폭이나 반경을 100Å 내지 0.5um로 제한하는 것이 바람직하다.
도 1e를 참조하면, 실리콘 산화물 계열의 물질로 이루어진 층간 절연막(102)을 용해시킬 수 있는 화학용액(Chemical)에 반도체 기판(101)을 담구어 캡핑층(102)을 제외한 금속 배선(107) 주변의 층간 절연막(102)을 제거한다. 이렇게, 층간 절연막(102)을 용해시킬 수 있는 화학제품(Chemical)에 반도체 기판(101)을 담구면, 화학용액이 개구부(109)를 통해 침투하면서 층간 절연막(102)이 식각되어 공기층(109)이 형성되기 시작한다.
여기서, 화학용액은 층간 절연막(102)이 SiO2로 이루어진 경우, 이를 용해시킬 수 있는 HF 용액이나 BOE 용액에 반도체 기판(101)을 담구어 금속 배선(107) 주변의 층간 절연막(102)을 제거할 수 있다. 이때, 이들 용액은 1:1 내지 20:1로 희석시켜 사용하는 것이 바람직하다. 한편, 이들 용액에 반도체 기판(101)을 담그는 시간을 조절하여 층간 절연막(102)이 식각되는 양을 조절할 수 있다. 이러한 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비(Spin Etcher)를 사용하여 실시할 수 있다.
식각 공정이 완료된 후에는, DI 워터로 일정 시간(예를 들면, 최소한 30초 이상) 동안 세정을 실시하는 것이 바람직하다.
도 1f를 참조하면, 금속 배선(107) 주변의 층간 절연막(102)이 제거되면, 금속 배선(107)의 주변에는 공기층(109)이 형성된다. 공기층(109)에 포함된 공기의 유전상수 값은 1로써, 어떠한 물질보다도 유전상수 값이 낮다. 따라서, 금속 배선의 간격이 좁아지더라도 RC 지연이나 상호 간섭을 최소화할 수 있다.
도 1g를 참조하면, 금속 배선(107)을 포함한 전체 구조 상에 제2 캡핑층(110)을 형성한다. 이때, 제2 캡핑층(110)은 개구부(도 1g의 108)를 제거할 수 있는 두께로 형성하며, 개구부(도 1g의 108)의 폭이 너무 좁기 때문에 제2 캡핑층(110)에 의해 개구부(도 1g의 108)가 닫힌다. 한편, 개구부(도 1g의 108)가 형성된 상태에서 제2 캡핑층(110)이 형성되기 때문에, 공기층(109)이 형성된 공간의 저면이나 측벽에 제2 캡핑층의 물질(110a)이 일부 증착될 수 있으나, 이는 아주 미세한 양이기 때문에 유전상수에는 영향을 주지 않는다.
한편, 제2 캡핑층(110)을 형성하기 전에, NH3 가스와 같은 환원성 가스를 사용하여 금속 배선(107)의 표면에 형성된 자연 산화막을 제거할 수도 있다.
이후, 도면에서는 도시되어 있지 않지만, 상기의 방법을 반복 실시하여 금속 배선(107)을 포함한 반도체 기판(101)의 전체 구조 상에 또 다른 상부 금속 배선을 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 층간 절연막의 구조를 설명하기 위한 소자의 단면 사진들이다.
도 2a 및 도 2b를 참조하면, 금속 배선(110) 주변의 절연막이 제거되어 공기층(111)이 형성된 것을 볼 수 있다. 여기서, 제2 절연막(104)이 제거되면서 빈공간이 생기더라도 금속 배선(110)이 기둥 역할을 하면서 캡핑층(105)을 받혀주기 때문에 화학적 기계적 연마 공정과 같은 후속 공정을 무리없이 진행할 수 있다. 또한, 식각 시간에 따라 제2 절연막(104)이 잔류되는 양을 확인할 수 있다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(301) 상에 층간 절연막(302) 및 캡핑층(303)을 순차적으로 형성한다.
상기에서, 층간 절연막(302)은 SiO2와 같은 실리콘 산화물이나, SiO2에 C, F, B, P, In 등의 불순물이 포함된 산화물로 형성할 수 있다.
캡핑층(303)은 SiC, Si3N4 또는 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN으로 형성할 수 있으며, 500Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 3b를 참조하면, 다마신 공정으로 층간 절연막(304)에 다마신 패턴(304)을 형성한다. 이때, 듀얼 다마신 공정으로 층간 절연막(304)에 비아홀(도시되지 않음)과 트렌치(도시되지 않음)를 동시에 형성하여 듀얼 다마신 패턴을 형성할 수도 있다.
도 3c를 참조하면, 다마신 패턴(304)을 포함한 전체 구조 상에 장벽 금속층(305)을 형성한 후, 금속 시드층(306)을 형성한다.
장벽 금속층(305)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성할 수 있으며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다.
금속 시드층(306)은 구리나 구리 합금막으로 형성하는 것이 바람직하며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다. 이때, 구리 합금막에는 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함될 수 있다. 한편, 금속 시드층(306)은 다마신 패턴(304) 내부에만 형성할 수도 있다.
이어서, 다마신 패턴(304)을 금속 물질로 매립하여 금속 배선(307)을 형성한다. 여기서, 금속 배선(307)은 화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 형성할 수 있다.
이후, 화학적 기계적 연마 공정으로 캡핑층(303) 상의 장벽 금속층(305), 금속 시드층(306)과 그 외의 전도성 물질들을 제거한다. 이때, 캡핑층(303) 상부의 전도성 물질들을 완전하게 제거하기 위하여 화학적 기계적 연마 공정을 과도하게 실시할 수도 있으며, 이 경우 캡핑층(303)이 최소한 500Å 이상 남아 있을 수 있도록 목표 연마 두께를 조절하는 것이 바람직하다.
도 3d를 참조하면, 실리콘 산화물 계열의 물질로 이루어진 층간 절연막(302)을 용해시킬 수 있는 화학용액(Chemical)에 반도체 기판(301)을 담구어 캡핑층(303)을 제외한 금속 배선(307) 주변의 층간 절연막(302)을 제거한다. 이렇게, 층간 절연막(302)을 용해시킬 수 있는 화학제품(Chemical)에 반도체 기판(301)을 담구면, 화학용액이 캡핑층(303)과 장벽 금속층(305)의 계면으로 침투하면서 층간 절연막(302)이 식각되어 공기층(308)이 형성되기 시작한다.
여기서, 화학용액은 층간 절연막(302)이 SiO2로 이루어진 경우, 이를 용해시킬 수 있는 HF 용액이나 BOE 용액에 반도체 기판(301)을 담구어 금속 배선(307) 주변의 층간 절연막(302)을 제거할 수 있다. 이때, 이들 용액은 1:1 내지 20:1로 희석시켜 사용하는 것이 바람직하다. 한편, 이들 용액에 반도체 기판(301)을 담그는 시간을 조절하여 층간 절연막(302)이 식각되는 양을 조절할 수 있다. 이러한 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비(Spin Etcher)를 사용하여 실시할 수 있다.
식각 공정이 완료된 후에는, DI 워터로 일정 시간(예를 들면, 최소한 30초 이상) 동안 세정을 실시하는 것이 바람직하다.
도 3e를 참조하면, 금속 배선(307) 주변의 층간 절연막(302)이 제거되면, 금속 배선(307)의 주변에는 공기층(309)이 형성된다. 공기층(309)에 포함된 공기의 유전상수 값은 1로써, 어떠한 물질보다도 유전상수 값이 낮다. 따라서, 금속 배선의 간격이 좁아지더라도 RC 지연이나 상호 간섭을 최소화할 수 있다.
도 3f를 참조하면, NH3 가스와 같은 환원성 가스를 사용하여 금속 배선(307)의 표면에 형성된 자연 산화막을 제거한 후, 도 3a 내지 도 3e에서 설명한 방법을 반복 실시하여 금속 배선(307)을 포함한 반도체 기판(301)의 전체 구조 상에 또 다른 상부 금속 배선(309)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 금속 배선 주변의 절연물질을 제거하고 금속 배선의 주변 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 층간 절연막의 구조를 설명하기 위한 소자의 단면 사진들이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판 102, 302 : 층간 절연막
103, 303 : 제1 캡핑층 104, 304 : 다마신 패턴
105, 305 : 장벽 금속층 106, 306 : 금속 시드층
107, 307 : 금속 배선 108 : 개구부
109, 308 : 공기층 110, 110a : 제2 캡핑층
309 : 상부 금속 배선

Claims (15)

  1. 반도체 기판 상에 층간 절연막 및 캡핑층을 순차적으로 형성하는 단계;
    상기 층간 절연막에 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계;
    상기 다마신 패턴을 도전 물질로 매립하여 금속 배선을 형성하는 단계;
    상기 금속 배선 주변의 상기 층간 절연막을 식각하여 상기 금속 배선 주변에 공기층을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  2. 반도체 기판 상에 층간 절연막 및 캡핑층을 순차적으로 형성하는 단계;
    상기 층간 절연막에 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계;
    상기 다마신 패턴을 도전 물질로 매립하여 금속 배선을 형성하는 단계;
    상기 금속 배선 주변의 상기 캡핑층에 식각 공정으로 개구부를 형성하는 단계; 및
    상기 개구부를 통해 상기 금속 배선 주변의 상기 층간 절연막을 제거하여 상기 금속 배선의 구변에 공기층을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 층간 절연막이 SiO2 또는 상기 SiO2에 C, F, B, P 또는 In 불순물이 포함된 물질로 형성되는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 캡핑층이 SiC, Si3N4 또는 이들 물질에 산소 또는 탄소가 포함된 SiOC, SiCN, SiOCN로 형성되는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 장벽 금속층이 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성된 반도체 소자의 층간 절연막 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    제 1 항에 있어서, 상기 듀얼 다마신 패턴을 도전 물질로 매립하는 단계는,
    상기 다마신 패턴 내부에 금속 시드층을 형성하는 단계; 및
    화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 상기 도전 물질을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
  7. 제 6 항에 있어서,
    상기 도전 물질이 구리 또는 구리 합금인 반도체 소자의 층간 절연막 형성 방법.
  8. 제 7 항에 있어서,
    상기 구리 합금은 Cu에 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함되는 반도체 소자의 층간 절연막 형성 방법.
  9. 제 2 항에 있어서,
    상기 개구부가 상기 층간 절연막까지 형성되는 반도체 소자의 층간 절연막 형성 방법.
  10. 제 2 항 또는 제 9 항에 있어서,
    상기 개구부가 라인 형태나 홀의 형태로 형성되며 상기 개구부의 폭이나 반경이 100Å 내지 0.5um인 반도체 소자의 층간 절연막 형성 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 층간 절연막의 식각 공정이 HF 용액이나 BOE 용액에 상기 반도체 기판을 담그는 방식으로 진행되는 반도체 소자의 층간 절연막 형성 방법.
  12. 제 11 항에 있어서,
    상기 HF 용액이나 BOE 용액이 1:1 내지 20:1로 희석된 반도체 소자의 층간 절연막 형성 방법.
  13. 제 11 항에 있어서,
    상기 식각 공정이 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비에서 실시되는 반도체 소자의 층간 절연막 형성 방법.
  14. 제 11 항에 있어서,
    상기 식각 공정 후 DI 워터로 상기 반도체 기판을 세정하는 반도체 소자의 층간 절연막 형성 방법.
  15. 제 2 항에 있어서,
    상기 금속 배선을 포함한 전체 구조 상에 상기 개구부가 닫히도록 또 다른 캡핑층을 형성하는 단계를 더 포함하는 반도체 소자의 층간 절연막 형성 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008036385A1 (en) * 2006-09-21 2008-03-27 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7649239B2 (en) 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US8329582B2 (en) 2009-02-10 2012-12-11 Hynix Semiconductor Inc. Semiconductor device and method of manufacturing the same
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9960110B2 (en) 2011-12-30 2018-05-01 Intel Corporation Self-enclosed asymmetric interconnect structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
JP2002110785A (ja) * 2000-09-27 2002-04-12 Sony Corp 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649239B2 (en) 2006-05-04 2010-01-19 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7923760B2 (en) 2006-05-04 2011-04-12 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US8394701B2 (en) 2006-05-04 2013-03-12 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
WO2008036385A1 (en) * 2006-09-21 2008-03-27 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US7772702B2 (en) 2006-09-21 2010-08-10 Intel Corporation Dielectric spacers for metal interconnects and method to form the same
US8329582B2 (en) 2009-02-10 2012-12-11 Hynix Semiconductor Inc. Semiconductor device and method of manufacturing the same
US9960110B2 (en) 2011-12-30 2018-05-01 Intel Corporation Self-enclosed asymmetric interconnect structures
US8772938B2 (en) 2012-12-04 2014-07-08 Intel Corporation Semiconductor interconnect structures
US9064872B2 (en) 2012-12-04 2015-06-23 Intel Corporation Semiconductor interconnect structures
US9455224B2 (en) 2012-12-04 2016-09-27 Intel Corporation Semiconductor interconnect structures
US9754886B2 (en) 2012-12-04 2017-09-05 Intel Corporation Semiconductor interconnect structures

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