KR20050056342A - Method for forming isolation layer of semiconductor device - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 필드영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막, 패드질화막 및 필드영역을 한정하는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막 및 패드산화막을 차례로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 감광막패턴을 제거한 후, 상기 결과물 상에 산화막을 형성하는 단계; 상기 잔류된 패드질화막이 노출되는 시점까지 상기 산화막을 에치백하여, 상기 잔류된 패드질화막과 패드산화막의 측면에 산화막 스페이서를 형성하는 단계; 상기 노출된 패드질화막과 산화막 스페이서를 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 상기 트렌치 깊이의 1/2 내지 2/3 정도를 갭필하도록 제1갭필산화막을 형성하는 단계; 상기 제1갭필산화막으로 갭필되지 않은 상기 트렌치내의 양측면에 선택적 에피택시 성장 공정을 진행하여 실리콘 에피층을 형성하여, 액티브 영역을 확장시키는 단계; 상기 트렌치가 매립되도록 기판 전면에 제2갭필산화막을 형성하는 단계; 상기 잔류된 패드질화막이 노출되는 시점까지 상기 제2갭필산화막을 씨엠피하여 소자분리막을 형성하는 단계; 및 상기 패드질화막을 습식 식각으로 제거한 다음, 상기 기판 결과물에 세정 공정을 실시하여 상기 패드산화막을 제거하는 단계를 포함한다.The present invention discloses a device isolation film forming method of a semiconductor device that can improve the reliability of the device. The disclosed method comprises the steps of providing a silicon substrate with defined field and active regions; Sequentially forming a photoresist layer pattern defining a pad oxide layer, a pad nitride layer, and a field region on the silicon substrate; Etching the pad nitride layer and the pad oxide layer in sequence using the photoresist pattern as an etch barrier to expose a substrate portion corresponding to the field region; Removing the photoresist pattern and forming an oxide film on the resultant; Etching back the oxide layer until the remaining pad nitride layer is exposed, thereby forming an oxide spacer on side surfaces of the pad nitride layer and the pad oxide layer; Etching the silicon substrate using the exposed pad nitride layer and the oxide spacer as an etch barrier to form a trench; Forming a first gap fill oxide layer in the trench so as to gap fill 1/2 to 2/3 of the trench depth; Performing a selective epitaxy growth process on both sides of the trench not gap-filled with the first gap fill oxide layer to form a silicon epitaxial layer, thereby expanding an active region; Forming a second gap fill oxide layer on an entire surface of the substrate to fill the trench; Forming a device isolation layer by CMPing the second gap fill oxide layer until the remaining pad nitride layer is exposed; And removing the pad oxide layer by wet etching the pad nitride layer and then performing a cleaning process on the substrate.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시에 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지하고, 액티브영역을 확장시키기 위한 반도체 소자의 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to prevent the occurrence of moat at the upper edge of the device isolation film during the formation of the device isolation film using a shallow trench isolation (STI) process, The present invention relates to a device isolation film forming method of a semiconductor device for expanding the device.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device isolation region must be reduced in order to increase the width of the device region relatively in the trend that the width of the device region is decreasing.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다. Therefore, a device isolation film formation method using an STI process having a small width and excellent device isolation characteristics has been proposed in place of the device isolation film by the LOCOS process. Currently, most semiconductor devices form a device isolation film by applying an STI process. have.
종래의 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다. A method of forming a device isolation layer of a semiconductor device using a conventional shallow trench isolation (STI) process will be described below with reference to FIGS. 1A to 1E.
종래의 반도체 소자의 소자분리막 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 필드영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(11) 상에 패드산화막(12), 패드질화막(13) 및 상기 필드영역을 한정하는 감광막패턴(14)을 차례로 형성한다.In the conventional method of forming an isolation layer of a semiconductor device, as shown in FIG. 1A, first, a pad oxide film 12 is formed on a silicon substrate 11 having a field region (not shown) and an active region (not shown). The pad nitride film 13 and the photoresist pattern 14 defining the field region are sequentially formed.
그런다음, 도 1b에 도시된 바와 같이, 상기 감광막패턴(14)을 식각 장벽으로 이용하여 상기 패드질화막(13) 및 패드산화막(12)을 차례로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시킨다.Subsequently, as shown in FIG. 1B, the pad nitride layer 13 and the pad oxide layer 12 are sequentially etched using the photoresist pattern 14 as an etch barrier to expose a substrate portion corresponding to the field region. .
이어서, 도 1c에 도시된 바와 같이, 상기 감광막패턴을 제거하고, 상기 식각 후 잔류된 패드질화막(13)을 식각 장벽으로 이용하여 상기 실리콘 기판(11)을 소정 깊이 만큼 식각하여 트렌치(Trench)(15)를 형성한다. 그리고, 상기 트렌치(15)가 완전 매립되도록 상기 결과의 기판 전면에 갭필산화막(Gap Fill Oxide)(16)을 증착한다. Subsequently, as shown in FIG. 1C, the photoresist pattern is removed, and the silicon substrate 11 is etched by a predetermined depth using the pad nitride film 13 remaining after the etching as an etch barrier to form a trench ( 15). Then, a gap fill oxide 16 is deposited on the entire surface of the resultant substrate so that the trench 15 is completely buried.
다음으로, 도 1d에 도시된 바와 같이, 상기 잔류된 패드질화막이 노출될 때까지 상기 갭필산화막(15)을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 트렌치형의 소자분리막(16a)을 형성한다. 이어서, 상기 트렌치(15) 식각시의 식각 장벽으로 사용된 상기 패드질화막을 H3PO4 용액을 이용하여 습식 식각 공정으로 제거한다.Next, as shown in FIG. 1D, the gap fill oxide layer 15 is chemically mechanically polished (CMP) until the remaining pad nitride layer is exposed to form a trench isolation device 16a. To form. Subsequently, the pad nitride layer used as an etching barrier during the trench 15 etching is removed by a wet etching process using an H 3 PO 4 solution.
그리고 나서, 도 1e에 도시된 바와 같이, 상기 기판 결과물에 대해 HF 용액을 이용한 세정 공정을 실시하여 상기 패드산화막을 제거한다.Then, as illustrated in FIG. 1E, the pad oxide film is removed by performing a cleaning process using an HF solution on the substrate resultant.
그러나, 전술한 바와 같은 종래의 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법에서는 다음과 같은 문제점이 발생된다. However, the following problem occurs in the method of forming a device isolation film of a semiconductor device using the conventional STI process as described above.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도이다. 2 is a cross-sectional view illustrating a problem according to the prior art.
종래의 기술에서는 패드질화막의 식각 공정 및 패드산화막의 HF 용액을 이용한 세정 공정이 진행됨에 따라서, 2에 도시된 바와 같이, 소자분리막(22) 상단 가장자리의 갭필산화막 부분이 과도하게 침식되어 모트(Moat : M)가 발생하게 되며, 이러한 모트(M)는 소자의 전기적 특성을 저하시킨다.In the prior art, as the etching process of the pad nitride layer and the cleaning process using the HF solution of the pad oxide layer proceed, the gap fill oxide portion of the upper edge of the device isolation layer 22 is excessively eroded, as shown in FIG. : M) is generated, and the mote M deteriorates the electrical characteristics of the device.
예컨대, 모트(M)는 트랜지스터의 폭 방향으로 뾰족한 턱을 만들게 되어 국부적인 전계 집중 현상을 유발하여 기생 트랜지스터를 형성하게 되며, 이로 인해, 문턱전압(Vt) 강하 현상 및 험프(Hump) 현상이 유발된다. For example, the mort M makes a sharp jaw in the width direction of the transistor, causing a local electric field concentration phenomenon to form a parasitic transistor, which causes a threshold voltage drop and a hump phenomenon. do.
또한, 트랜지스터의 크기가 작아질 수록 액티브영역의 폭이 감소되므로, 폭에 의한 효과가 영향을 미치게 되어, 폭에 따라 Vt가 감소하는 INWE(Inverse Narrow Width Effect) 현상을 초래함으로써, 결국, 비정상적인 소자 동작을 유발하게 된다. In addition, as the size of the transistor decreases, the width of the active region decreases, so that the effect of the width affects, resulting in an INWE (Inverse Narrow Width Effect) phenomenon in which Vt decreases with width, resulting in an abnormal device. Will cause motion.
도 2에서 미설명된 도면부호 21은 실리콘 기판을 나타낸다.Reference numeral 21, not described in FIG. 2, denotes a silicon substrate.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, STI 공정을 이용한 소자분리막 형성시에 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지하고, 액티브영역을 확장시켜 INWE(Inverse Narrow Width Effect) 현상을 방지함으로써, 비정상적인 소자 동작의 유발을 방지함은 물론, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to prevent the occurrence of a moat (Moat) at the upper edge of the device isolation layer when forming the device isolation layer using the STI process, and to extend the active region to INWE (Inverse Narrow) It is an object of the present invention to provide a method of forming a device isolation layer of a semiconductor device capable of preventing an abnormal device operation and improving device reliability by preventing a phenomenon.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 필드영역과 액티브영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 패드산화막, 패드질화막 및 필드영역을 한정하는 감광막패턴을 차례로 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막 및 패드산화막을 차례로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시키는 단계; 상기 감광막패턴을 제거한 후, 상기 결과물 상에 산화막을 형성하는 단계; 상기 잔류된 패드질화막이 노출되는 시점까지 상기 산화막을 에치백하여, 상기 잔류된 패드질화막과 패드산화막의 측면에 산화막 스페이서를 형성하는 단계; 상기 노출된 패드질화막과 산화막 스페이서를 식각 장벽으로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 상기 트렌치 깊이의 1/2 내지 2/3 정도를 갭필하도록 제1갭필산화막을 형성하는 단계; 상기 제1갭필산화막으로 갭필되지 않은 상기 트렌치내의 양측면에 선택적 에피택시 성장 공정을 진행하여 실리콘 에피층을 형성하여, 액티브 영역을 확장시키는 단계; 상기 트렌치가 매립되도록 기판 전면에 제2갭필산화막을 형성하는 단계; 상기 잔류된 패드질화막이 노출되는 시점까지 상기 제2갭필산화막을 씨엠피하여 소자분리막을 형성하는 단계; 및 상기 패드질화막을 습식 식각으로 제거한 다음, 상기 기판 결과물에 세정 공정을 실시하여 상기 패드산화막을 제거하는 단계를 포함한다.In order to achieve the above object, a method of forming a device isolation film of a semiconductor device according to the present invention includes providing a silicon substrate in which a field region and an active region are defined; Sequentially forming a photoresist layer pattern defining a pad oxide layer, a pad nitride layer, and a field region on the silicon substrate; Etching the pad nitride layer and the pad oxide layer in sequence using the photoresist pattern as an etch barrier to expose a substrate portion corresponding to the field region; Removing the photoresist pattern and forming an oxide film on the resultant; Etching back the oxide layer until the remaining pad nitride layer is exposed, thereby forming an oxide spacer on side surfaces of the pad nitride layer and the pad oxide layer; Etching the silicon substrate using the exposed pad nitride layer and the oxide spacer as an etch barrier to form a trench; Forming a first gap fill oxide layer in the trench so as to gap fill 1/2 to 2/3 of the trench depth; Performing a selective epitaxy growth process on both sides of the trench not gap-filled with the first gap fill oxide layer to form a silicon epitaxial layer, thereby expanding an active region; Forming a second gap fill oxide layer on an entire surface of the substrate to fill the trench; Forming a device isolation layer by CMPing the second gap fill oxide layer until the remaining pad nitride layer is exposed; And removing the pad oxide layer by wet etching the pad nitride layer and then performing a cleaning process on the substrate.
여기서, 상기 패드산화막은 50~200Å의 두께로 형성하고, 상기 패드질화막은 1000~2000Å의 두께로 형성하며, 상기 감광막패턴은 3000~10000Å의 두께로 형성한다. 그리고, 상기 감광막패턴을 에셔(Asher) 공정으로 제거한다. 또한, 상기 산화막은 화학적 기상 증착(CVD) 방식을 이용하여 200~800Å의 두께로 형성한다. 그리고, 상기 트렌치 형성 공정은, 15mT의 압력, 450W의 상부파워 및 200W의 하부파워를 인가하여 진행한다. 또한, 상기 트렌치는 2500~4000Å의 깊이 및 60~90°의 경사를 갖도록 형성하며, 상기 트렌치 형성 시, 식각 가스로서 100~150sccm의 HBr와 35~70sccm의 Cl2를 혼합 조절하여 사용하거나, 10sccm의 N2, 150sccm의 HBr, 35sccm의 Cl2, 및 8sccm의 O2의 혼합가스를 사용한다. 그리고, 상기 실리콘 에피층은 650~900℃의 온도 및 10~100Torr의 압력 조건에서 20~300Å의 두께로 형성하며, 이때, 소오스 가스로서 DCS(SiCl2H2), SiH4 및 Si2H6 가스 중 어느하나를 사용하고, 에천트로서 HCl 및 Cl2 혼합가스를 사용한다. 그리고, 상기 제1, 제2갭필산화막의 두께의 합이 4000~6000Å 정도 되도록 형성한다.Here, the pad oxide film is formed to a thickness of 50 ~ 200Å, the pad nitride film is formed to a thickness of 1000 ~ 2000Å, the photosensitive film pattern is formed to a thickness of 3000 ~ 10000Å. The photoresist pattern is removed by an Asher process. In addition, the oxide film is formed to a thickness of 200 ~ 800Å by chemical vapor deposition (CVD) method. The trench forming process is performed by applying a pressure of 15 mT, an upper power of 450 W, and a lower power of 200 W. In addition, the trench is formed to have a depth of 2500 ~ 4000Å and an inclination of 60 ~ 90 °, when forming the trench, 100 to 150 sccm HBr and 35 to 70 sccm Cl2 as a etch gas is used by mixing and adjusting, or 10sccm A mixed gas of N2, 150 sccm HBr, 35 sccm Cl2, and 8 sccm O2 is used. The silicon epi layer is formed at a thickness of 20 to 300 kPa at a temperature of 650 to 900 ° C. and a pressure of 10 to 100 Torr. In this case, any one of DCS (SiCl 2 H 2), SiH 4 and Si 2 H 6 gas is used as a source gas. As an etchant, a mixture of HCl and Cl2 is used. Then, the sum of the thicknesses of the first and second gap fill oxide films is about 4000 to 6000 kPa.
본 발명에 따르면, 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있는 것은 물론, 액티브영역을 확장시킬 수 있기 때문에 험프(Hump) 및 INWE(Inverse Narrow Width Effect) 현상에 의한 비정상적인 소자 동작의 유발을 방지하여 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, it is possible to prevent the occurrence of moat at the upper edge of the device isolation layer and to extend the active region, thereby causing abnormal device operation due to the Hump and Inverse Narrow Width Effect (INWE). It is possible to improve the reliability of the device by preventing the occurrence of.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 각 공정별 단면도이다.3A to 3G are cross-sectional views of respective processes for describing a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 도 3a에 도시된 바와 같이, 먼저, 필드영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 여기서, 상기 패드산화막(32)은 50~200Å의 두께로 형성하고, 상기 패드질화막(33)은 1000~2000Å의 두께로 형성한다. 그리고, 상기 패드질화막(33) 상에 필드영역을 한정하는 감광막패턴(34)을 형성한다. 이 때, 상기 감광막패턴(34)은 3000~10000Å의 두께로 형성한다. In the method of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention, as shown in FIG. The oxide film 32 and the pad nitride film 33 are sequentially formed. Here, the pad oxide film 32 is formed to a thickness of 50 ~ 200Å, the pad nitride film 33 is formed to a thickness of 1000 ~ 2000Å. A photosensitive film pattern 34 defining a field region is formed on the pad nitride film 33. At this time, the photosensitive film pattern 34 is formed to a thickness of 3000 ~ 10000Å.
그리고 나서, 도 3b에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 패드질화막(33) 및 패드산화막(32)을 차례로 식각하여 상기 필드영역에 해당하는 기판 부분을 노출시킨다. 이어서, 상기 감광막패턴을 에셔(Asher) 공정을 실시하여 제거한다. 그 다음, 상기 결과물 상에 산화막(35)을 형성한다. 이 때, 상기 산화막(35)은 화학적 기상 증착(Chemical Vapor Deposition ; CVD)방식을 이용하여 200~800Å의 두께로 형성한다.Then, as illustrated in FIG. 3B, the pad nitride layer 33 and the pad oxide layer 32 are sequentially etched using the photoresist pattern as an etch barrier to expose a substrate portion corresponding to the field region. Subsequently, the photoresist pattern is removed by performing an Asher process. Then, an oxide film 35 is formed on the resultant. At this time, the oxide film 35 is formed to a thickness of 200 ~ 800Å by using a chemical vapor deposition (CVD) method.
이어서, 도 3c에 도시된 바와 같이, 상기 잔류된 패드질화막(33)이 노출되는 시점까지 상기 산화막(35)을 에치백(Etch Back)하여, 상기 잔류된 패드질화막(33)과 패드산화막(32)의 측면에 산화막 스페이서(36)가 형성한다.Subsequently, as illustrated in FIG. 3C, the oxide layer 35 is etched back until the remaining pad nitride layer 33 is exposed, and the remaining pad nitride layer 33 and the pad oxide layer 32 are etched back. The oxide film spacers 36 are formed on the side surfaces of the substrate.
다음으로, 도 3d에 도시된 바와 같이, 상기 노출된 패드질화막(33)과 산화막 스페이서(36)를 식각 장벽으로 이용하여 상기 실리콘 기판(31)을 식각하여 트렌치(37)를 형성한다. 이 때, 상기 트렌치(37)를 2500~4000Å의 깊이(Depth) 및 60~90°의 경사(Slope)를 갖도록 한다. 여기서, 상기 트렌치(37) 형성 공정은, 15mT의 압력, 450W의 상부파워 및 200W의 하부파워를 인가하여 진행하며, 식각 가스로서 100~150sccm의 HBr와 35~70sccm의 Cl2를 혼합 조절하여 사용하고, 바람직하게는 10sccm의 N2, 150sccm의 HBr, 35sccm의 Cl2, 및 8sccm의 O2의 혼합가스를 사용함으로써, 상기 트렌치(37)의 깊이 및 경사를 조절한다. Next, as shown in FIG. 3D, the silicon substrate 31 is etched using the exposed pad nitride layer 33 and the oxide spacer 36 as an etch barrier to form a trench 37. At this time, the trench 37 may have a depth of 2500 to 4000 mm and a slope of 60 to 90 °. Here, the process of forming the trench 37 is carried out by applying a pressure of 15 mT, an upper power of 450 W and a lower power of 200 W, using 100 to 150 sccm of HBr and 35 to 70 sccm of Cl2 as an etching gas. Preferably, the depth and the slope of the trench 37 are adjusted by using a mixed gas of 10 sccm N2, 150 sccm HBr, 35 sccm Cl2, and 8 sccm O2.
그런 다음, 상기 트렌치(37) 내에 상기 트렌치(37) 깊이(Depth)의 1/2 내지 2/3 정도를 갭필(Gap-fill)하도록 제1갭필산화막(38)을 형성한다.Then, the first gap fill oxide layer 38 is formed in the trench 37 to gap-fill about 1/2 to 2/3 of the depth of the trench 37.
그리고, 도 3e에 도시된 바와 같이, 상기 제1갭필산화막(38)으로 갭필되지 않은 상기 트렌치(37)내의 양측면에 선택적 에피택시 성장(Selective Epitaxy Growth ; SEG) 공정을 진행하여 실리콘 에피층(39)을 형성하고, 이를 통해, 액티브 영역을 확장시킨다. 여기서, 상기 실리콘 에피층은 650~900℃의 온도 및 10~100Torr의 압력 조건에서 20~300Å의 두께로 형성한다. 또한, 상기 실리콘 에피층의 형성 시, 소오스(Source) 가스로서 DCS(SiCl2H2), SiH4 및 Si2H6 가스 중 어느하나를 사용하고, 에천트(Etchant)로서 HCl 및 Cl2 혼합가스를 사용한다.As shown in FIG. 3E, a selective epitaxy growth (SEG) process is performed on both sides of the trench 37 not gap-filled with the first gap fill oxide layer 38 to form a silicon epilayer 39. ), Thereby extending the active area. Here, the silicon epi layer is formed to a thickness of 20 ~ 300 Pa at a temperature of 650 ~ 900 ℃ and pressure conditions of 10 ~ 100 Torr. In addition, when forming the silicon epi layer, any one of DCS (SiCl 2 H 2), SiH 4, and Si 2 H 6 gas is used as a source gas, and a mixed gas of HCl and Cl 2 is used as an etchant.
이어서, 상기 트렌치(37)가 매립되도록 기판 전면에 제2갭필산화막(40)을 형성한다. 여기서, 상기 제1, 제2갭필산화막(38)(40)의 두께의 합이 4000~6000Å 정도 되도록 형성한다.Subsequently, a second gap fill oxide film 40 is formed on the entire surface of the substrate so that the trench 37 is buried. Here, the sum of the thicknesses of the first and second gap fill oxide films 38 and 40 is about 4000 to 6000 mV.
다음으로, 도 3f에 도시된 바와 같이, 상기 잔류된 패드질화막(33)이 노출되는 시점까지 상기 제2갭필산화막을 씨엠피하여 소자분리막(41)을 형성한다. 이 때, 상기 산화막 스페이서는 상기 제2갭필산화막과 동일한 계열의 산화막으로 융화되어 상기 소자분리막(41)이 액티브영역에까지 형성된다.Next, as shown in FIG. 3F, the device isolation layer 41 is formed by CMPing the second gap fill oxide layer until the remaining pad nitride layer 33 is exposed. At this time, the oxide spacer is fused with an oxide film of the same series as the second gap fill oxide film, so that the device isolation layer 41 is formed in the active region.
그리고 나서, 도 3g에 도시된 바와 같이, 상기 패드질화막을 H3PO4 용액을 이용한 습식 식각으로 제거한 다음, 상기 기판 결과물에 세정 공정을 실시하여 상기 패드산화막을 제거한다. 이 때, 상기 소자분리막(41) 상단 가장자리의 갭필산화막 부분이 과도하게 침식되더라도 모트(Moat)가 발생되지 않는다.Then, as shown in FIG. 3g, the pad nitride layer is removed by wet etching using an H 3 PO 4 solution, and then the pad oxide layer is removed by performing a cleaning process on the substrate. At this time, even if the gap fill oxide portion of the upper edge of the device isolation layer 41 is excessively eroded, no moat is generated.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 소자분리막 상단 가장자리에서의 모트(Moat) 발생을 방지할 수 있는 것은 물론, 액티브영역을 확장시킬 수 있기 때문에 험프(Hump) 및 INWE(Inverse Narrow Width Effect) 현상에 의한 비정상적인 소자 동작의 유발을 방지할 수 있다.The semiconductor device according to the present invention manufactured through the above process can prevent the generation of moat at the upper edge of the device isolation layer, and can extend the active region, so that the Hump and INWE (Inverse) can be prevented. Narrow Width Effect) can prevent the occurrence of abnormal device operation.
이상에서와 같이, 본 발명은 STI 공정을 이용한 소자분리막 형성시, 트렌치를 형성하기 전에, 상기 트렌치 형성을 위한 식각 장벽으로 이용되는 패드질화막 및 패드산화막의 측벽에 산화막 스페이서를 형성하여, 이 후, 상기 산화막 스페이서가 갭필산화막에 융화되어 소자분리막이 액티브영역에까지 형성되게 함으로써, 후속으로 진행되는 식각 및 세정 공정에 의해 소자분리막 상단 가장자리의 갭필산화막 부분이 과도하게 침식되더라도 모트(Moat)가 발생되는 것을 방지할 수 있다. 이에, 문턱전압(Vt) 강하 현상 및 험프(Hump) 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있다. As described above, in the device isolation film formation using the STI process, before forming the trench, an oxide spacer is formed on sidewalls of the pad nitride film and the pad oxide film used as an etching barrier for the trench formation. The oxide spacer is fused to the gapfill oxide layer so that the device isolation layer is formed in the active region, so that a moat is generated even if the gapfill oxide portion of the upper edge of the device isolation layer is excessively eroded by a subsequent etching and cleaning process. You can prevent it. As a result, the voltage drop and the hump phenomenon of the threshold voltage Vt may be prevented, thereby improving electrical characteristics of the device.
또한, 본 발명에서는 트렌치 내의 상부 양측면에 선택적 에피택시 성장 공정을 진행하여 액티브영역을 확장시킴으로써, INWE(Inverse Narrow Width Effect) 현상을 방지하여 비정상적인 소자 동작의 유발을 방지함은 물론, 소자의 신뢰성을 향상시킬 수 있다. In addition, the present invention extends the active region by performing a selective epitaxy growth process on both sides of the upper part of the trench, thereby preventing INWE (Inverse Narrow Width Effect) phenomenon, thereby preventing abnormal device operation and improving device reliability. Can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1e는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device using a conventional shallow trench isolation (STI) process.
도 2는 종래의 기술에 따른 문제점을 설명하기 위한 단면도.2 is a cross-sectional view for explaining a problem according to the prior art.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도.3A to 3G are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명- Explanation of symbols on main parts of drawing
31 : 실리콘 기판 32 : 패드산화막31 silicon substrate 32 pad oxide film
33 : 패드질화막 34 : 감광막패턴33: pad nitride film 34: photosensitive film pattern
35 : 산화막 36 : 산화막 스페이서35 oxide film 36 oxide film spacer
37 : 트렌치 38 : 제1갭필산화막37: trench 38: first gap fill oxide film
39 : 실리콘 에피층 40 : 제2갭필산화막39: silicon epi layer 40: second gap fill oxide film
41 : 소자분리막41: device isolation film
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