KR20030086839A - Method for forming isolation layer of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming an isolation layer of a semiconductor device is provided to be capable of preventing the hump characteristic of a transistor and the generation of excessive leakage current. CONSTITUTION: After sequentially forming a pad oxide layer(22) and a pad nitride layer(23) on a silicon substrate(21), the silicon substrate is selectively exposed by patterning the pad nitride layer and the pad oxide layer. Then, a trench(24) is formed at the resultant structure by etching the exposed silicon substrate. After partially exposing the pad oxide layer, an impurity doping layer(25a) is formed at the upper corner portion of the trench by sequentially carrying out an ion implantation and an oxidation. Then, an oxide layer is deposited on the resultant structure for filling the trench. After polishing the oxide layer for exposing the pad nitride layer, the pad nitride layer and the pad oxide layer are removed.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolaion) 공정을 이용한 소자분리막 형성방법에 관한 것이다.The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a device isolation film forming method using a shallow trench isolation (STI) process.

반도체 기술의 진보와 더불어, 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.With the progress of semiconductor technology, the speed and the high integration of semiconductor devices are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.

여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.Here, a conventional device isolation film has been formed by a LOCOS process, and the device isolation film by the LOCOS process, as is well known, has a bird's-beak having a beak shape at its edge portion. Since it is generated, there is a disadvantage of generating a leakage current while increasing the area of the device isolation layer.

따라서, 상기 로코스 공정에 의한 소자분리막의 형성방법을 대신해서, 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Therefore, instead of the method of forming a device isolation film by the LOCOS process, a method of forming a device isolation film using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics has been proposed. The device is an STI process to form a device isolation film.

상기 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하면 다음과 같다.A conventional method of forming a device isolation film using the STI process will be described below.

먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 공지의 리소그라피 공정에 따라 패드질화막 및 패드산화막을 식각한다. 그런다음, 상기 노출된 실리콘 기판 부분을 식각하여 트렌치를 형성하고, 상기 트렌치가 완전 매립되도록 두껍게 산화막을 증착한다. 이어서, 상기 패드질화막이 노출될 때까지 산화막을 CMP(Chemical Mechanical Polishing)하고, 그리고나서, 상기 패드질화막 및 패드산화막을 제거함으로써 트렌치형의 소자분리막 형성을 완성한다.First, a pad oxide film and a pad nitride film are sequentially formed on a silicon substrate, and the pad nitride film and the pad oxide film are etched according to a known lithography process. Then, the exposed silicon substrate portion is etched to form a trench, and a thick oxide film is deposited so that the trench is completely buried. Subsequently, CMP (Chemical Mechanical Polishing) is performed until the pad nitride film is exposed, and then the pad nitride film and the pad oxide film are removed to complete the formation of a trench type device isolation film.

그러나, STI 공정을 이용한 종래의 소자분리막 형성방법에 따르면, 도 1에 도시된 바와 같이, 실리콘 기판(10)과 소자분리막(16)의 계면에서 상기 실리콘 기판(10)이 가파른(steep) 구조를 갖는 것과 관련해서 게이트 폴리(18)의 포텐셜 (potential)이 상기 소자분리막(16)의 상단 코너부에 집중되면서 트랜지스터의 험프(Hump)가 발생하며, 또한, 전계 집중에 의한 인버스 내로우 위스 이펙트(Inverse Narrow Width Effect)로 인해 트랜지스터의 문턱전압(Vt) 저하가 일어나 과다한 누설전류가 발생하는 등의 문제점이 있다. 특히, 이러한 현상은 에스램 (SRAM)에서 더욱 크게 일어나서 전력 손실이 심하게 된다.However, according to the conventional device isolation film forming method using the STI process, as shown in FIG. 1, the silicon substrate 10 has a steep structure at the interface between the silicon substrate 10 and the device isolation film 16. In relation to having the potential of the gate poly 18 is concentrated at the upper corner of the device isolation layer 16, the hump of the transistor is generated, and the inverse narrow whis Due to the inverse narrow width effect, the threshold voltage Vt of the transistor may be lowered, resulting in excessive leakage current. In particular, this phenomenon occurs more severely in SRAM, resulting in severe power loss.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 트랜지스터의 험프 특성 및 과다한 누설전류의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of preventing the generation of hump characteristics and excessive leakage current of a transistor.

도 1은 종래 기술에 따라 형성된 트렌치형 소자분리막에서의 문제점을 설명하기 위한 도면.1 is a view for explaining a problem in the trench type isolation film formed in accordance with the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of forming an isolation layer in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film

23 : 패드질화막 24 : 트렌치23: pad nitride film 24: trench

25 : 불순물 25a : 불순물 도핑층25 impurity 25a impurity doped layer

26 : 산화막26: oxide film

상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝해서 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 패드질화막을 소정 두께만큼 리세스(recess)하여 상기 트렌치 상단 코너부의 패드산화막 부분을 노출시키는 단계;상기 결과물에 소정 불순물을 이온주입하고, 산화 공정을 진행하여 상기 트렌치 상단 코너부에 불순물 도핑층을 형성하는 단계; 상기 트렌치가 매립되도록 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 산화막을 연마하는 단계; 및 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Patterning the pad nitride layer and the pad oxide layer to expose a substrate portion corresponding to an isolation region; Etching the exposed substrate portion to form a trench; Recessing the pad nitride layer by a predetermined thickness to expose a pad oxide layer portion of the upper corner portion of the trench; implanting predetermined impurities into the resultant, and performing an oxidation process to perform an oxidation process to form an impurity doping layer in the upper corner portion of the trench Forming a; Depositing an oxide film to fill the trench; Polishing the oxide film until the pad nitride film is exposed; And it provides a device isolation film forming method of a semiconductor device comprising the step of removing the pad nitride film and the pad oxide film.

여기서, 상기 패드질화막의 리세스는 기판 결과물을 H2PO4용액에 침지하는 방식으로 수행하며, 80∼120Å 두께만큼 식각한다.Here, the recess of the pad nitride layer is performed by immersing the substrate product in a H 2 PO 4 solution and etching by 80 to 120 mm thick.

상기 소정 불순물은 NMOS의 경우에 BF2를, 그리고, PMOS의 경우에 As를 이용하며, 상기 BF2는 10∼30KeV의 에너지로, 상기 As는 20∼50KeV로 이온주입한다.The predetermined impurity uses BF 2 in the case of NMOS and As in the case of PMOS, wherein BF 2 is ion implanted at an energy of 10 to 30 KeV and As is at 20 to 50 KeV.

본 발명에 따르면, 소자분리막 상단 코너부의 도핑 농도를 채널 영역 보다 높게 해 줌으로써 트랜지스터의 험프 특성 저하 및 오프-상태에서의 과다한 누설전류의 발생을 방지할 수 있다.According to the present invention, the doping concentration of the upper corner portion of the device isolation layer can be made higher than that of the channel region, thereby preventing the transistor from deteriorating the hump characteristics and generating excessive leakage current in the off-state.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.2A through 2D are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 그런다음, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성하고, 이어, 상기 감광막 패턴을 식각 베리어로 이용해서 노출된 패드질화막 부분, 즉, 소자분리 영역 상의 패드질화막 부분과 그 아래의 패드산화막 부분을 식각한다. 그 다음, 상기 감광막 패턴을 제거한 상태에서, 식각된 패드질화막(23)을 식각 베리어로 이용해서 노출된 실리콘 기판 부분을 식각하고, 이를 통해, 소정 깊이의 트렌치(24)를 형성한다.Referring to FIG. 2A, a pad oxide film 22 and a pad nitride film 23 are sequentially formed on the silicon substrate 21. Then, a photoresist pattern (not shown) defining a device isolation region is formed on the pad nitride layer 23, and then, on the exposed portion of the pad nitride layer, that is, on the device isolation region, using the photoresist pattern as an etching barrier. The pad nitride film portion and the pad oxide film portion below it are etched. Next, in the state where the photoresist pattern is removed, the exposed silicon substrate portion is etched using the etched pad nitride layer 23 as an etch barrier, thereby forming a trench 24 having a predetermined depth.

도 2b를 참조하면, 상기 결과물을 H3PO4용액에 침지(dipping)시켜 패드질화막(23)의 소정 두께, 예컨데 80∼120Å, 바람직하게 100Å 정도를 리세스(recess)시키고, 이를 통해, 트렌치(24)에 인접된 패드질화막 부분을 제거함으로써 상기 트렌치(24) 상단 코너부의 패드산화막 부분을 노출시킨다.Referring to FIG. 2B, the resultant is immersed in a H 3 PO 4 solution to recess a predetermined thickness of the pad nitride layer 23, for example, about 80 to 120 kPa, preferably about 100 kPa, and thus, a trench. By removing the pad nitride film portion adjacent to 24, the pad oxide film portion of the upper corner portion of the trench 24 is exposed.

도 2c를 참조하면, 트렌치 상단 코너부, 즉, 후속에서 형성될 소자분리막의 상단 코너부의 도핑 농도를 높이기 위해 상기 기판 결과물에 소정 불순물(25)을 이온주입한다. 여기서, 상기 불순물(25)로서 NMOS의 경우에는 BF2를 이온주입하며, PMOS의 경우에는 As를 이온주입한다. 아울러, 상기 BF2는 10∼30KeV의 에너지로 이온주입하며, 상기 As는 20∼50KeV로 이온주입한다. 그 다음, 열산화 공정을 수행하여 트렌치 식각 및 이온주입시에 야기된 데미지(damage)를 회복시키고, 이 결과로서 트렌치(24) 표면에 박막의 선형 산화막(도시안됨)을 형성한다. 도면부호 25a는 불순물 이온주입 및 열산화에 의해 형성된 불순물 도핑층을 나타낸다.Referring to FIG. 2C, a predetermined impurity 25 is implanted into the substrate resultant to increase the doping concentration of the upper corner portion of the trench, that is, the upper corner portion of the device isolation layer to be formed later. Here, BF 2 is ion-implanted in the case of NMOS as the impurity 25, and As is ion-implanted in the case of PMOS. In addition, the BF 2 is ion implanted at an energy of 10 to 30 KeV, and As is ion implanted at 20 to 50 KeV. A thermal oxidation process is then performed to recover damage caused during trench etching and ion implantation, resulting in a linear oxide film (not shown) on the surface of the trench 24. Reference numeral 25a denotes an impurity doping layer formed by impurity ion implantation and thermal oxidation.

도 2d를 참조하면, 상기 단계까지의 결과물 상에 트렌치(24)를 매립하도록 두껍게 HDP(High Density Plasma)-산화막을 증착하고, 그런다음, 패드질화막이 노출될 때까지 상기 HDP-산화막을 CMP하여 트렌치형의 소자분리막(26)을 형성한다. 그리고나서, 공지의 방법에 따라 패드질화막 및 패드산화막을 제거함으로써 트렌치형의 소자분리막 형성을 완성한다.Referring to FIG. 2D, a thick HDP (High Density Plasma) -oxide film is deposited to fill the trench 24 on the result up to the step, and then CMP the HDP-oxide film until the pad nitride film is exposed. A trench type device isolation film 26 is formed. Then, the trench isolation device isolation film formation is completed by removing the pad nitride film and the pad oxide film according to a known method.

이후, 게이트 형성을 포함한 공지의 후속 공정을 진행하여 반도체 소자를 제조한다.Thereafter, a known subsequent process including gate formation is performed to manufacture a semiconductor device.

상기와 같은 본 발명의 소자분리막 형성방법에 따르면, 트렌치의 형성후에 그 상단 코너부에 불순물을 이온주입하는 것을 통해 소자분리막 상단 코너부의 도핑 농도를 채널 영역 보다 높게 함으로써 상기 소자분리막 상단 코너부에서의 문턱전압(Vt)을 높게 하여 험프 특성 및 오프-상태에서의 누설전류 발생을 방지할 수 있다.According to the method of forming an isolation layer of the present invention as described above, the doping concentration of the upper corner portion of the upper portion of the isolation layer is made higher than the channel region by implanting impurities into the upper corner portion of the upper portion of the isolation layer after forming the trench. By raising the threshold voltage Vt, it is possible to prevent the hump characteristic and leakage current in the off-state.

이상에서와 같이, 본 발명의 방법은 소자분리막 상단 코너부의 도핑 농도를 채널 영역에 비해 상대적으로 높게 만듦으로써 소자분리막 자체의 신뢰성을 확보할 수 있음은 물론, 전계 집중에 의한 인버스 내로우 위스 이펙트를 제거하고 험프 특성을 방지하며 오프-상태에서의 과다한 누설전류 발생을 방지할 수 있어서 소자 특성도 확보할 수 있고, 그리고, 저전력 제품에 유용하게 적용할 수 있다.As described above, according to the method of the present invention, the doping concentration of the upper corner portion of the device isolation layer is made relatively higher than that of the channel region, thereby ensuring the reliability of the device isolation layer itself. It eliminates the hump characteristic, prevents excessive leakage current in the off-state, secures device characteristics, and is useful for low power products.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실사할 수 있다.In addition, the present invention can be modified in various ways without departing from the spirit and scope of the present invention.

Claims (5)

실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the silicon substrate; 상기 패드질화막과 패드산화막을 패터닝해서 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계;Patterning the pad nitride layer and the pad oxide layer to expose a substrate portion corresponding to an isolation region; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계;Etching the exposed substrate portion to form a trench; 상기 패드질화막을 소정 두께만큼 리세스(recess)하여 상기 트렌치 상단 코너부의 패드산화막 부분을 노출시키는 단계;Recessing the pad nitride layer by a predetermined thickness to expose a pad oxide layer portion of the upper corner portion of the trench; 상기 결과물에 소정 불순물을 이온주입하고, 산화 공정을 진행하여 상기 트렌치 상단 코너부에 불순물 도핑층을 형성하는 단계;Implanting a predetermined impurity into the resultant, and performing an oxidation process to form an impurity doped layer in an upper corner portion of the trench; 상기 트렌치가 매립되도록 산화막을 증착하는 단계;Depositing an oxide film to fill the trench; 상기 패드질화막이 노출될 때까지 상기 산화막을 연마하는 단계; 및Polishing the oxide film until the pad nitride film is exposed; And 상기 패드질화막 및 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.And removing the pad nitride film and the pad oxide film. 제 1 항에 있어서, 상기 패드질화막의 리세스는The method of claim 1, wherein the recess of the pad nitride film 기판 결과물을 H2PO4용액에 침지하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A method of forming a device isolation film for a semiconductor device, characterized in that the result of the substrate is immersed in H 2 PO 4 solution. 제 1 항 또는 제 2 항에 있어서, 상기 패드질화막의 리세스는3. The recess of claim 1 or 2, wherein the recess of the pad nitride film is 80∼120Å 두께만큼 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.A device isolation film forming method of a semiconductor device, characterized in that the etching by 80 to 120Å thickness. 제 1 항에 있어서, 상기 소정 불순물은The method of claim 1, wherein the predetermined impurities are NMOS의 경우에 BF2이고, PMOS의 경우에 As인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.BF 2 in the case of NMOS, and As in the case of PMOS. 제 4 항에 있어서, 상기 BF2는 10∼30KeV의 에너지로 이온주입하고, 상기 As는 20∼50KeV로 이온주입하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.5. The method of claim 4, wherein the BF 2 is ion implanted at an energy of 10 to 30 KeV, and the As is ion implanted at 20 to 50 KeV.
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KR100973857B1 (en) * 2007-12-28 2010-08-03 매그나칩 반도체 유한회사 Method for manufacturing the semiconductor device

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