KR20050052178A - Method for fabricating semiconductor device using dual damascene process - Google Patents
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Abstract
본 발명은 셀프얼라인 방식의 듀얼 다마신 공정에서의 트렌치 형성시 식각정지막과 절연막의 식각선택비의 한계에 따른 식각 프로파일 이상을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자 제조 방법을 제공하기 위한 것으로 이를 위해 본 발명은, 전도막 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 제1폭을 갖는 제1오픈부를 형성하는 단계; 상기 제1오픈부가 형성된 전면에 단차피복성이 열악한 증착 방식을 이용하여 식각정지막과 제2절연막을 차례로 형성하는 단계; 상기 제2절연막 상에 상기 제1오픈부와 오버랩되며, 그 폭이 상기 제1폭보다 큰 제2폭의 패턴 예정 영역을 갖는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 식각정지막을 식각하여 상기 제1오픈부를 노출시키면서 제2폭을 갖는 제2오픈부를 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 반도체 소자 제조 방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device using a dual damascene process that can prevent an abnormal etching profile due to the limitation of the etching selectivity of the etch stop layer and the insulating layer when forming the trench in the self-aligned dual damascene process. To this end, the present invention comprises the steps of forming a first insulating film on the conductive film; Selectively etching the first insulating layer to form a first opening having a first width; Sequentially forming an etch stop layer and a second insulating layer on the entire surface of the first open portion by using a deposition method having poor step coverage; Forming a photoresist pattern on the second insulating layer, the photoresist pattern overlapping the first opening portion and having a pattern predetermined region having a second width greater than the first width; And etching the second insulating layer and the etch stop layer by using the photoresist pattern as an etch mask to form a second open portion having a second width while exposing the first open portion. It provides a manufacturing method.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 듀얼 다마신(Dual Damascene) 공정을 이용한 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a dual damascene process.
일반적으로 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위해 금속배선을 사용하고 있다. In general, in the manufacture of semiconductor devices, metal wiring is used to electrically connect the devices and the devices or the wiring and the wiring.
이러한 금속배선 재료로는 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더이상 적용이 어렵게 되었다. 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(Electromigration; 이하 EM이라 함) 및 스트레스마이그레이션(Stressmigration; 이하 SM라 함) 등에 대해 신뢰성이 우수한 물질의 이용이 필요하게 되었으며, 이에 부합할 수 있는 가장 적합한 재료 중의 하나가 구리이다.Aluminum (Al) or tungsten (W) is widely used as the metallization material, but due to low melting point and high resistivity, it is no longer applicable to ultra-high density semiconductor devices. The ultra-high integration of semiconductor devices requires the use of materials with low specific resistance and high reliability for electromigration (hereinafter referred to as EM) and stress migration (hereinafter referred to as SM). One suitable material is copper.
구리를 금속배선 재료로 이용하는 이유는, 구리의 녹는점이 1080℃로서 비교적 높을 뿐만 아니라(알루미늄: 660℃, 텅스텐: 3400℃), 비저항은 1.7μΩ㎝로서 알루미늄(2.7μΩ㎝), 텅스텐(5.6μΩ㎝)보다 매우 낮기 때문이다.The reason why copper is used as a metal wiring material is not only that the melting point of copper is relatively high as 1080 ° C. (aluminum: 660 ° C., tungsten: 3400 ° C.), but the specific resistance is 1.7 μm cm, aluminum (2.7 μΩ cm) and tungsten (5.6 μΩ). It is because it is much lower than cm).
그러나, 구리를 이용한 배선 공정은 식각이 어렵고, 부식이 확산되는 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있었다.However, the wiring process using copper has a problem that the etching is difficult and the corrosion is diffused, and thus, there is a considerable difficulty in practical use.
이를 개선하고 실용화하기 위하여 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정을 적용하였는데, 특히 듀얼 다마신 공정을 주로 적용하고 있다. The single damascene process or the dual damascene process is applied to improve and put this into practical use. In particular, the dual damascene process is mainly applied.
여기서, 다마신 공정이라 함은 사진식각 공정을 통해 절연막(Dielectric layer)을 패터닝하여 트렌치(Trench)를 형성하고, 이 트렌치에 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(Etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 기술을 이용하여 제거하므로써 기형성된 트렌치 모양으로 배선을 형성하는 기술이다.Here, the damascene process is to form a trench by patterning a dielectric layer through a photolithography process, the conductive material such as tungsten (W), aluminum (Al), copper (Cu), etc. The conductive material other than the necessary wiring is filled in by using a technique such as etchback or chemical mechanical polishing (hereinafter referred to as CMP) to form the wiring in a trench shape that has been formed.
상기한 다마신 공정, 특히 듀얼 다마신 공정은 주로 DRAM 등의 비트 라인(Bit line) 또는 워드라인(Wordline), 금속배선 형성에 이용되며, 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 비아홀을 동시에 형성할 수 있을 뿐만아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.The damascene process, in particular the dual damascene process, is mainly used for forming bit lines, word lines, and metal interconnections such as DRAMs. In particular, the upper and lower metal interconnections are connected in a multilayer metal interconnection. Not only can the via holes to be formed at the same time, but also can eliminate the step caused by the metal wiring has the advantage of facilitating subsequent processes.
듀얼 다마신 공정은 크게 비아퍼스트(Via First Dual Damascene; 이하 VFDD라 함) 방식과 트렌치퍼스트(Trench First Dual Damascene; 이하 TFDD라 함) 방식 및 셀프얼라인(Self-Align Dual Damascene; 이하 SADD라 함) 방식 등이 있다.The dual damascene process is generally referred to as Via First Dual Damascene (VFDD), Trench First Dual Damascene (TFDD) and Self-Align Dual Damascene (SADD). ) And the like.
도 1a 내지 도 1c는 종래기술에 따른 셀프얼라인 방식의 듀얼 다마신 공정을 도시한 단면도로서, 이를 참조하여 종래의 문제점을 살펴본다.1A to 1C are cross-sectional views illustrating a dual damascene process of a self-aligned method according to the prior art, and looks at the conventional problems with reference to this.
도 1a를 참조하면, 전도막(100)과 제1식각정지막(101)이 적층 구조로 패터닝되어 있으며, 패터닝된 전도막(100)과 제1식각정지막(101)의 적층 구조를 감싸도록 제1절연막(102)이 형성되어 있으며, 제1절연막(102) 상에는 제2식각정지막(103)이 형성되어 있으며, 제2식각정지막(103) 상에는 비아홀 형성을 위한 마스크인 포토레지스트 패턴(104)이 형성되어 있다.Referring to FIG. 1A, the conductive film 100 and the first etch stop film 101 are patterned in a stacked structure, and surround the stacked structure of the patterned conductive film 100 and the first etch stop film 101. The first insulating layer 102 is formed, the second etching stop layer 103 is formed on the first insulating layer 102, and the photoresist pattern (a mask for forming the via hole is formed on the second etching stop layer 103). 104 is formed.
전도막(100)은 폴리실리콘, 텅스텐, TiN, Al, Cu, 텅스텐 실리사이드 등을 단순 또는 조합한 구조를 이용한 것으로, 이러한 전도막(100)에 해당하는 것으로는 콘택 패드와 금속배선 뿐만아니라 게이트전극, 비트라인 등 모든 전도성 패턴을 포함한다.The conductive film 100 uses a simple or combined structure of polysilicon, tungsten, TiN, Al, Cu, tungsten silicide, and the like. The conductive film 100 corresponds to a contact pad and metal wiring as well as a gate electrode. And all conductive patterns such as bit lines.
제1식각정지막(101)은 하부의 전도막(100)을 패터닝하기 위한 포토리소그라피 공정에서 난반사 등에 의한 패턴 변형을 방지하기 위한 반사방지의 역할을 하면서도, 비아 식각시 전도막(100)이 어택받는 것을 방지하기 위해 식각 정지의 역할도 한다. 제1식각정지막으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 비전도성 물질막이나, TiN 등의 전도성 물질막을 사용할 수 있다.The first etch stop layer 101 serves as an antireflection for preventing pattern deformation due to diffuse reflection in the photolithography process for patterning the conductive layer 100 below, while the conductive layer 100 is attacked during via etching. It also serves as an etch stop to prevent receiving. As the first etch stop film, a non-conductive material film based on a nitride film such as a silicon nitride film or a silicon oxynitride film, or a conductive material film such as TiN may be used.
제1절연막(102)은 층간절연을 위한 산화막 계열의 물질과 식각멈춤과 식각선택비 개선을 위한 질화막 계열의 물질 등을 포함하는 바, BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 또는 USG(Undoped Silicate Glass)막 등이 단독 또는 다층구조인 것을 포함한다.The first insulating layer 102 includes an oxide-based material for interlayer insulation and a nitride-based material for improving etch stop and etch selectivity, and includes a BSG (Boro Silicate Glass) film and BPSG (Boro Phospho Silicate Glass). The film, the PSG (Phospho Silicate Glass) film, the TEOS (Tetra Ethyl Ortho Silicate) film, the HDP (High Density Plasma) oxide film, or the USG (Undoped Silicate Glass) film, etc. may include a single or multi-layered structure.
제1절연막(102)과 전도막(100)의 사이와 전술한 바와 같이 절연막(100)이 다층구조일 경우 다층 구조를 이루는 각 절연막 사이에는 식각 공정에 따른 하부층의 손상을 방지하고 식각 프로파일을 얻기 위해 식각정지 역할을 하는 다수의 식각정지막이 형성되어 있는 바, 도면의 간략화를 위해 생략하였다.As described above, when the insulating film 100 has a multilayer structure, the first insulating film 102 and the conductive film 100, as described above, prevent the damage of the lower layer by the etching process and obtain an etching profile between the insulating films forming the multilayer structure. Since a plurality of etch stop films are formed to serve as etch stops, they are omitted for simplicity of the drawings.
제2식각정지막(103)은 하드마스크로서의 역할도 하는 바, 질화막 계열의 물질을 사용하는 것이 바람직하며, 폴리실리콘도 사용 가능하다.The second etch stop layer 103 also serves as a hard mask, and it is preferable to use a nitride film-based material, and polysilicon may also be used.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(104)을 식각마스크로 제2식각정지막(103)을 식각하여 비아홀 형성 영역을 정의한 다음, 포토레지스트 패턴(104)과 패터닝된 제2식각정지막(103)을 식각마스크로 제1절연막(102)을 식각하여 전도막(100) 상의 제1식각정지막(101) 상부를 노출시키는 비아홀(105)을 형성한다.As shown in FIG. 1B, the second etch stop layer 103 is etched using the photoresist pattern 104 as an etch mask to define a via hole formation region, and then the second etch stop layer patterned with the photoresist pattern 104. The first insulating layer 102 is etched using the 103 as an etching mask to form a via hole 105 exposing an upper portion of the first etch stop layer 101 on the conductive layer 100.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(104)을 제거한 후, 식각 잔유물을 제거하기 위해 세정 공정을 실시한다.Subsequently, the photoresist strip process is performed to remove the photoresist pattern 104, and then a cleaning process is performed to remove the etching residues.
이어서, 비아홀(105)이 형성된 전면에 제2절연막(106)을 형성한 다음, 제2절연막(106) 상에 포토레지스트를 소정의 두께로 도포한 다음, ArF 또는 KrF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔류물을 제거함으로써 트렌치 구조를 정의하기 위한 마스크인 포토레지스트 패턴(107)을 형성한다. 이 때, 트렌치 형성 영역 내에 비아홀(105)이 오버랩되도록 한다.Subsequently, a second insulating film 106 is formed on the entire surface where the via holes 105 are formed, and then a photoresist is applied on the second insulating film 106 to a predetermined thickness, and then an exposure source such as ArF or KrF (not shown). And a predetermined reticle (not shown) to selectively expose a predetermined portion of the photoresist, and leave the exposed or unexposed portions through the exposure process through the developing process, and then The photoresist pattern 107, which is a mask for defining the trench structure, is formed by removing the etching residue. At this time, the via holes 105 overlap in the trench formation region.
제2절연막(106)은 제1절연막(102)과 실질적으로 동일한 산화막 계열의 물질을 이용한다,The second insulating film 106 is formed of an oxide-based material substantially the same as the first insulating film 102.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(107)을 식각마스크로 제2절연막(106)을 식각하여 제거함으로써, 비아홀(105)과 트렌치(108)가 오버랩된 듀얼 다마신 구조(109)를 형성한다.As illustrated in FIG. 1C, the second insulating layer 106 is etched and removed by using the photoresist pattern 107 as an etch mask, thereby removing the dual damascene structure 109 in which the via hole 105 and the trench 108 overlap. Form.
한편, 반도체 소자의 고집적화가 진행됨에 따라 피치가 줄어들고 절연막의 두께는 상대적으로 증가하는 경향이 있다. 이로 인해 종횡비는 증가하게 되고 따라서, 트렌치(108) 형성을 위한 식각 공정에서 제2식각정지막(103)과 제1절연막(102) 사이의 식각선택비의 한계에 다다르게 되었다.On the other hand, as the integration of semiconductor devices proceeds, the pitch decreases and the thickness of the insulating film tends to increase relatively. As a result, the aspect ratio increases, thus reaching the limit of the etching selectivity between the second etch stop layer 103 and the first insulating layer 102 in the etching process for forming the trench 108.
결국, 트렌치(108) 형성을 위한 식각 공정에서 도면부호 '110'과 같이 트렌치(018)의 모서리 부분에서 프로파일이 왜곡되는 문제점이 발생한다.As a result, in the etching process for forming the trench 108, there is a problem in that the profile is distorted at the corners of the trench 018 as shown by reference numeral 110.
이는 누설전류 경로를 형성하고 전도막(100)의 전기적 특성을 저감시킬 뿐만아니라, 심할 경우 하지층의 막대한 손실로 인한 반도체 소자의 수율을 떨어드리는 요인이 될 수 있다.This not only reduces the leakage current path and reduces the electrical characteristics of the conductive film 100, but may also be a factor in lowering the yield of the semiconductor device due to the enormous loss of the underlying layer.
아울러, 트렌치 형성을 위한 포토레지스트 패턴(107)의 형성 공정에서 미스얼라인이 발생하게 되면, 더욱 큰 문제점이 발생한다.In addition, when a misalignment occurs in the process of forming the photoresist pattern 107 for forming the trench, a larger problem occurs.
도 2는 트렌치 형성용 마스크 패턴 형성 공정에서 미스얼라인 되었을 경우의 문제점을 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a problem when the mask pattern for forming a trench is misaligned.
도 2를 참조하면, 포토레지스트 패턴(107)이 도면의 우측 방향으로 미스얼라인됨에 따라 전도막(100) 상부에서 랜딩(Landing)이 이루어지지 않아 전기적 단락 등의 큰 문제점을 유발할 수 있다. Referring to FIG. 2, as the photoresist pattern 107 is misaligned in the right direction of the drawing, a landing may not be performed on the conductive film 100, which may cause a large problem such as an electrical short.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로서, 셀프얼라인 방식의 듀얼 다마신 공정에서의 트렌치 형성시 식각정지막과 절연막의 식각선택비의 한계에 따른 식각 프로파일 이상을 방지할 수 있는 듀얼 다마신 공정을 이용한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다. The present invention is to solve the problems of the prior art, it is possible to prevent the etching profile abnormalities due to the limit of the etching selectivity of the etch stop film and the insulating film when forming the trench in the self-aligned dual damascene process. It is an object of the present invention to provide a method for manufacturing a semiconductor device using a dual damascene process.
상기의 목적을 달성하기 위해 본 발명은, 전도막 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 선택적으로 식각하여 제1폭을 갖는 제1오픈부를 형성하는 단계; 상기 제1오픈부가 형성된 전면에 단차피복성이 열악한 증착 방식을 이용하여 식각정지막과 제2절연막을 차례로 형성하는 단계; 상기 제2절연막 상에 상기 제1오픈부와 오버랩되며, 그 폭이 상기 제1폭보다 큰 제2폭의 패턴 예정 영역을 갖는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 식각정지막을 식각하여 상기 제1오픈부를 노출시키면서 제2폭을 갖는 제2오픈부를 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 반도체 소자 제조 방법을 제공한다. In order to achieve the above object, the present invention, forming a first insulating film on the conductive film; Selectively etching the first insulating layer to form a first opening having a first width; Sequentially forming an etch stop layer and a second insulating layer on the entire surface of the first open portion by using a deposition method having poor step coverage; Forming a photoresist pattern on the second insulating layer, the photoresist pattern overlapping the first opening portion and having a pattern predetermined region having a second width greater than the first width; And etching the second insulating layer and the etch stop layer by using the photoresist pattern as an etch mask to form a second open portion having a second width while exposing the first open portion. It provides a manufacturing method.
본 발명은 셀프얼라인 방식의 듀얼 다마신 공정에서 비아홀 형성 후 단차피복성이 열악한 증착 방식으로 질화막과 산화막을 연속 증착하여 트렌치 형성 영역의 모서리 부분에 상대적으로 두껍게 증착되도록 함으로써, 트렌치 형성 공정시 모서리 부분에서의 프로파일 왜곡을 방지할 수 있도록 한다. According to the present invention, in the self-aligned dual damascene process, after the via hole is formed, the nitride film and the oxide film are successively deposited by the deposition method having poor step coverage so as to be relatively thickly deposited on the corner portion of the trench formation region, thereby forming the edge during the trench formation process. To prevent profile distortion in the part.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 셀프얼라인 방식의 듀얼 다마신 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 제조 공정을 살펴본다.3A to 3D are cross-sectional views illustrating a dual damascene process of a self-aligned method according to an embodiment of the present invention, and look at the manufacturing process of the present invention with reference to this.
도 3a를 참조하면, 전도막(300)과 제1식각정지막(301)이 적층 구조로 패터닝되어 있으며, 패터닝된 전도막(300)과 제1식각정지막(301)의 적층 구조를 감싸도록 제1절연막(302)이 형성되어 있으며, 제1절연막(302) 상에는 비아홀 형성을 위한 마스크인 포토레지스트 패턴(303)이 형성되어 있다.Referring to FIG. 3A, the conductive layer 300 and the first etch stop layer 301 are patterned in a stacked structure, and the conductive layer 300 and the first etch stop layer 301 are wrapped to surround the stacked structure of the patterned conductive layer 300 and the first etch stop layer 301. A first insulating layer 302 is formed, and a photoresist pattern 303 is formed on the first insulating layer 302 as a mask for forming a via hole.
전도막(300)은 폴리실리콘, 텅스텐, TiN, Al, Cu, 텅스텐 실리사이드 등을 단순 또는 조합한 구조를 이용한 것으로, 이러한 전도막(300)에 해당하는 것으로는 콘택 패드와 금속배선 뿐만아니라 게이트전극, 비트라인 등 모든 전도성 패턴을 포함한다.The conductive film 300 uses a simple or combined structure of polysilicon, tungsten, TiN, Al, Cu, tungsten silicide, and the like. The conductive film 300 corresponds to the contact film and the metal wiring as well as the gate electrode. And all conductive patterns such as bit lines.
제1식각정지막(301)은 하부의 전도막(300)을 패터닝하기 위한 포토리소그라피 공정에서 난반사 등에 의한 패턴 변형을 방지하기 위한 반사방지의 역할을 하면서도, 비아 식각시 전도막(300)이 어택받는 것을 방지하기 위해 식각 정지의 역할도 한다. 제1식각정지막으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 비전도성 물질막이나, TiN 등의 전도성 물질막을 사용할 수 있다.The first etch stop layer 301 serves as an antireflection to prevent pattern deformation due to diffuse reflection in the photolithography process for patterning the lower conductive layer 300, while the conductive layer 300 attacks during the via etching. It also serves as an etch stop to prevent receiving. As the first etch stop film, a non-conductive material film based on a nitride film such as a silicon nitride film or a silicon oxynitride film, or a conductive material film such as TiN may be used.
제1절연막(302)은 층간절연을 위한 산화막 계열의 물질과 식각멈춤과 식각선택비 개선을 위한 질화막 계열의 물질 등을 포함하는 바, BSG(Boro Silicate Glass)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막 또는 USG(Undoped Silicate Glass)막 등이 단독 또는 다층구조인 것을 포함한다. 제1절연막(302)은 2000Å ∼ 30000Å의 두께로 형성하는 것이 바람직하다.The first insulating layer 302 includes an oxide-based material for interlayer insulation and a nitride-based material for improving etch stop and etch selectivity, and includes a BSG (Boro Silicate Glass) film and BPSG (Boro Phospho Silicate Glass). The film, the PSG (Phospho Silicate Glass) film, the TEOS (Tetra Ethyl Ortho Silicate) film, the HDP (High Density Plasma) oxide film, or the USG (Undoped Silicate Glass) film, etc. may include a single or multi-layered structure. The first insulating film 302 is preferably formed to a thickness of 2000 kPa to 30000 kPa.
제1절연막(302)과 전도막(300)의 사이와 전술한 바와 같이 절연막(300)이 다층구조일 경우 다층 구조를 이루는 각 절연막 사이에는 식각 공정에 따른 하부층의 손상을 방지하고 식각 프로파일을 얻기 위해 식각정지 역할을 하는 다수의 식각정지막이 형성되어 있는 바, 도면의 간략화를 위해 생략하였다.As described above, when the insulating layer 300 has a multilayer structure, between the first insulating layer 302 and the conductive layer 300 and between the insulating layers forming the multilayer structure, the damage of the lower layer due to the etching process is obtained and the etching profile is obtained. Since a plurality of etch stop films are formed to serve as etch stops, they are omitted for simplicity of the drawings.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(303)을 식각마스크로 제1절연막(302)을 식각하여 전도막(300) 상의 제1식각정지막(301) 상부를 노출시키는 비아홀(312)을 형성한다.Subsequently, as shown in FIG. 3B, the first insulating layer 302 is etched using the photoresist pattern 303 as an etch mask to expose an upper portion of the first etch stop layer 301 on the conductive layer 300. ).
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(303)을 제거한 후, 식각 잔유물을 제거하기 위해 세정 공정을 실시한다.Subsequently, the photoresist strip process is performed to remove the photoresist pattern 303, and then a cleaning process is performed to remove the etching residues.
이어서, 비아홀(312)이 정의된 전면에 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함) 방식 등을 이용하여 단차피복성(Stepcoverage)이 열악한 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질을 이용하여 제2식각정지막(304)을 증착한 다음, 단차피복성이 불량한 제2절연막(305)을 증착한다.Subsequently, a nitride film series such as silicon nitride film or silicon oxynitride film having poor step coverage by using plasma enhanced chemical vapor deposition (PECVD) method or the like on the entire surface where the via hole 312 is defined. After the deposition of the second etch stop layer 304 by using a material of the second insulating film 305 having poor step coverage is deposited.
제2절연막(305)은 USG(Undoped Silicon Glass)막과 PE-산화막 등을 이용하며, 2000Å ∼ 30000Å의 두께로 형성하는 것이 바람직하다.The second insulating film 305 is formed using a USG (Undoped Silicon Glass) film, a PE oxide film, or the like, and has a thickness of 2000 kPa to 30000 kPa.
제2식각정지막(304)과 제2절연막(305)은 열악한 단차피복성에 의해 비아홀의 측벽 상단에서의 증착되는 두께가 저면 및 측벽에 비해 현저하게 두꺼워 도면부호 '306'과 같이 상단의 모서리 부분에서 서로 맞닿은 일종의 오버-행(Over-hang) 구조를 갖는다. The second etch stop layer 304 and the second insulating layer 305 are significantly thicker than the bottom and sidewalls due to poor step coverage, so that the thickness of the second etch stop layer 304 and the second insulating layer 305 is significantly thicker than that of the bottom and sidewalls. Has a kind of over-hang structure that abuts each other.
이어서, 제2절연막(305) 상에 포토레지스트를 소정의 두께로 도포한 다음, ArF 또는 KrF 등의 노광원(도시하지 않음)과 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔류물을 제거함으로써 트렌치 구조를 정의하기 위한 마스크인 포토레지스트 패턴(307)을 형성한다. 이 때, 트렌치 형성 영역 내에 비아홀(105)이 오버랩되도록 한다.Subsequently, the photoresist is coated on the second insulating layer 305 to a predetermined thickness, and then a predetermined portion of the photoresist is selectively selected using an exposure source (not shown) and a reticle (not shown) such as ArF or KrF. The photoresist pattern 307 which is a mask for defining a trench structure by exposing the photoresist layer, leaving the exposed or unexposed portion through the developing process, and then removing the etching residue through the post-cleaning process. To form. At this time, the via holes 105 overlap in the trench formation region.
다음으로, 포토레지스트 패턴(307)을 식각마스크로 제2절연막(305)과 제2식각정지막(304)을 식각하여, 비아홀(312)과 트렌치(308)가 오버랩된 듀얼 다마신 구조(309)를 형성한다.Next, the second insulating layer 305 and the second etch stop layer 304 are etched using the photoresist pattern 307 as an etch mask, so that the dual damascene structure 309 overlapping the via hole 312 and the trench 308 is formed. ).
한편, 다른 부분에 비해 비아홀(312) 상부의 모서리 부분에서 제2식각정지막(304)과 제2절연막(305)의 증착된 두께가 두꺼우므로 과도한 식각 공정을 진행하더라도 종래에서와 같은 프로파일의 왜곡이 발생하지 않는다.On the other hand, since the deposited thickness of the second etch stop layer 304 and the second insulating layer 305 is thicker at the corners of the upper portion of the via hole 312 than other portions, the distortion of the profile as in the past, even if an excessive etching process is performed. This does not happen.
따라서, 누설전류 경로를 차단하여 전기적 특성을 저하를 방지할 수 있게 된다. 또한, 트렌치 형성을 위한 포토레지스트 패턴(307)의 형성 공정에서 미스얼라인이 발생하더라도 랜딩 불량을 최소화할 수 있다.Therefore, it is possible to block the leakage current path to prevent degradation of the electrical characteristics. In addition, even if misalignment occurs in the process of forming the photoresist pattern 307 for forming the trench, landing failure may be minimized.
계속해서, 통상적인 포토레지스트 스트립 공정을 통해 포토레지스트 패턴(307)을 제거한 다음, 통상적인 세정을 통해 포토레지스트 스트립 공정에서의 식각잔류물을 제거함으로써, 듀얼 다마신 구조의 형성 공정이 완료된다.Subsequently, the process of forming the dual damascene structure is completed by removing the photoresist pattern 307 through a conventional photoresist strip process and then removing the etch residue in the photoresist strip process through a conventional cleaning.
도 3d는 비아홀(312) 및 트렌치(308)를 매립하는 전도막 패턴이 형성된 단면을 도시하는 바, 여기서는 배리어금속막(310)과 금속배선(311)이 적층되어 CMP를 통해 제2절연막(305)과 평탄화된 것을 그 일예로 하였다.FIG. 3D illustrates a cross-section in which a conductive film pattern filling the via hole 312 and the trench 308 is formed, in which the barrier metal film 310 and the metal wiring 311 are stacked to form a second insulating film 305 through CMP. ) And flattened as an example.
여기서, 배리어금속막(310)은 TiW, Ti, TiN, WN, TaW 및 TaN으로 이루어진 그룹으로부터 선택된 적어도 하나의 물질을 사용하여 형성하며, 금속배선(311)은 Al, W 또는 Cu 등의 물질을 사용한다.Here, the barrier metal film 310 is formed using at least one material selected from the group consisting of TiW, Ti, TiN, WN, TaW, and TaN, and the metal wiring 311 is formed of a material such as Al, W, or Cu. use.
한편, 전술한 예에서는 전도막 패턴을 배리어금속막(310)과 금속배선(311)이 적층된 것을 그 일예로 하였으나, TiW, Ti, TiN, WN, TaW, Al, W, Cu 및 TaN으로 이루어진 그룹으로부터 선택된 적어도 하나가 하나의 금속배선을 이루는 구조 또한 가능하다. Meanwhile, in the above-described example, the barrier metal film 310 and the metal wiring 311 are stacked on the conductive film pattern, but the conductive film pattern includes TiW, Ti, TiN, WN, TaW, Al, W, Cu, and TaN. It is also possible to have a structure in which at least one selected from the group constitutes one metal wiring.
전술한 Al, W 또는 Cu 등을 증착시 비전해법(Electroless), 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition; 이하 MOCVD라 함)법, 물리기상증착법(Physical Vapor Deposition; 이하 PVD라 함) 등을 이용한다. Electroless, Metal Organic Chemical Vapor Deposition (MOCVD), Physical Vapor Deposition (PVD), and the like, for depositing Al, W, or Cu as described above Use
전술한 바와 같이 이루어지는 본 발명은, 셀프얼라인 방식의 듀얼 다마신 공정을 진행함에 있어서, 비아홀 형성 후 단차피복성이 열악한 식각정지막과 절연막을 연속해서 증착함으로서, 식각 공정시 취약한 모서리 부분에서의 손실을 방지함으로써, 하부 절연막의 손실을 방지하여 듀얼 다마신 구조의 프로파일 변형을 방지할 수 있음을 실시예를 통해 알아 보았다. According to the present invention as described above, in the process of performing a self-aligned dual damascene process, the etch stop film and the insulating film having poor step coverage are deposited successively after the formation of the via hole, and thus, By preventing the loss, it was found through the embodiment that the loss of the lower insulating film can be prevented profile deformation of the dual damascene structure.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
예컨대, 전술한 실시예에서는 듀얼 다마신 공정을 금속배선 형성 공정에 적용한 것을 예로 하였으나, 이외에도 게이트전극 패턴이나, 비트라인 등 다양한 전도성 패턴 형성 공정에 응용이 가능하다. For example, in the above-described embodiment, the dual damascene process is applied to the metallization forming process, but the present invention may be applied to various conductive pattern forming processes such as a gate electrode pattern and a bit line.
상술한 바와 같은 본 발명은, 셀프얼라인 방식의 듀얼 다마신 공정에서 절연막의 손실에 따른 프로파일의 변형을 방지할 수 있어, 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.As described above, the present invention can prevent the deformation of the profile due to the loss of the insulating film in the dual damascene process of the self-aligned method, and has an excellent effect of improving the yield and reliability of the semiconductor device.
도 1a 내지 도 1c는 종래기술에 따른 셀프얼라인 방식의 듀얼 다마신 공정을 도시한 단면도.1A to 1C are cross-sectional views showing a dual damascene process of a self-aligned method according to the prior art.
도 2는 트렌치 형성용 마스크 패턴 형성 공정에서 미스얼라인 되었을 경우의 문제점을 도시한 단면도.2 is a cross-sectional view showing a problem when misaligned in a trench pattern mask pattern forming process.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 셀프얼라인 방식의 듀얼 다마신 공정을 도시한 단면도. 3A to 3D are cross-sectional views illustrating a dual damascene process of a self-aligned method according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
300 : 전도막 301 : 제1식각정지막300: conductive film 301: first etching stop film
302 : 제1절연막 304 : 제1식각정지막302: first insulating film 304: first etch stop film
305 : 제2절연막 306 : 오버-행 구조 305: second insulating film 306: over-row structure
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-
2003
- 2003-11-29 KR KR1020030086042A patent/KR20050052178A/en not_active Application Discontinuation
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| US9355891B2 (en) | 2013-02-14 | 2016-05-31 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Method for exposing a layer |
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