KR20050050709A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 플러그를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계와, 상기 층간절연막 상에 식각방지막과 희생산화막을 차례로 형성하는 단계와, 상기 플러그의 상부 부분의 식각방지막 및 희생산화막을 차례로 식각하여 플러를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 균일한 두께로 하부전극을 형성하는 단계와, 상기 하부전극 표면에 반구형 폴리실리콘을 성장시키는 단계와, 상기 반구형 폴리실리콘에 인을 도핑시키는 단계와, 상기 인 도핑된 반구형 폴리실리콘 상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 유전체막을 성장시키는 단계와, 상기 유전체막에 대해 어닐링을 실시하는 단계 및 상기 유전체막 상에 상부전극을 형성하는 단계를 포함한다. 본 발명에 따르면, 반구형 폴리실리콘 상에 실리콘 질화막을 형성함으로써, 후속의 유전체막에 대한 어닐링시 산화물에 확산을 억제하여 산화막의 형성을 방지할 수 있고, 이에따라, 유전체막의 유효산화막 두께를 감소시켜 정전용량을 확보할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는, 반도체 소자의 캐패시터의 정전용량을 확보하는 방법에 관한 것이다.
디램(DRAM)은 저장된 데이터가 전원과 직접적으로 연결되지 않은 상태로 유지되기 때문에. 일정시간마다 리프레쉬(Refresh)를 필요로 한다. 또한, 저장된 데이터가 오랜기간 동안 유지되어야 하기 때문에, 캐패시터의 충전용량이 많을 수록 유리하다.
그런데, 반도체 소자의 고집적화가 진행되면서 셀 크기가 감소되고 있고, 상기 셀 크기의 감소는 캐패시터 면적 감소를 수반하며, 또한, 상기 캐패시터 면적 감소는 충전용량의 감소로 이어지므로, 기존의 캐패시터 구조로는 소자 동작 특성을 일정하게 유지하는데 필요한 충전용량 확보에 어려움을 겪고 있다.
이에, 현재 양산 중인 고집적 소자는 셀 동작에 필요한 일정량 이상의 충전용량의 확보를 위해 전하 저장 전극을 다양한 3차원 구조로 형성하거나, 유전체막의 재료로 고유전율 물질을 이용하거나, 또는, 유전체막을 최대한 얇은 두께로 형성하고 있다.
이것은 캐패시터의 충전용량이 전극 표면적 및 유전체막의 유전율에 비례하고, 상,하부전극들간의 간격, 즉, 유전체막의 두께에 반비례하는 것에 근거한 것이다.
상기의 내용을 보다 자세히 설명하면, 첫째, 충전용량을 확보하기 위해 유전체막의 두께를 줄여 상부전극과 하부전극의 간격을 줄이는 방법이 있다. 그 예로, 박막의 ONO막(산화막/질화막/산화막)은 유전체막의 두께 감소를 통한 충전용량의 증대를 꾀한 것이다. 그러나, 이 방법은 유전체가 30Å 이하에서는 직접 터널링 현상이 발생되어 소자의 특성을 크게 열화시킬 수 있으므로 고집적화에 따른 두께의 감소에는 한계가 있다.
둘째, 유전상수가 높은 물질을 유전체막으로 사용하여 용량을 늘리는 방법이 있는데, 예컨데, Ta2O2, TaON, 및, Al2O3 등의 유전체막은 고유전율 물질을 이용한 충전용량의 증대를 위한 것이다.
세째, 하부전극의 표면적을 증가시키는 방법이 있는데, 예컨데, 실린더(Cylinder), 오목(Concave) 및 핀(Pin) 구조 등 3차원 구조의 하부전극은 전극 표면적의 확대를 통한 충전용량의 증대를 꾀한 것이다.
상기한 실리더형 캐패시터는 캐패시터 전극의 표면적을 더욱 확대하기 위하여, 최근에는 원통의 안과 밖을 모두 전하저장 전극으로 활용하는 풀실린더(Full Cylinder)형 전극이 개발되고 있다.
통상적으로, 전극의 내부만을 사용하는 SIS(Silicon-Insulator-Silicon) 오목 구조의 캐패시터는 요구되는 정전용량을 확보하기 위하여 반구형 폴리실리콘(MPS)를 사용하고 있으며, 상기 반구형 폴리실리콘에 인의 농도를 증가시켜 공핍영역을 최소화 하기 위하여 인(P) 도핑을 실시하고 있다. 또한, 고유전율을 유지하기 위하여 ALD(Atomic Layer Deposition) 방식으로 Al2O3막을 유전체막으로 사용하고 있다.
그런데, 종래의 기술에 따른 반도체 소자의 캐패시터 형성방법은 유전체막으로서 상기 Al2O3막을 형성하고, Al2O3막의 특성을 향상시키기 위하여 어닐링을 실시하는데, 상기한 어닐링에 의하여 하부전극과 Al2O3막 상이에 확산에 의해 산화막이 10~15Å의 두께로 형성되며, 이러한 하부전극과 유전체막 사이에 산화막은 유전체막의 유효산화막(Tox) 두께를 증가시켜 정전용량을 증가시키는데 많은 제약을 받고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 하부전극과 유전체막 사이에 발생하는 산화막의 발생을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 플러그를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막 상에 캡산화막을 형성하는 단계; 상기 캡산화막을 차례로 식각하여 플러그를 노출시키는 트렌치를 형성하는 단계; 상기 트렌치 내에 균일한 두께로 하부전극을 형성하는 단계; 상기 하부전극 표면에 반구형 폴리실리콘을 성장시키는 단계; 상기 반구형 폴리실리콘에 인을 도핑시키는 단계; 상기 인 도핑된 반구형 폴리실리콘 상에 박막의 질화막을 형성하는 단계; 상기 질화막 상에 유전체막으로서 Al2O3막을 형성하는 단계; 상기 Al2O3막의 유전특성이 개선되도록 기판 결과물을 어닐링하는 단계; 및 상기 Al2O3막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 질화막은 상기 반구형 실리콘을 성장시키는 단계 후, 인시튜로 플라즈마 질화 처리하여 10~15Å의 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(11) 상에 층간절연막(12)을 형성한다. 그런다음, 상기 층간절연막(12)의 소정부분을 식각하여 트렌치를 형성하고 이를 도전물질로 매립하여 플러그(13)를 형성한다.
이어서, 상기 플러그(13)가 형성된 층간절연막(12) 상에 캡산화막(14) 을 형성한다.
도 1b를 참조하면, 상기 캡산화막(14)의 일정 부분을 선택적으로 제거하여 하부의 플러그(13)를 노출시키는 트렌치(15)를 형성한다.
다음으로, 상기 트렌치(15) 표면 상에 하부전극용 물질을 매립하고, 상기 결과물을 CMP 및 에치백(Etch Bcak)하여 균일한 두께로 하부전극(16)을 형성한다.
여기서, 상기 하부전극용 물질은 도프트(doped) 실리콘 또는 도프트 실리콘에 언도프트(undoped) 실리콘을 캡핑(Capping)한 비정질 실리콘을 이용한다.
도 1c를 참조하면, 상기 기판 결과물을 세정하고, 이어서, 상기 하부 전극 표면에 반구형 폴리실리콘(17)을 성장시킨다.
도 1d를 참조하면, 상기 반구형 폴리실리콘(17)에 인 도핑 농도를 증가시키기 위하여 플라즈마를 이용한 인을 도핑한다. 그런다음, 상기 인 도핑된 반구형 폴리실리콘(17) 표면에 박막의 질화막(18)을 5~15Å의 두께로 얇게 형성한다.
여기서, 상기 질화막(18)의 형성은 인시튜(in-situ)로 플라즈마 질화 처리(Plasma nitridation)를 통하여 형성하며, 인 확산 방지막으로써 역할을 한다.
도 1e를 참조하면, 상기 질화막(18) 상에 유전체막으로써 Al2O3막(19)을 형성하고, 이어서, 상기 Al2O3막(19)의 고유전율의 특성을 향상시키기 위하여 이를 어닐링한다.
이때, 상기 어닐링 공정은 산화물의 확산을 통해 원치않는 산화막이 형성되는데, 선행공정에서 증착한 박막의 질화막(18)은 산화물의 확산을 방지하여 이를 억제하는 역할을 수행한다.
따라서, 유전체막(19)의 유효산화막 두께의 증가를 억제하여 캐패시터의 정전용량을 확보할 수 있다.
도 1f를 참조하면, 상기 유전체막(19) 상에 도프트 실리콘을 이용하여 상부전극(20)을 형성하고, 이에 따라, 본 발명에 따른 캐패시터를 형성한다.
본 발명은 유전체막으로서 ALD 방식으로 증착한 고유전물질인 Al2O3막을 이용한 캐패시터뿐만 아니라, Al2O3/HfO2막의 이중구조, Al2O3/HfO2막의 라미네이트 (laminate)구조 등을 이용하는 트렌치 구조와 오목 구조 및 실리더 구조 등의 모든 구조의 캐패시터에 적용할 수 있다.
이상에서와 같이, 본 발명에 따르면, 반구형 폴리실리콘 상에 실리콘 질화막을 형성함으로써, 후속의 유전체막에 대한 어닐링시 산화물에 확산을 억제하여 산화막의 형성을 방지할 수 있고, 이에따라, 유전체막의 유효산화막 두께를 감소시켜 정전용량을 확보할 수 있다.
따라서, 반도체 소자 공정의 신뢰성을 확보할 수 있을 뿐만 아니라 소자 자체의 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
11: 반도체 기판 12: 층간절연막
13: 플러그 14: 식각방지막
15: 희생산화막 16: 콘택홀
17: 하부전극 18: 반구형 폴리 실리콘
19: 실리콘 질화막 20: 유전체막
21: 상부전극
Claims (3)
- 플러그를 구비한 층간절연막이 형성된 반도체 기판을 제공하는 단계;상기 층간절연막 상에 캡산화막을 형성하는 단계;상기 캡산화막을 식각하여 플러그를 노출시키는 트렌치를 형성하는 단계;상기 트렌치 내에 균일한 두께로 하부전극을 형성하는 단계;상기 하부전극 표면에 반구형 폴리실리콘을 성장시키는 단계;상기 반구형 폴리실리콘에 인을 도핑시키는 단계;상기 인 도핑된 반구형 폴리실리콘 상에 박막의 질화막을 형성하는 단계;상기 질화막 상에 유전체막으로서 Al2O3막을 형성하는 단계;상기 Al2O3막의 유전특성이 개선되도록 기판 결과물을 어닐링하는 단계; 및상기 Al2O3막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 의하여, 상기 질화막은 상기 반구형 실리콘을 성장시키는 단계 후, 인시튜로 플라즈마 질화 처리하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 2 항에 의하여, 상기 질화막은 10~15Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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