KR20050049413A - 발진기 - Google Patents

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KR20050049413A
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transistor
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capacitor
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KR1020040095326A
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마쯔오노부아끼
알레잔드로 푸엘
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후지쓰 메디아 데바이스 가부시키가이샤
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Abstract

발진기는 전원 공급 전압을 받는 콜렉터를 구비하는 트랜지스터, 트랜지스터의 베이스와 에미터 사이에 접속되는 제1 캐패시터, 제1 캐패시터와 접지 사이에 접속되는 제2 캐패시터, 트랜지스터의 베이스와 콜렉터 사이에 접속되는 저항기, 트랜지스터의 베이스와 접지 사이에 결합된 제1 인덕터와, 트랜지스터의 에미터와 제1 인덕터 및 접지 중 하나 사이에 접속되는 제2 인덕터를 포함한다.

Description

발진기{OSCILLATOR}
본 발명은 전반적으로 발진기에 관한 것이며, 보다 구체적으로는 무선 주파수(RF) 회로에 적합한 발진기에 관한 것이다.
본 출원은 2003년 11월 21일 출원된 미국 특허 출원 제10/717,900호의 CIP 출원이다.
통상, FM 튜너용 로컬 발진기, 수정 발진기, 및 전압 제어 발진기와 같은 다양한 종류의 발진기가 사용되고 있다. 콜피츠 발진기 및 하틀리 발진기(Hartley oscillator)가 LC 발진기로서 알려져 있다. LC 발진기는 인덕터 L 및 캐패시터 C의 결합에 의한 공진 회로를 이용한다. LC 공진 회로는 넓은 주파수 범위에 대하여 발진 신호를 생성할 수 있다. 일반적으로, 발진을 안정화하기 위하여 버퍼 회로가 발진기의 LC 발진 회로의 뒤에 오게 된다.
최근, 전자 장치의 소형화에 기인하여 소형화된 발진기의 개발에 대하여 왕성한 활동이 이루어졌다. 그러나, 발진 회로 및 버퍼 회로로 구성된 발진기는 소형화의 한계에 도달했다.
도 1은 종래의 콜피츠 발진 회로의 회로도이다. 콜피츠 발진기 회로는 트랜지스터 TR, 피드백 사용 캐패시터 C1 및 C2, 저항기 R1, R2 및 R3, 및 인덕터 L로 이루어진다. 전원 공급 전압은 단자 P1을 거쳐 발진기에 인가된다. 저항기 R1 및 R1의 직렬 회로는 단자 P1 및 접지 사이에 접속되고, 트랜지스터 TR의 베이스에 인가되는 DC 바이어스 전압을 생성한다. 에미터는 에미터 바이어스 저항기로서 작용하는 저항기 R3에 의해 바이어스된다. 버퍼 회로(도시 안됨)는 콜피츠 발진 회로의 뒤에 오게 된다. 보다 구체적으로, 버퍼 회로는 트랜지스터 TR의 에미터에 접속된다.
전기 특성을 저하시키지 않고 발진기의 소형화를 실현하는 것이 요구된다.
본 발명의 전반적인 목적은 전기적 특성의 저하 없이 새로운 회로 구성을 갖는 소형화된 발진기를 제공하는 것이다.
본 발명의 이러한 목적은 전원 공급 전압을 받는 콜렉터를 구비하는 트랜지스터; 상기 트랜지스터의 베이스와 에미터 사이에 접속된 제1 캐패시터; 상기 제1 캐패시터와 접지 사이에 접속된 제2 캐패시터; 상기 트랜지스터의 콜렉터와 베이스 사이에 접속된 저항기; 상기 트랜지스터와 접지 사이에 접속된 제1 인덕터; 상기 트랜지스터의 에미터와, 상기 제1 인덕터 및 접지 중 하나 사이에 접속된 제2 인덕터를 포함하는 발진기에 의해 달성된다.
본 발명의 다른 목적, 특징 및 이점은 유사한 참조 번호가 유사한 구성요소를 나타내는 첨부된 도면과 함께 이하의 상세한 설명으로부터 보다 명확해질 것이다.
이하 본 발명의 실시예에 대하여 설명한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 발진기의 회로도이다. 도 2에 도시한 발진기는 다음과 같이 구성된 콜피츠 발진기의 변형이다. 피드백에 사용되는 트랜지스터 TR의 콜렉터는 전원 공급 단자 P1을 통해 인가되는 트랜지스터 전압을 받는다. 제1 캐패시터 C1은 트랜지스터 TR의 베이스와 에미터 사이에 접속된다. 제2 캐패시터 C2는 제1 캐패시터 C1와 접지 사이에 접속된다. 레지스터 R1은 트랜지스터 TR의 콜렉터와 베이스 사이에 접속된다. 공진 회로의 제1 인덕터 L1은 트랜지스터 TR의 베이스와 접지 사이에 접속된다. 제2 인덕터 L2는 트랜지스터 TR의 에미터와 제1 인덕터 L1 사이에 접속된다.
도 2에 도시한 회로 구성은 도 1에 도시한 트랜지스터 TR의 베이스와 접지 사이에 접속된 바이어스 저항기 R2와, 에미터와 접지 사이에 접속된 바이어스 저항기 R3를 구비하지 않는다. 따라서, 제1 실시예의 바이어스 회로는 단순화된다. 도 1 및 도 2 사이의 비교로부터, 도 2에 도시한 회로가 도 1에 도시한 회로보다 더 적은 수의 구성요소로 이루어진 것을 알 수 있다. 따라서, 소형화된 발진기가 실현될 수 있다.
트랜지스터 TR의 에미터는 일단이 에미터에 접속되고 타단이 인덕터 L1의 중간 노드에 접속되는 인덕터 L2를 거쳐 접지된다. 인덕터 L2는 DC 전류가 이를 통해 흐르도록 하고 고 주파수 성분을 차단한다. 따라서, 인덕터 L2는 초크 코일과 유사하게 동작한다. 인덕터 L2의 타단은 인덕터 L1없이 직접 접지될 수 있다. 본 발명자는 도 2에 도시한 회로 구성이 발진하는 것을 확인하였다.
도 2에 도시한 구성요소는 패키지될 수 있는 공통 기판 또는 칩 상에 탑재될 수 있다. 이 구조는 후에 상세하게 설명한다.
제2 실시예
도 3은 본 발명의 제2 실시예에 따른 발진기를 나타낸다. 발진기는 발진 회로(30), 매칭 회로(41), 버퍼 회로(42), 및 임피던스 조정 회로(43)를 포함한다. 발진 회로(30)는 발진 신호를 생성하고, 이는 매칭 회로(41), 버퍼 회로(42) 및 임피던스 조정 회로(43)를 통해 출력 단자(44)에 인가된다. 매칭 회로(41)는 버퍼 회로(42)로부터 발진 회로(30)를 DC 절연시키도록 기능한다. 발진 신호가 수 GHz만큼 높은 주파수를 가질 경우에, 매칭 회로(41)를 이용하는 것이 바람직하다. 버퍼 회로(42)는 발진 신호를 증폭한다. 임피던스 조정 회로(43)는 출력 단자(44)에 접속된 외부 회로와 발진기 사이의 임피던스 매칭을 수립한다.
발진 회로(30)는 발진 트랜지스터(32)를 구비하는 구동 회로와 공진 회로(31)를 포함한다. 공진 회로(31)는 공진 신호를 생성한다. 발진 트랜지스터(32)는 공진 회로(32)를 구동하기 위하여 공진 신호를 공진 회로(31)로 피드백한다. 공진 회로(31)는 LC 공진 회로이다. 보다 구체적으로, 공진 회로(31)는 다이오드 D, 캐패시터 C3, C6 및 C7, 및 인덕터(33)로 구성된다. 다이오드 D는 가변 캐패시턴스 다이오드일 수 있다. 제어 신호는 초크 코일인 인덕터(34) 및 제어 단자(36)를 통해 다이오드 D의 캐소드에 외부적으로 인가된다. 다이오드 D의 애노드는 접지된다. 제어 신호는 다이오드 D1의 캐패시터를 변화시키고, 이는 공진기(31)의 공진 주파수를 변화시킨다. 제어 단자(36)에 인가되는 AC 성분은 바이패스 캐패시터 C5를 거쳐 접지로 흐른다. 다이오드 D의 캐소드는 캐패시터 C5 및 C7을 통해 접지된다. 인덕터(33)의 일단은 캐패시터 C6를 통해 다이오드 D의 캐소드에 결합되고 인덕터(33)의 타단은 접지된다. 인덕터(33)는 캐패시터 C7과 병렬로 접속된다. 공진 주파수는 주로 다이오드 D, 캐패시터 C3 및 C7 및 인덕터(33)에 의존한다. 인덕터(22)와 트랜지스터(32)의 베이스 사이에 접속된 캐패스터 C3는 임피던스 조정을 위하여 제공된다.
캐패시터 C1 및 C2가 직렬로 접속되는 노드는 발진 회로(30)의 출력 단자(37)에 접속된다. 출력 단자(37)는 트랜지스터(32)의 에미터에 직접 접속된다. 출력 단자(37)로부터의 발진 신호는 매칭 회로(41), 버퍼 회로(42) 및 임피던스 조정 회로(43)에 따라 발진기의 출력 단자(44)에 인가된다.
베이스 전압은 DC 회로에서 접지와 전원 공급 단자(38) 사이에 접속된 저항기 R1에 의해 정의된다. 전원 공급 전압은 전원 공급 단자(38)에 인가된다. 콜피츠 발진기는 트랜지스터(32) 및 캐패시터 C1 및 C2를 포함한다. 캐패시터 C1은 트랜지스터(32)의 에미터와 베이스 사이에 접속된다. 캐패시터 C2는 트랜지스터(32)의 에미터와 접지 사이에 접속된다. 도 1에 도시한 인덕터 L2에 대응하는 인덕터(35)는 트랜지스터(32)의 에미터와 인덕터(33)의 중간 노드 사이에 접속된다. 트랜지스터(32)의 에미터는 DC 회로에서 인덕터(33)의 일부 및 인덕터(35)를 통해 접지된다. 바이패스 캐패시터 C8는 트랜지스터(32)의 콜렉터 및 접지 사이에 접속된다. 트랜지스터(32)의 콜렉터는 전원 공급 단자(38)에 접속된다.
동작 중에, 공진 회로(31)에 의해 생성된 공진 신호가 트랜지스터(32)의 베이스에 인가된다. 이후에 에미터 출력은 인덕터(35)를 통해 공진 회로(31)에 피드백된다. 제어 신호 의해 제어 단자(36)에 인가될 수 있는 발진 신호는 출력 단자(37)를 통해 출력된다.
발진 회로(30)가 적은 수의 구성요소로 이루어지기 때문에, 발진기가 소형화될 수 있다.
도 10은 도 3에 도시한 회로 구성의 변형이다. 도 10에 도시한 인덕터(35)는 인덕터(33)에 접속되지 않고 접지된다. 도 10에 도시한 회로의 다른 부분은 도 3에 도시한 회로의 다른 부분과 동일하다. 도 10에 도시한 회로는 도 3에 도시한 회로와 동일한 방식으로 동작한다.
제3 실시예
도 4는 본 발명의 실시예에 따른 발진기의 회로도이다.
출력 단자(37)는 인덕터(33) 및 캐패시터 C3, C6 및 C7이 접속되는 노드에 접속된다. 즉, 발진 출력은 공진 회로(31)로부터 출력된다. 인덕터(33)에 이용가능한 공진 신호는 상대적으로 크다. 버퍼 회로(42)는 출력 단자(37)를 통해 발진(공진) 신호를 수신하고 이를 증폭한다.
도 11은 도 4에 도시한 회로 구성의 변형이다. 도 11에 도시한 인덕터(35)는 인덕터(33)에 접속되지 않고 접지된다. 도 11에 도시한 회로는 도 4에 도시한 회로와 동일한 방식으로 동작한다.
제4 실시예
도 5는 본 발명의 제4 실시예에 따른 발진기의 회로도이다.
도 5에 도시한 발진기는 도 4에 도시한 발진기의 변형에 대응한다. 발진기의 출력 단자(37)는 인덕터(35)의 일단이 접속되는 중간 노드에 접속된다. 버퍼 회로(42)는 중간 노드에 이용가능한 공진 신호를 증폭한다.
도 12는 도 5에 도시한 회로 구성의 변형이다. 도 12에 도시한 인덕터(35)는 인덕터(33)에 접속되지 않고 접지된다. 도 12에 도시한 회로는 도 5에 도시한 회로와 동일한 방식으로 동작한다.
제5 실시예
도 6은 본 발명의 제5 실시예에 따른 발진기의 회로도이다.
도 6에 도시한 발진기는 도 4에 도시한 회로에 이용되는 버퍼(42) 및 매칭 회로(41)를 생략한 구성이다. 인덕터(33)의 일단에서 이용가능한 공진 신호가 충분히 크면, 공진 신호는 임의의 증폭없이 발진 신호로서 이용될 수 있다. 도 6에 도시한 발진기는 도 4에 도시한 것보다 컴팩트하다.
제6 실시예
도 7은 본 발명의 제6 실시예에 따른 발진기의 회로도이다.
도 7에 도시한 발진기는 도 5에 도시한 회로에 이용되는 버퍼(42) 및 매칭 회로(41)를 생략한 구성이다. 인덕터(33)의 중간 노드에 이용가능한 공진 신호가 충분히 크면, 공진 신호는 임의의 증폭없이 발진 신호로서 이용될 수 있다. 도 7에 도시한 발진기는 도 5에 도시한 것보다 컴팩트하다.
제1 실시예 내지 제6 실시예의 발진기는 단일 기판 상에 형성될 수 있다. 도 8은 기판(50)의 단면을 개략적으로 나타낸다. 기판(50)은 예를 들어 세라믹 재료로 이루어진 층(51-54)으로 구성된 다층 기판이다. 발진기의 전자부(57)와 외부 접속용 패드는 다층 기판(50)의 상부에 탑재된다. 예를 들어, 부품(57)은 트랜지스터(32), 캐패시터 C1-C3, C5, C6, C8, 버퍼 회로(42) 및 임피던스 매칭 회로(43)이다. 비아 홀(56)은 임의의 층(51-54)에 제공될 수 있다. 도전 패턴(55)은 인접 층 사이의 임의의 층(51-54)에 제공될 수 있다. 바람직하게, 도 2 내지 도 5에 도시한 매칭 회로(41)의 캐패시터는 다층 기판(50)에서 구현될 수 있다. 도 8에서, 2개의 도전 패턴(58 및 59)은 층(53)을 통해 서로 대향하고 매칭 회로(41)의 캐패시터를 형성한다.
유전체 재료는 도전 패턴(58 및 59) 사이에 부가적으로 삽입될 수 있다. 대안적으로, 패턴(58 및 59) 사이에 끼워진 층은 유전체 재료로 이루어질 수 있다. 도전 패턴(58 및 59)이 캐패시터(41)로 전용될 필요는 없고, 부품 간의 상호 접속을 이루기 위하여 도전 패턴의 부분일 수 있다. 또한, 캐패시터(41)는 기판(50)의 상부 상의 패드 및 층(51 및 52) 사이의 인터페이스에 제공된 도전 패턴에 의해 형성될 수 있다. 상부 상의 상기 패드는 출력 단자(37)일 수 있다. 매칭 회로(41)의 캐패시터를 탑재하는 기판(50)의 상부 상의 영역을 규정할 필요가 없기 때문에 이와 같이 형성된 캐패시터(58 및 59)는 발진기의 한층더 심화된 소형화에 기여한다. 또한, 기판 표면 상에 탑재를 위한 영역이 필요하지만 캐패시터(41)는 기판(50) 상에 형성된 회로 패턴에 의해 형성될 수 있다.
도 9는 공진 회로(31)에 제공된 인덕터(33)의 예를 나타낸다. 도 9에 도시한 인덕터(33)는 전송 라인에 의해 형성된다. 보다 구체적으로, 도 9에 도시한 인덕터(33)는 기판(60), 기판(60)의 정면 상에 형성된 도전 패턴(62), 및 그 후면 상에 제공되는 접지 패턴(61)을 구비하는 마이크로 스트립라인을 갖는다. 도전 패턴(62)의 부분(622)은 접지되고, 부분(621)은 캐패시터 C3, C6 및 C7에 접속된다. 패턴(62)의 부분(623)은 인덕터(35)에 접속되고, 이는 또한 도 9에 도시한 바와 같이 형성된다. 인덕터(33)의 인덕턴스 값은 도전 패턴(62)을 트리밍함으로써 조정될 수 있다. 도 9에 도시한 전송 라인은 기판(50)의 상부 상에 제공될 수 있거나 혹은 상부내에 구현될 수 있다. 후자의 경우에, 기판(60)은 기판(50)의 일부일 수 있다. 다른 종류의 마이크로 스트립라인, 예를 들어 트리플레이트 마이크로 스트립라인은 다층 기판(50) 내에 형성될 수 있다.
제7 실시예
도 13은 본 발명의 제7 실시예에 따른 발진기의 회로도이다.
인덕터(35)는 트랜지스터의 에미터와 접지 사이에 접속된다. 인덕터(35)는 출력 단자(37)가 접속되는 중간 노드를 갖는다. 중간 노드의 위치가 인덕터를 거로질러 발생하는 전압이 분압되는 분압비(voltage dividing ratio)를 결정한다. 따라서, 임의의 분압비가 인덕터(35) 상의 중간 노드의 위치를 변화시킴으로써 설정될 수 있다.
도 13에 도시한 회로 구성은 인덕터(35)가 접지에 접속되지 않고 인덕터(33)의 중간 노드에 접속되도록, 도 14에 도시한 바와 같이 수정될 수 있다. 인덕터(35)는 DC 회로 동작에서 인덕터(33)를 통해 접지될 수 있다.
제8 실시예
도 15는 본 발명의 제8 실시예에 따른 발진기의 회로도이다.
캐패시터 C21 및 C22로 구성된 캐패시터 회로가 도 13에 도시한 인덕터(35)에 대하여 대체된다. 출력 단자(37)는 캐패시터 C21 및 C 22가 직렬로 접속된 중간 노드에 접속된다. 캐패시터 회로 상의 중간 노드의 위치가 캐패시터 회로를 가로질러 발생하는 전압이 분압되는 분압비를 결정한다. 따라서, 임의의 분압비가 캐패시터 회로 상의 중간 노드의 위치를 변화시킴으로써 설정될 수 있다.
도 15에 도시한 인덕터(35)가 접지된다. 대안적으로, 도 16에 도시한 바와 같이, 인덕터(35)가 인덕터(33)의 중간 노드에 접속될 수 있다.
상술된 실시예에서 사용된 공진 회로(31)는 상술된 회로 구성에 한정되지 않는다. 예를 들어, 공진 회로(31)는 수정 등에 의해 형성된 공진기를 포함할 수 있다.
제9 실시예
도 17은 도 3에 도시한 본 발명의 제1 실시예의 변형인, 본 발명의 제9 실시예에 따른 발진기의 회로도이다. 저항기 R4는 인덕터(35)에 직렬로 접속된다. 도 17에서, 저항기 R4는 트랜지스터의 에미터와 인덕터(35) 사이에 접속된다. 대안적으로, 저항기(R4)는 인덕터들(33 및 35) 사이에 접속될 수 있다. 저항기 R4는 트랜지스터(32), 인덕터(35 및 33) 및 캐패시터 C3를 포함하는 피드백 루프의 게인을 변화시키기 위하여 제공된다. 저항기 R4는 인덕터(35)가 설치된 본 발명의 임의의 다른 실시예에 적용될 수 있다. 예를 들어, 저항기 R4는 도 10에 도시된 발진기에 적용될 수 있다. 이 적용은 도 18에 도시한다.
본 발명은 특별히 개시된 실시예에 한정되지 않고, 다른 실시예, 변경 및 수정이 본 발명의 범위로부터 벗어니지 않고 이루어질 수 있다.
본 발명에 따르면, 전기적 특성을 저하시키지 않고 새로운 회로 구성을 갖는 소형화된 발진기를 제공할 수 있다.
도 1은 종래의 콜피츠 발진기(Colpittz oscillator)의 회로도.
도 2는 본 발명의 제1 실시예에 따른 발진기의 회로도.
도 3은 본 발명의 제2 실시예에 따른 발진기의 회로도.
도 4는 본 발명의 제3 실시예에 따른 발진기의 회로도.
도 5는 본 발명의 제4 실시예에 따른 발진기의 회로도.
도 6은 본 발명의 제5 실시예에 따른 발진기의 회로도.
도 7은 본 발명의 제6 실시예에 따른 발진기의 회로도.
도 8은 본 발명의 발진기를 구현하는데 이용되는 기판의 개략 단면도.
도 9는 본 발명의 제2 내지 제8 실시예의 발진기의 공진 회로(resonant circuit)에 이용되는 인덕터를 형성하는 마이크로 스트립라인의 개략도.
도 10은 도 3에 도시한 발진기의 변형 회로도.
도 11은 도 4에 도시한 발진기의 변형 회로도.
도 12는 도 5에 도시한 발진기의 변형 회로도.
도 13은 본 발명의 제7 실시예에 따른 발진기의 회로도.
도 14는 도 13에 도시한 발진기의 변형 회로도.
도 15는 본 발명의 제8 실시예에 따른 발진기의 회로도.
도 16은 도 15에 도시한 발진기의 변형 회로도.
도 17은 도 3에 도시한 발진기의 변형 회로도.
도 18은 도 10에 도시한 발진기의 변형 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
C : 캐패시터
TR : 트랜지스터
R : 저항기
L : 인덕터
P : 전원 공급 단자

Claims (19)

  1. 발진기에 있어서,
    전원 공급 전압을 받는 콜렉터를 구비하는 트랜지스터;
    상기 트랜지스터의 베이스와 에미터 사이에 접속된 제1 캐패시터;
    상기 제1 캐패시터와 접지 사이에 접속된 제2 캐패시터;
    상기 트랜지스터의 콜렉터와 베이스 사이에 접속된 저항기;
    상기 트랜지스터와 접지 사이에 접속된 제1 인덕터;
    상기 트랜지스터의 에미터와, 상기 제1 인덕터 및 접지 중 하나 사이에 접속된 제2 인덕터
    를 포함하는 발진기.
  2. 제1항에 있어서, 상기 제2 인덕터는 상기 제1 인덕터의 일부를 통해 접지되는 발진기.
  3. 제1항에 있어서, 발진 신호가 출력되는 출력 단자를 더 포함하되, 상기 출력 단자는 상기 제1 인덕터의 일단에 접속되는 발진기.
  4. 제1항에 있어서, 발진 신호가 출력되는 출력 단자를 더 포함하되, 상기 출력 단자는 상기 제2 인덕터가 접속되는 상기 제1 인덕터의 중간 노드에 접속되는 발진기.
  5. 제1항에 있어서,
    발진 신호가 출력되는 출력 단자 - 상기 출력 단자는 상기 제1 인덕터의 일단에 접속됨 - ; 및
    상기 출력 단자에 접속되고 제3 캐패시터를 포함하는 매칭 회로를 더 포함하는 발진기.
  6. 제1항에 있어서,
    발진 신호가 출력되는 출력 단자 - 상기 출력 단자는 상기 제2 인덕터가 접속되는 제1 인덕터의 중간 노드에 접속됨 - ; 및
    상기 출력 단자가 접속되고 제3 캐패시터를 포함하는 매칭 회로를 더 포함하는 발진기.
  7. 제1항에 있어서,
    발진 신호가 출력되는 출력 단자 - 상기 출력 단자는 상기 제1 인덕터의 일단에 접속됨 - ; 및
    상기 출력 단자에 접속되는 임피던스 조정 회로를 더 포함하는 발진기.
  8. 제1항에 있어서,
    발진 신호가 출력되는 출력 단자 - 상기 출력 단자는 상기 제2 인덕터가 접속되는 상기 제1 인덕터의 중간 노드에 접속됨 - ; 및
    상기 출력 단자에 접속되는 임피던스 조정 회로를 더 포함하는 발진기.
  9. 제5항에 있어서, 트랜지스터가 그 위에 형성되는 기판을 더 포함하되, 상기 기판은 상기 제3 캐패시터를 형성하는 도전 패턴을 갖는 발진기.
  10. 제6항에 있어서, 트랜지스터가 그 위에 형성되는 기판을 더 포함하되, 상기 기판은 상기 제3 캐패시터를 형성하는 도전 패턴을 갖는 발진기.
  11. 제1항에 있어서, 상기 제1 및 제2 인덕터 중 적어도 하나는 각각의 전송 라인을 포함하는 발진기.
  12. 제1항에 있어서, 상기 제1 및 제2 인덕터 중 적어도 하나는 마이크로 스트립라인을 포함하는 발진기.
  13. 제1항에 있어서, 상기 제1 인덕터에 접속되고 상기 발진기의 제어 단말을 거쳐 제어 신호를 수신하는 가변 캐패시턴스 다이오드를 더 포함하여, 발진기 주파수가 외부적으로 조정될 수 있는 발진기.
  14. 제1항에 있어서, 상기 트랜지스터의 베이스와 상기 제1 인덕터 사이에 접속된 커플링 캐패시터를 더 포함하는 발진기.
  15. 제1항에 있어서, 발진기 신호가 출력되는 출력 단자를 더 포함하되, 상기 출력 단자는 상기 제2 인덕터의 중간 노드에 접속되는 발진기.
  16. 제1항에 있어서, 발진 신호가 출력되는 출력 단자를 더 포함하되, 상기 출력 단자는 상기 트랜지스터의 에미터에 접속되는 발진기.
  17. 제1항에 있어서, 상기 제2 인덕터에 직렬로 접속된 저항기를 더 포함하는 발진기.
  18. 발진기에 있어서,
    전원 공급 전압을 받는 콜렉터를 구비하는 트랜지스터;
    상기 트랜지스터의 베이스와 에미터 사이에 접속되는 제1 캐패시터;
    상기 트랜지스터의 콜렉터와 베이스 사이에 접속되는 저항기;
    상기 트랜지스터의 베이스와 접지 사이에 결합되는 제1 인덕터;
    상기 트랜지스터의 에미터와 상기 제1 인덕터 및 접지 중 하나에 접속되는 제2 인덕터; 및
    상기 트랜지스터의 에미터와 접지 사이에 결합된 캐패시터 회로
    를 포함하되,
    발진 신호는 상기 캐패시터 회로로부터 출력되는 발진기.
  19. 제18항에 있어서,
    상기 캐패시터 회로는 직렬로 접속된 제4 캐패시터 및 제5 캐패시터를 포함하고;
    상기 발진 신호가 출력되는 출력 단자는 상기 제4 및 제5 캐패시터가 직렬로 접속되는 중간 노드에 접속되는 발진기.
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