KR20050044186A - 이이피롬 셀의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 이이피롬 셀의 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 ONO를 사이드 월 구조로 갖는 이이피롬에 있어서, 플로팅 게이트 전극 형성 후, 상기 플로팅 게이트 전극 상에 산화막을 증착하는 단계와, 상기 산화막을 건식식각하여 사이드 월 산화막스페이서를 형성하는 단계와, 상기 결과물 상에 질화막을 증착하는 단계와, 상기 질화막을 건식식각하여 사이드 월 질화막스페이서를 형성하는 단계와, 상기 결과물 상에 폴리실리콘을 증착하는 단계와, 상기 결과물을 전면 식각하여 콘트롤 게이트 전극을 형성하는 단계를 포함함으로써 후속 산화 공정시 산소가 플로팅 게이트 에지로 유입되는 것을 방지하는 이이피롬 셀의 게이트 형성 방법을 제공함으로써, 후속산화 공정시 플로팅 게이트 에지(edge)로 유입되는 산소에 의해 발생하는 버즈 빅(Bird's Beak) 성장을 방지할 수 있다.
Description
본 발명은 이이피롬 셀의 게이트 형성 방법에 관한 것으로, 특히 이이피롬(EEPROM)에서 플로팅 게이트 형성 후 후속 산화 공정 시, 플로팅 게이트 에지로 유입되는 산소에 의해 발생하는 버즈 빅(Bird's Beak)의 성장을 방지하고자, 사이드 월 질화막스페이서 형성시 잔막의 단차를 조정함으로써 플로팅 게이트 에지(edge)로 산소가 유입되는 경로를 좁게 하는 이이피롬(EEPROM) 셀의 게이트 형성 방법을 제공한다.
종래의 이이피롬 셀의 게이트 형성 방법을 도 1a 내지 도 1c를 참조하여 설명한다.
우선, 스택형 게이트구조를 형성하는 단계로서, 도1a 내지 도1c는 종래의 이이피롬 셀의 게이트 형성 방법을 나타낸 공정단면도들이다.
먼저 도 1a에 도시된 바와 같이, 동작영역 간의 절연목적으로 소자분리영역(STI; 10)이 생성된 반도체 기판 상에 게이트 산화막을 증착한 후 도핑된 폴리실리콘 및 확산방지질화막(15)과 식각 버퍼산화막(16)을 연속하여 증착한 다음 사진/식각공정을 통해서 플로팅 게이트 전극(13)을 형성한다.
이어서 도 1b에 도시된 바와 같이, 산화막(17)을 증착한 후 질화막(18)을 연속하여 증착한다.
다음으로, 도 1c에 도시된 바와 같이, 도 1b의 결과물을 건식식각하여 사이드 월 ONO1으로 사용되는 사이드 월 산화막스페이서(117) 및 사이드 월 ONO2로 사용되는 사이드 월 질화막스페이서(118)를 형성한 후, 산화 공정을 거쳐 상기 사이드 월 산화막스페이서(118) 상단에 도핑된 폴리실리콘을 증착 하여 도펀트를 확산시키고, 이어서 전면 식각을 진행함으로써 콘트롤 게이트 전극(19)을 형성한다.
이 때, 도 2에 도시된 바와 같이 이이피롬 셀의 게이트 형성 시 산화막과 질화막을 연속하여 증착한 후 건식식각을 통해 사이드 월 산화막스페이서(117) 및 사이드 월 질화막스페이서(118)를 형성할 때에는, 실리콘 기판으로부터 사이드 월 질화막스페이서(118)간에 생기는 잔막의 두께가 커짐에 따라 그만큼 플로팅 게이트 에지(14)로의 산소유입량이 많아짐으로써 버즈 빅(P)이 크게 증가하고 동시에 짧은 채널의 소자의 경우는 게이트 산화막 두께가 증가하는 문제점이 있다.
이러한 버즈 빅 현상은 짧은 채널을 적용하는 소자의 경우 동작 전류의 감소에 따른 오동작을 초래할 수 있는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출된 것으로서, 특히 플로팅 게이트 형성 후 측벽을 형성할 때, 후속 산화 공정시 사이드 월 질화막스페이서를 형성하는 데 있어 잔막의 단차를 조정하여 산소가 플로팅 게이트 에지로 유입되는 경로를 줄임으로써 플로팅 게이트의 버즈 빅(Bird's Beak) 성장을 억제시키기 위한 이이피롬 셀의 게이트 형성방법을 제공한다는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 ONO를 사이드 월 구조로 갖는 이이피롬에 있어서, 플로팅 게이트 전극 형성 후, 상기 플로팅 게이트 전극 상에 산화막을 증착하는 단계와, 상기 산화막을 건식식각하여 사이드 월 산화막스페이서를 형성하는 단계와, 상기 결과물 상에 질화막을 증착하는 단계와, 상기 질화막을 건식식각하여 사이드 월 질화막스페이서를 형성하는 단계와, 상기 결과물 상에 폴리실리콘을 증착하는 단계와, 상기 결과물을 전면 식각하여 콘트롤 게이트 전극을 형성하는 단계를 포함함으로써 후속 산화 공정시 산소가 플로팅 게이트 에지로 유입되는 것을 방지하는 이이피롬 셀의 게이트 형성 방법을 제공한다.
이러한 본 발명에 따르면, 이이피롬의 플로팅 게이트 에지로 산소의 유입량을 줄임으로써 플로팅 게이트 에지에 발생하는 버즈 빅의 성장을 억제할 수 있다.
상기에서, 플로팅 게이트 전극 형성시 도핑된 폴리실리콘을 이용하여 전극을 형성하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3a 내지 도 3d는 본발명에 의한 반도체 소자의 게이트 형성 방법을 나타낸 공정단면도들이다.
먼저 도 3a에 도시된 바와 같이, 동작영역 간의 절연목적으로 소자분리영역(STI; 30)이 생성된 반도체 기판 상에 게이트 산화막(32)을 증착한 후 도핑된 폴리실리콘 및 확산방지질화막(35)과 식각 버퍼산화막(36)을 연속하여 증착한 다음 사진/식각공정을 통해서 플로팅 게이트 전극(33)을 형성한다.
즉, 도핑된 폴리실리콘을 이용함으로써 도펀트가 확산되어 플로팅 게이트의 전극(33)을 형성할 수 있는 것이다.
이어서 도 3b에 도시된 바와 같이, 산화막(17)을 증착한 후 이를 건식식각하여 사이드 월 ONO1으로 이용되는 사이드 월 산화막스페이서(317)를 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 질화막을 증착한 다음 이를 건식식각하여 사이드 월 ONO2로 이용되는 사이드 월 질화막스페이서(318)를 형성한다.
즉, 사이드 월 질화막 스페이서(318)가 형성되면서 실리콘 기판으로부터의 잔막(R) 높이를 낮춤으로써 플로팅 게이트 에지(34)영역으로 산소가 유입되는 경로를 좁게하는 것이다.
이로써 플로팅 게이트 에지(34)부분에 버즈 빅(Bird's beak)의 성장을 방지하게 된다.
자세히는, 종래의 이이피롬 셀의 게이트 형성 시, 산화막과 질화막을 연속하여 증착한 후 건식식각을 통해 상기 게이트의 사이드 월(측벽) 산화막 스페이서 및 사이드 월 질화막 스페이서를 형성하는 기술은, 실리콘 기판으로부터의 잔막(R) 높이가 높아 산소가 유입되는 통로가 넓어지는 결과를 초래하므로 그만큼 플로팅 게이트 에지(34)로의 산소 유입량이 많아진다.
이에 비해, 본 발명은 이이피롬 셀의 게이트 형성 시 산화막을 증착후에 건식식각하여 사이드 월 산화막스페이서(317)를 형성하고, 그 결과물 상에 질화막을 증착한 후 건식식각을 통해 사이드 월 질화막스페이서(318)를 형성함으로써, 실리콘 기판으로부터의 잔막(R) 의 높이를 낮출 수 있게 된다.
질화막스페이서를 통해 산소가 유입되지 못하는데, 상기와 같은 본 발명은 사이드 월 질화막스페이서(318) 형성 시 잔막의 단차를 낮춤에 따라 플로팅 게이트 에지(34)로의 산소 유입 통로가 좁아짐으로써, 플로팅 게이트 에지(34) 영역으로 산소 유입량이 줄어들어 플로팅 게이트 에지(34)부근의 게이트 산화막(32)이 산소로 인해 두꺼워지는 버즈 빅(Bird's Beak)의 성장을 억제하게 된다.
계속하여, 도2d에 도시된 바와 같이, 상기와 같이 산화 공정을 거친 후 질화막을 통해 형성된 사이드 월 질화막스페이서(318) 상단에 도핑된 폴리실리콘을 증착 하여 도펀트를 확산시키고, 이어서 전면 식각을 진행함으로써 콘트롤 게이트 전극(39)을 형성한다.
이와 같이 본 발명에 따른 이이피롬(EEPROM) 셀의 게이트 형성방법에 따라 사이드 월 질화막스페이서(318) 형성시에 잔막(R)의 단차를 조절함으로써, 후속산화 공정시 플로팅 게이트 에지(34) 영역으로 산소가 유입되어 게이트 산화막(32)이 두꺼워지는 버즈 빅(Bird's beak)의 성장을 방지하는 것이다.
본 발명에 따르면, 플로팅 게이트 전극 형성 후 사이드 월 질화막스페이서 형성시에 잔막을 조정함으로써 플로팅 게이트 에지 부근의 버즈 빅 성장이 방지되어 짧은 채널을 갖는 소자의 경우 동작 전류 감소에 따른 특성 열화를 막을 수 있을 뿐만 아니라, scale down시 짧은 채널을 갖는 소자를 적용할 수 있는 이점이 있다.
도1a 내지 도1c는 종래 이이피롬 셀의 게이트 형성 방법을 나타낸 공정단면도들
도 2는 종래기술의 플로팅 게이트 측벽에 발생하는 버즈빅을 나타낸 도면
도3a 내지 도3d는 본 발명에 따른 이이피롬 셀의 게이트 형성방법을 나타낸 공정단면도들
- 도면의 주요부분에 대한 부호의 설명 -
12, 22, 32 : 게이트 산화막 13, 23, 33 : 플로팅게이트 전극
14, 24, 34 : 플로팅게이트 에지 17 : 산화막
18 : 질화막 19 , 29, 39: 콘트롤게이트 전극
117, 317 : 사이드 월 산화막스페이서
118, 318 : 사이드 월 질화막스페이서
Claims (2)
- ONO를 사이드 월 구조로 갖는 이이피롬에 있어서,플로팅 게이트 전극 형성 후,상기 플로팅 게이트 전극 상에 산화막을 증착하는 단계와,상기 산화막을 건식식각하여 사이드 월 산화막스페이서를 형성하는 단계와,상기 결과물 상에 질화막을 증착하는 단계와,상기 질화막을 건식식각하여 사이드 월 질화막스페이서를 형성하는 단계와,상기 결과물 상에 폴리실리콘을 증착하는 단계와,상기 결과물을 전면 식각하여 콘트롤 게이트 전극을 형성하는 단계를 포함함으로써 후속 산화 공정시 산소가 플로팅 게이트 에지로 유입되는 것을 방지하는 이이피롬 셀의 게이트 형성 방법.
- 제1항에 있어서, 플로팅 게이트 전극 형성시 도핑된 폴리실리콘을 이용하여 전극을 형성하는 것을 특징으로 하는 이이피롬 셀의 게이트 형성 방법.
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