KR20050041187A - Method of manufactoring metal interconnection of semiconductor device - Google Patents

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KR20050041187A
KR20050041187A KR1020030076252A KR20030076252A KR20050041187A KR 20050041187 A KR20050041187 A KR 20050041187A KR 1020030076252 A KR1020030076252 A KR 1020030076252A KR 20030076252 A KR20030076252 A KR 20030076252A KR 20050041187 A KR20050041187 A KR 20050041187A
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Abstract

텅스텐 플러그가 "T" 모양이면서 상면과 측면의 일부분이 층간절연막보다 돌출되도록 형성하여 상부 금속 배선과 접촉면적을 확장하는 반도체 장치의 금속배선 제조방법에 관한 것이다. 반도체 기판 상에 층간절연막을 형성하는 단계와 상기 층간절연막을 패터닝하여 제1 개구부을 형성하는 단계와 상기 제1 개구부를 포함하는 층간절연막를 패터닝하여 상기 제1 개구부의 상부를 확장하는 제2 개구부를 형성하는 단계와 상기 제1 개구부와 상기 제2 개구부를 포함하는 층간절연막 상에 제1 도전막을 형성하는 단계와 상기 층간절연막을 식각 방지막으로 이용하여 상기 도전막을 평탄화하여 "T"자형 플러그를 형성하는 단계와 상기 평탄화된 도전막을 포함하는 절연막을 에치백(ETCH BACK)을 수행하여 상기 제2 개구부에 형성된 제1 도전막의 양 측면을 드러내는 단계와 상기 결과물 상에 제2 도전막을 형성하는 단계와 상기 제2 도전막 상을 패터닝하여 상기 "T"자형 플러그 상에 제2 도전막 패턴을 형성하는 단계를 구비하는 것이 특징이다. 미스 얼라인에 의한 공정 마진을 확보하였으며 저항을 향상시킨다.The present invention relates to a method for manufacturing a metal wiring of a semiconductor device in which a tungsten plug has a “T” shape and a portion of an upper surface and a side surface thereof protrudes from an interlayer insulating film, thereby extending the contact area with the upper metal wiring. Forming an interlayer insulating film on the semiconductor substrate, patterning the interlayer insulating film to form a first opening, and patterning an interlayer insulating film including the first opening to form a second opening extending over the first opening; Forming a first conductive film on the interlayer insulating film including the first opening and the second opening, and planarizing the conductive film to form a “T” plug by using the interlayer insulating film as an etch stop layer; Exposing both sides of the first conductive film formed in the second opening by performing ETCH BACK on the insulating film including the planarized conductive film, forming a second conductive film on the resultant, and forming the second conductive film. Patterning a film phase to form a second conductive film pattern on the " T " plug. Process margin due to misalignment is secured and resistance is improved.

Description

반도체 장치의 금속배선 제조방법{METHOD OF MANUFACTORING METAL INTERCONNECTION OF SEMICONDUCTOR DEVICE}METHODS OF MANUFACTORING METAL INTERCONNECTION OF SEMICONDUCTOR DEVICE

본 발명은 반도체 장치의 금속배선 제조방법에 관한 것으로, 보다 구체적으로는 텅스텐 플러그가 "T" 모양이면서 상면과 측면의 일부분이 층간절연막보다 돌출되도록 형성하여 상부 금속 배선과의 접촉면적을 확장하는 반도체 장치의 금속배선 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a metal wiring of a semiconductor device. More specifically, a tungsten plug has a “T” shape and a part of the upper and side surfaces thereof protrudes from the interlayer insulating film to expand the contact area with the upper metal wiring. It relates to a method for manufacturing metal wiring of the device.

이하, 첨부된 도면을 참조하여 종래의 반도체 장치의 금속배선 제조방법에 대하여 설명하기로 한다.Hereinafter, a metal wire manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 반도체 장치의 금속배선 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method for manufacturing metal wiring of a semiconductor device.

도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(20)을 형성한다. 상기 층간절연막(20)은 실리콘 산화막으로 형성하는 것이 바람직하며, 그 하부에는 트랜지스터의 게이트 패턴을 포함하는 도전 패턴이 배치될 수도 있다. Referring to FIG. 1A, an interlayer insulating film 20 is formed on a semiconductor substrate 10. The interlayer insulating film 20 is preferably formed of a silicon oxide film, and a conductive pattern including a gate pattern of a transistor may be disposed under the interlayer insulating film 20.

다음에, 도 1b를 참조하면, 콘택 또는 비아 마스크를 사용한 사진 식각 공정에 의해 상기 층간절연막(20)을 식각하여 개구부(30)를 형성한다.Next, referring to FIG. 1B, the interlayer insulating layer 20 is etched by a photolithography process using a contact or via mask to form the opening 30.

다음에, 도 1c를 참조하면, 상기 개구부(30)를 포함한 전면에 제1 장벽 금속막(40)과 제1 도전막(50)을 순차적으로 형성한다. 여기서 상기 제1 장벽 금속막은 바람직하게 Ti/TiN층을 사용한다. 그리고 상기 제1 도전막(50)은 바람직하게 텅스텐(W)을 사용한다.Next, referring to FIG. 1C, the first barrier metal film 40 and the first conductive film 50 are sequentially formed on the entire surface including the opening 30. Here, the first barrier metal film preferably uses a Ti / TiN layer. In addition, tungsten (W) is preferably used for the first conductive film 50.

다음에, 도1d를 참조하면, 상기 층간절연막을 식각 방지막으로 이용하여 상기 제1 장벽 금속막(40)과 제1 도전막(50)을 평탄화 공정으로 텅스텐 플러그(70)로 만든다. 또한 제1 장벽 금속막 패턴(60)도 형성된다. 여기서, 상기 평탄화 공정은 바람직하게 화화적 기계연마 방법을 사용하여 실시한다. Next, referring to FIG. 1D, the first barrier metal layer 40 and the first conductive layer 50 are formed into a tungsten plug 70 by a planarization process using the interlayer insulating layer as an etch stop layer. In addition, a first barrier metal film pattern 60 is also formed. Here, the planarization process is preferably carried out using a chemical mechanical polishing method.

다음에, 도 1e를 참조하면, 상기 텅스텐 플러그(70)를 포함한 층간산화막(20) 상에 제2 장벽 금속막(미도시)과 제2 도전막(미도시)을 순차적으로 형성한다. 여기서 상기 제2 장벽층은 바람직하게 Ti/TiN층을 사용한다. 그리고 상기 제2 도전막은 바람직하게 알루미늄(Al)을 사용한다. 그리고, 상기 제2 도전막 상에 정 얼라인 된 상태로 형성된 포토레지스트 패턴(미도시)을 식각 방지막으로 이용하여 식각 공정을 수행하여 제2 도전막 패턴(90)를 형성한다. 또한 제2 장벽 금속막 패턴(80)도 형성한다.Next, referring to FIG. 1E, a second barrier metal film (not shown) and a second conductive film (not shown) are sequentially formed on the interlayer oxide film 20 including the tungsten plug 70. Here, the second barrier layer preferably uses a Ti / TiN layer. The second conductive film is preferably aluminum (Al). The second conductive layer pattern 90 is formed by performing an etching process using a photoresist pattern (not shown) formed on the second conductive layer in an alignment state as an etch stop layer. The second barrier metal film pattern 80 is also formed.

그러나, 도 1f를 참조하면, 상기 제2 도전막 상에 미스 얼라인 된 상태로 형성된 포토레지스트 패턴(미도시)을 식각 방지막으로 이용하여 식각할 경우에 형성된 제2 도전막 패턴(90)을 나타낸 것이다. 상기 제2 도전막 패턴(90)은 상기 텅스텐 플러그(70)을 완전하게 덮지 못하고, 상기 텅스텐 플러그의 일부분을 노출시켰다. 그리고 상기 노출된 만큼의 면적이 저항의 손실을 가져온다.However, referring to FIG. 1F, a second conductive film pattern 90 formed when etching using a photoresist pattern (not shown) formed in a misaligned state on the second conductive film as an etch stop layer is illustrated. will be. The second conductive layer pattern 90 does not completely cover the tungsten plug 70 and exposes a portion of the tungsten plug. And the exposed area results in a loss of resistance.

따라서 본 발명의 목적은 새로운 반도체 장치의 금속배선 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method for manufacturing metal wiring of a new semiconductor device.

상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 층간절연막을 형성하는 단계와 상기 층간절연막을 패터닝하여 제1 개구부을 형성하는 단계와 상기 제1 개구부를 포함하는 층간절연막를 패터닝하여 상기 제1 개구부의 상부를 확장하는 제2 개구부를 형성하는 단계와 상기 제1 개구부와 상기 제2 개구부를 포함하는 층간절연막 상에 제1 도전막을 형성하는 단계와 상기 층간절연막을 식각 방지막으로 이용하여 상기 도전막을 평탄화하여 "T"자형 플러그를 형성하는 단계와 상기 평탄화된 도전막을 포함하는 절연막을 에치백(ETCH BACK)을 수행하여 상기 제2 개구부에 형성된 제1 도전막의 양 측면을 드러내는 단계와 상기 결과물 상에 제2 도전막을 형성하는 단계와 상기 제2 도전막 상을 패터닝하여 상기 "T"자형 플러그 상에 제2 도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 제조방법을 제공하는 것이다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film on a semiconductor substrate, patterning the interlayer insulating film to form a first opening, and patterning an interlayer insulating film including the first opening to form an upper portion of the first opening. Forming a second opening that extends and forming a first conductive film on the interlayer insulating film including the first opening and the second opening, and planarizing the conductive film by using the interlayer insulating film as an etch stop layer. Forming a T " plug and performing an ETCH BACK on the insulating film including the planarized conductive film to expose both sides of the first conductive film formed in the second opening and a second conductive material on the resultant. Forming a film and patterning the second conductive film on the second conductive film to form a second conductive film pattern on the “T” plug; It is to provide a method for manufacturing metal wiring of a semiconductor device comprising the step.

이하, 본 발명의 바람직한 실시예를 첨부하는 도면을 참조하여 상세하게 설명한다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2a 내지 2i는 본 발명의 실시예에 따른 반도체 장치의 금속배선 제조방법을 나타낸 공정 단면도이다.2A to 2I are cross-sectional views illustrating a method for manufacturing metal wiring of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(200) 상에 층간절연막(210)을 형성한다. 상기 층간절연막(210)은 실리콘 산화막으로 형성하는 것이 바람직하며, 그 하부에는 트랜지스터의 게이트 패턴을 포함하는 도전 패턴이 배치될 수도 있다. Referring to FIG. 2A, an interlayer insulating film 210 is formed on a semiconductor substrate 200. The interlayer insulating layer 210 may be formed of a silicon oxide layer, and a conductive pattern including a gate pattern of a transistor may be disposed under the interlayer insulating layer 210.

다음에, 도 2b를 참조하면, 콘택 또는 비아 마스크를 사용한 사진 식각 공정에 의해 상기 층간절연막(210)을 식각하여 제1 개구부(220)를 형성한다.Next, referring to FIG. 2B, the interlayer insulating layer 210 is etched by a photolithography process using a contact or via mask to form a first opening 220.

다음에, 도 2c를 참조하면, 상기 제1 개구부(220)를 포함하는 층간절연막(210)를 패터닝하여 상기 제1 개구부(220)의 상부를 확장하는 제2 개구부(230)를 형성하여 "T" 모양의 개구부를 만든다. Next, referring to FIG. 2C, the interlayer insulating layer 210 including the first opening 220 is patterned to form a second opening 230 extending over the first opening 220 to form “T”. Create an opening.

다음에, 도 2d를 참조하면, 상기 "T" 모양의 개구부를 포함한 전면에 제1 장벽 금속막(240)과 제1 도전막(250)을 순차적으로 형성한다. 여기서 상기 제1 장벽층은 바람직하게 Ti/TiN층을 사용한다. 그리고 상기 제1 도전막(250)은 바람직하게 텅스텐(W)을 사용한다.Next, referring to FIG. 2D, the first barrier metal film 240 and the first conductive film 250 are sequentially formed on the entire surface including the “T” shaped opening. The first barrier layer here preferably uses a Ti / TiN layer. In addition, tungsten (W) is preferably used for the first conductive layer 250.

다음에, 도2e를 참조하면, 상기 층간절연막(210)을 식각 방지막으로 상기 제1 장벽 금속막(240)과 제1 도전막(250)을 평탄화 공정으로 "T" 모양의 텅스텐 플러그(270)로 만든다. 또한 제1 장벽 금속막 패턴(260)도 형성된다. 여기서, 상기 평탄화 공정은 화화적 기계연마 방법을 사용하여 실시한다. Next, referring to FIG. 2E, a “T” shaped tungsten plug 270 is formed by planarizing the first barrier metal layer 240 and the first conductive layer 250 using the interlayer insulating layer 210 as an etch stop layer. Make it. In addition, a first barrier metal film pattern 260 is also formed. Here, the planarization process is carried out using a chemical mechanical polishing method.

다음에, 도 2f를 참조하면, 상기 "T" 모양의 텅스텐 플러그(270)를 포함하는 층간절연막(210)을 에치백(ETCH BACK) 공정으로 상기 층간절연막(210)을 식각하여 상기 "T" 모양의 텅스텐 플러그의 양 측면이 드러나는 층간절연막(280)을 형성한다. Next, referring to FIG. 2F, the interlayer insulating layer 210 including the “T” shaped tungsten plug 270 is etched by the ETCH BACK process to etch the interlayer insulating layer 210. An interlayer insulating film 280 is formed to expose both sides of the tungsten plug having a shape.

다음에, 도 2g를 참조하면, 상기 결과물 상에 제2 장벽 금속막(290)과 제2 도전막(300)을 순차적으로 형성한다. 여기서 상기 제2 장벽 금속막은 바람직하게 Ti/TiN층을 사용한다. 그리고 상기 제2 도전막은 바람직하게 알루미늄(Al)을 사용한다. Next, referring to FIG. 2G, a second barrier metal film 290 and a second conductive film 300 are sequentially formed on the resultant product. Here, the second barrier metal film preferably uses a Ti / TiN layer. The second conductive film is preferably aluminum (Al).

다음에, 도2h를 참조하면, 상기 제2 도전막 상에 정 얼라인 된 상태로 형성된 포토레지스트 패턴(미도시)을 식각 방지막으로 이용하여 식각 공정을 수행하여 제2 도전막 패턴(320)을 형성한다. 또한 제2 장벽 금속막 패턴(310)도 형성된다. Next, referring to FIG. 2H, the second conductive layer pattern 320 may be formed by performing an etching process using a photoresist pattern (not shown) formed on the second conductive layer in an alignment state as an etch stop layer. Form. In addition, a second barrier metal film pattern 310 is also formed.

그리고, 도 2i를 참조하면, 상기 제2 도전막 상에 미스 얼라인 된 상태로 형성된 포토레지스트 패턴(미도시)을 식각 방지막으로 이용하여 식각할 경우에 형성된 제2 도전막 패턴(320)을 나타낸 것이다. 상기 텅스텐 플러그가 "T" 모양이면서 상면과 측면의 일부분이 층간절연막(280)보다 돌출되어 있어서 상기 제2 도전막 패턴(320)이 상기 "T" 모양의 텅스텐 플러그와 미스 얼라인 상태에서도 접촉면적을 크게 하였다. In addition, referring to FIG. 2I, a second conductive film pattern 320 formed when etching using a photoresist pattern (not shown) formed in a misaligned state on the second conductive film as an etch stop layer is illustrated. will be. The tungsten plug has a “T” shape and a portion of the upper and side surfaces thereof protrudes from the interlayer insulating film 280, so that the second conductive layer pattern 320 may be in a misaligned state with the “T” shaped tungsten plug. Was enlarged.

이로써, 본 발명의 실시예에 따른 반도체 장치의 금속배선 제조방법은 텅스텐 플러그가 "T" 모양이면서 상면과 측면의 일부분이 층간절연막보다 돌출되어 있어서 상기 제2 도전막 패턴이 상기 "T" 모양의 텅스텐 플러그와 미스 얼라인 상태에서도 접촉면적을 크게 하여 미스 얼라인에 의한 공정 마진을 확보하였으며 저항을 향상시킨다.Accordingly, in the method of manufacturing a metal wiring of the semiconductor device according to the embodiment of the present invention, the tungsten plug has a "T" shape and a portion of the upper and side surfaces thereof protrudes from the interlayer insulating film, so that the second conductive film pattern has the "T" shape. The contact area is increased even in the state of tungsten plug and misalignment to secure process margins due to misalignment and improve resistance.

본 발명의 실시예에 따른 반도체 장치의 금속배선 제조방법은 텅스텐 플러그가 "T" 모양이면서 상면과 측면의 일부분이 층간절연막보다 돌출되어 있어서 상기 제2 도전막 패턴이 상기 "T" 모양의 텅스텐 플러그와 미스 얼라인 상태에서도 접촉면적을 크게 하여 미스 얼라인에 의한 공정 마진을 확보하였으며 저항을 향상시킨다.In the method of manufacturing a metal wiring of a semiconductor device according to an embodiment of the present invention, the tungsten plug has a “T” shape and a portion of the upper and side surfaces thereof protrudes from the interlayer insulating film, so that the second conductive layer pattern is the “T” shaped tungsten plug. Even in the misaligned state, the contact area is increased to secure process margins due to the misalignment and improve the resistance.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

도 1a 내지 도 1f는 반도체 장치의 금속배선 제조방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method for manufacturing metal wiring of a semiconductor device.

도 2a 내지 2i는 본 발명의 실시예에 따른 반도체 장치의 금속배선 제조방법을 나타낸 공정 단면도이다.2A to 2I are cross-sectional views illustrating a method for manufacturing metal wiring of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 200 : 반도체 기판 20, 210, 280 : 층간절연막 10, 200: semiconductor substrate 20, 210, 280: interlayer insulating film

30 : 개구부 40, 240 : 제1 장벽 금속막30: opening 40, 240: first barrier metal film

50, 250 : 제1 도전막 60, 260 : 제1 장벽 금속막 패턴50, 250: first conductive film 60, 260: first barrier metal film pattern

70, 270 : 텅스텐 플러그 80, 310 : 제2 장벽 금속막 패턴 70, 270: tungsten plug 80, 310: second barrier metal film pattern

90, 320 : 제2 도전막 패턴 220 : 제1 개구부90, 320: second conductive film pattern 220: first opening

230 : 제2 개구부 290 : 제2 장벽 금속막 230: second opening 290: second barrier metal film

300 : 제2 도전막 300: second conductive film

Claims (6)

반도체 기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막을 패터닝하여 제1 개구부을 형성하는 단계;Patterning the interlayer insulating film to form a first opening; 상기 제1 개구부를 포함하는 층간절연막를 패터닝하여 상기 제1 개구부의 상부를 확장하는 제2 개구부를 형성하는 단계;Patterning an interlayer insulating film including the first opening to form a second opening extending over an upper portion of the first opening; 상기 제1 개구부와 상기 제2 개구부를 포함하는 층간절연막 상에 제1 도전막을 형성하는 단계;Forming a first conductive film on the interlayer insulating film including the first opening and the second opening; 상기 층간절연막을 식각 방지막으로 이용하여 상기 도전막을 평탄화하여 "T"자형 플러그를 형성하는 단계;Forming a “T” plug by planarizing the conductive layer using the interlayer insulating layer as an etch stop layer; 상기 평탄화된 도전막을 포함하는 절연막을 에치백(ETCH BACK)을 수행하여 상기 제2 개구부에 형성된 제1 도전막의 양 측면을 드러내는 단계;Performing ETCH BACK on the insulating film including the planarized conductive film to expose both sides of the first conductive film formed in the second opening; 상기 결과물 상에 제2 도전막을 형성하는 단계: 및Forming a second conductive film on the resultant; and 상기 제2 도전막 상을 패터닝하여 상기 "T"자형 플러그 상에 제2 도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 제조방법.And patterning the second conductive film on the second conductive film to form a second conductive film pattern on the "T" plug. 제1항에 있어서, 상기 제1 도전막은 텅스텐(W) 인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the first conductive film is tungsten (W). 제2항에 있어서, 상기 제1 도전막은 장벽 금속막을 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 2, wherein the first conductive film further comprises a barrier metal film. 제1항에 있어서, 상기 제2 도전막은 알루미늄(Al) 인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.The method of claim 1, wherein the second conductive film is aluminum (Al). 제2항에 있어서, 상기 제2 도전막은 장벽 금속막을 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.3. The method of claim 2, wherein the second conductive film further comprises a barrier metal film. 제2항에 있어서, 상기 제2 도전막을 평탄화하는 방법은 CMP(chemical mechanical polishing) 방식을 이용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.3. The method of claim 2, wherein the method of planarizing the second conductive film uses a chemical mechanical polishing (CMP) method.
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