KR20050035302A - 인코더 회로 및 ａ/ｄ 변환 회로 - Google Patents

인코더 회로 및 ａ/ｄ 변환 회로 Download PDF

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Abstract

모든 가능한 서모미터 코드의 조합에 대하여 인코더 출력의 오차를 최소로 할 수 있는 인코더 회로 및 A/D 변환기를 제공하는 것을 목적으로 한다. 이 목적을 달성하기 위해서 인코더 회로는, 서모미터 코드를 입력으로 하여 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된다.

Description

인코더 회로 및 Ａ/Ｄ 변환 회로{ENCODER CIRCUIT AND A/D CONVERTER CIRCUIT}
본 발명은 일반적으로 A/D 변환기 등에 이용되는 인코더 회로에 관한 것으로서, 보다 상세하게는 서모미터 코드를 바이너리 코드로 변환하는 인코더 회로에 관한 것이다.
디지털 신호 처리 기술이 발달함에 따라, A/D 변환기에는 고분해능화 및 고정밀도화가 요구되고 있다. 이들 요구를 만족시키기 위해서는 A/D 변환시의 오차 발생을 줄이는 것이 필요하다.
일반적으로 A/D 변환기에서는, 입력 아날로그 전위를 복수의 비교 회로에 입력하고, 이들 복수의 비교 회로에 의해 대응하는 참조 전위와 입력 전위를 비교한다. 이 참조 전위는 낮은 전위에서 높은 전위까지 동일한 간격으로 할당되어 있고, 비교기군의 출력은, "0…000111…1"과 같이, 하위 비교기 출력은 "1"이고, 하위에서 상위로 가는 도중에 있는 비교기 이후의 출력은 "0"이 된다. 이러한 코드는 서모미터(온도계) 코드라고 한다.
예컨대, 서모미터 코드의 인접 비트간의 배타적 논리합을 취함으로써 "0"/"1"의 경계부에만 "1"을 추출한다. 그 검출 신호를 후속 스위치 매트릭스나 증폭기에 의해 바이너리 코드로 변환할 수 있다.
그러나 A/D 변환기에 있어서는, 각 비교기가 갖는 고유의 오프셋 편차, 고주파로 비교기를 동작시킨 경우의 클록 신호의 지연차, 노이즈에 의한 신호 변동의 영향 등으로 인해, "0…001011…1"과 같이, 본래 한 곳이어야 할 "0"/"1"의 경계가 2곳 이상 발생할 수 있다. 이러한 경우, "0"/"1"의 경계를 검출하여 인코딩하는 단순한 인코더 회로에서는 이러한 문제를 해결할 수 없어, 본래의 올바른 바이너리 코드와 다른 코드가 생성되게 된다.
이러한 서모미터 코드 에러가 발생한 경우에도, A/D 변환 오차가 커지지 않도록 설계된 인코더 회로가 제안된 바 있다(특허 문헌 1). 이 인코더 회로에서는 서모미터 코드의 인접 비트 사이에서 배타적 논리합을 취하는데, "0…001011…1"과 같은 에러 코드가 입력된 경우에는, "0"/"1"의 경계로서 배타적 논리합 출력의 연속 3비트가 "1"이 된다. 다음에, 복수의 "1" 비트 중 중앙의 "1"이 경계로서 유효해지도록 스위치 매트릭스에서 가중한다. 마지막으로, 가중된 신호를 증폭기에 의해 증폭함으로써 "0"/"1"을 판정한다. 이에 따라, 본래의 올바른 바이너리 코드에 가까운 코드를 얻을 수 있도록 에러 정정을 할 수 있다.
또한 특허 문헌 2에는 서모미터 코드를 인코드하기 위한 2분 탐색 변환 방법이 개시되어 있다. 이 방법에서는 중앙에 위치하는 비트를 경계로 서모미터 코드를 2분할하고, 중앙에 위치하는 비트의 "0"/"1"에 의해 2분할한 코드 중 어느 위치에 경계가 있는지를 찾는다. 또한 특허 문헌 3 및 특허 문헌 4에는 부울 대수에 의해 표현되는 서모미터/바이너리 변환식에 따른 변환 방법이 개시되어 있다.
도 1은 3비트로 이루어지는 서모미터 코드를 상기 종래의 인코더 회로에 입력한 경우의 출력값을 나타낸다. 여기서, 서모미터 코드의 3비트에 대하여 에러의 경우에 발생할 수 있는 모든 "0"/"1" 조합을 포함하여 총 8개의 패턴을 나타내고 있다..
오류가 있는 서모미터가 입력된 경우, "0"/"1" 경계가 2개 이상 존재하므로, 어느 경계를 올바른 경계로서 취급할 것인가에 따라 출력 인코드값이 달라진다. 예컨대, 도 1에 도시한 케이스 6의 경우, 이상한 서모미터 코드 [0,1,0]은 올바르게는 [0,1,1]이 되어야 할지, [0,0,1]이 되어야 할지, [0,0,0]이 되어야 할지 판별할 수 없다. 이와 같이 "0"/"1" 경계가 2개 이상 존재하는 경우, 올바른 인코드값으로는 복수의 값이 있을 수 있다. 이를 도 1에서「인코더 출력으로서 취할 수 있는 값」으로 나타내었다. 또「인코더 출력으로서 취할 수 있는 값」이 복수 존재하는 경우에, 최대값과 최소값간dml 차이를 「거리」로 나타내었다.
케이스 1, 5, 7 및 8은 정상적인 서모미터 코드가 입력된 경우이다. 이 경우에는 종래예가 모두 올바른 인코더 출력을 생성한다.
케이스 3 및 6은 입력 서모미터 코드가 이상하여, 인코더 출력으로서 3개의 후보를 생각할 수 있는 경우이다. 이 때의 「거리」는 2가 된다. 예컨대 케이스 3에서는 서모미터 코드의 비트 2와 비트 3이 이상한 패턴을 구성하고 있는 경우이다. 이 입력이 정상적인 서모미터 코드로 되기 위해서는 서모미터 코드의 비트 2와 비트 3이 [1,0]이 아니라, [1,1] 또는 [0,1], [0,0]이어야 한다. 이 때, 후보로 들 수 있는 인코더의 출력값은 각각 3, 2, 1이다.
따라서, 케이스 3의 서모미터 코드가 입력된 경우, 인코더의 출력값과 모든 취할 수 있는 출력값간의 거리를 평균적으로 최소로 하기 위해서는 취할 수 있는 인코더의 출력값 3, 2, 1의 중앙값으로서 인코더의 출력값을 2로 하는 것이 바람직하다. 케이스 6의 경우에도 마찬가지로, 인코더의 출력값을 1로 하는 것이 바람직하다. 이와 같이 구해지는 최적의 인코더 출력값을 「변환 오차를 최소로 하기 위해서 인코더 출력으로서 취해야 하는 값」으로 도 1에 나타내었다.
또한 케이스 2 및 4는 인코더 출력으로서 4가지 패턴 후보를 생각할 수 있는 경우, 즉 「거리」가 3인 경우이다. 예컨대 케이스 2에서는 서모미터 코드의 비트 1, 비트 2 및 비트 3이 이상한 패턴을 구성하고 있는 경우이다. 이 입력이 정상적인 서모미터 코드로 되기 위해서는 서모미터 코드가 [1,1,0]이 아니라 [1,1,1], [0,1,1], [0,0,1], [0,0,0] 중 어느 하나이어야 한다. 이 때, 후보로 들 수 있는 인코더의 출력값은 각각 3, 2, 1, 0이다.
따라서, 케이스 2의 서모미터 코드가 입력된 경우, 인코더의 출력값과 모든 취할 수 있는 출력값간의 거리를 평균적으로 최소로 하기 위해서는 취할 수 있는 인코더의 출력값 3, 2, 1, 0의 중앙값으로서 인코더의 출력값을 2 또는 1로 하는 것이 바람직하다. 케이스 4의 경우도 마찬가지로, 인코더의 출력값을 2 또는 1로 하는 것이 바람직하다.
도 1에 있어서「종래예」로 도시한 것은 특허 문헌 1에 기재된 인코더의 출력이고, 「다른 종래예」로 도시한 것은 특허 문헌 2 내지 4에 기재된 인코더의 출력이다. 도 1에 도시된 바와 같이, 「종래예」에 있어서는 케이스에 따라서는 출력이 부정 "X"가 될 수 있다. 또한 「다른 종래예」에 있어서는 인코더 출력이「인코더 출력으로서 취해야 하는 값」과 다른 경우도 많다.
이와 같이 종래예의 인코더 회로는 모든 가능한 서모미터 코드 조합을 고려하지 않으므로, 에러가 발생한 경우에 인코더 출력의 오차를 항상 최소로 할 수 없다.
이와 같은 상황을 감안하여, 본 발명은 모든 가능한 서모미터 코드 조합에 대하여 인코더 출력의 오차를 최소로 할 수 있는 인코더 회로 및 A/D 변환기를 제공하는 것을 목적으로 한다.
특허 문헌 1
일본 특허 공개 평 7-95089호 공보
특허 문헌 2
일본 특허 공개 평 8-36466호 공보
특허 문헌 3
일본 특허 공개 평 11-103253호 공보
특허 문헌 4
특허 공개 2000-134103호 공보
도 1은 3비트로 이루어지는 서모미터 코드를 종래의 인코더 회로에 입력한 경우의 출력값을 도시한 도면이고,
도 2는 본 발명에 따른 인코더 회로의 제1 실시예의 일 구성예를 도시한 도면이고,
도 3은 도 2의 제1 실시예의 인코더 회로에 대하여 입출력 진리값 표를 도시한 도면이고,
도 4는 본 발명에 따른 인코더 회로의 제2 실시예의 일 구성예를 도시한 도면이고,
도 5는 도 4의 제2 실시예의 인코더 회로에 대하여 입출력 진리값 표를 도시한 도면이고,
도 6은 본 발명에 따른 A/D 변환 회로의 제1 실시예를 도시한 도면이고,
도 7은 본 발명에 따른 A/D 변환 회로의 제2 실시예를 도시한 도면이고,
도 8은 본 발명에 따른 A/D 변환 회로의 제3 실시예를 도시한 도면이고,
도 9는 본 발명의 원리에 따른 외삽을 고려한 인코더 회로의 진리값 표를 도시한 도면이다.
본 발명에 따른 인코더 회로는 서모미터 코드를 입력으로 하여 상기 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된 것을 특징으로 한다.
상기 인코더 회로는 정상적인 서모미터 코드에 대해서는 "0"/"1" 경계의 위치에 대응하는 인코드값을 출력하고, 이상한 서모미터 코드의 경우에는 복수의 "0"/"1" 경계의 위치에 대응하는 복수의 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하도록 논리 구성된다. 따라서, 모든 가능한 서모미터 입력 패턴에 대응할 수 있어, 모든 입력 패턴에 대하여 출력이 부정 상태가 되지 않아, 인코드 출력값의 오차를 항상 최소화할 수 있다.
또한 본 발명의 다른 측면에 따르면, 인코더 회로는 서모미터 코드의 "1"(또는 "0")의 개수를 인코드 출력으로 하는 것을 특징으로 한다.
또한 본 발명의 A/D 변환기는 복수의 비교기에 의해 입력 아날로그 전위를 복수의 기준 전위와 비교함으로써 서모미터 코드를 출력하는 비교기군과, 상기 비교기군으로부터 출력되는 서모미터 코드를 인코드하는 상기 인코더 회로를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부한 도면을 이용하여 상세하게 설명한다.
본 발명의 인코더 회로는 비교기군 등으로부터 출력되는 서모미터 코드의 "0"/"1" 경계의 위치에 대응하는 인코드값을 출력하고, 또한 "0"/"1" 경계가 여러 개 포함되어 있는 경우에는 이들 경계의 위치에 대응하는 복수의 인코드값의 분포 범위의 중심값을 정규 인코드값으로 하도록 설계된 논리 회로이다.
본 발명의 인코더 회로는 모든 가능한 서모미터 입력 패턴을 고려하여 논리 설계되므로, 모든 입력 패턴에 대하여 출력이 부정 상태가 되지 않는다. 또한 이상한 서모미터 코드의 경우에는 복수의 "0"/"1" 경계의 위치에 대응하는 복수의 인코드값의 분포 범위의 중심값을 정규의 인코드값으로 하므로, 인코드 출력값의 오차를 최소로 할 수 있다.
도 2는 본 발명에 의한 인코더 회로의 제1 실시예의 일 구성예를 도시한 도면이다.
도 2의 인코더 회로(10)는 3비트의 서모미터 코드를 바이너리값으로 변환하여 출력하는 회로이다. 설명의 편의상, 입력 서모미터 코드가 3비트인 경우에 대해서 도시하지만, 본 발명은 입력 서모미터 코드의 비트 수에 대하여 한정되는 것은 아니며, 복수의 비트로 이루어지는 서모미터 코드이면 몇 비트로 구성되어도 좋다.
도 2의 인코더 회로(10)는 EXNOR(EXOR 회로의 출력 반전) 회로(11), AND 회로(12 및 13), NOR 회로(14), OR 회로(15 및 16) 및 인버터(17)를 포함한다. 입력 신호(THM1~THM3)는 입력 서모미터 코드의 비트 1~비트 3에 대응한다. 출력(D0 및 D1)은 서모미터 코드를 바이너리 코드로 변환한 인코더 출력이다.
도 2에 도시한 복수의 논리 게이트에 의해 하나 또는 복수의 "0"/"1" 경계에 대하여 대응하는 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하는 논리 회로가 실현되어 있다. 또 도 2의 인코더 회로(10)에서는 중심값이 2개 있는 경우에는 큰 중심값을 출력하도록 구성되어 있다. 이는 큰 중심값일 필요는 없으며, 작은 중심값을 출력하도록 구성할 수도 있다. 큰 것 또는 작은 것 중 어느 하나가 다른 것보다 바람직한 이유는 없다.
도 3은 도 2의 제1 실시예의 인코더 회로(10)에 대하여 입출력 진리값 표를 도시한 도면이다.
도 3의 진리값 표에는 입력 서모미터 코드를 구성하는 3비트에 대하여 8개의 모든 "0"/"1" 조합을 나타내고, 그 8개의 조합에 대하여 도 2의 인코더 회로(10)의 출력을 나타내었다. 또한 도 1의 경우와 같이, 「변환 오차를 최소로 하기 위해서 인코더 출력으로서 취해야 하는 값」을 나타내고, 이 값과 인코더 회로(10)의 출력값간의 차이를「서모미터/바이너리 변환 오차」로 나타내었다.
예컨대 케이스 3의 경우, "0"/"1"의 경계는 비트 1의 위치 및 비트 3의 위치에 존재한다. 이들 2개의 "0"/"1" 경계의 위치에 대응하는 2개의 인코더 출력은 1 및 3이다. 따라서, 이들 2개의 인코더 출력의 분포 범위 [1-3]의 중심값으로 인코더 회로(10)의 출력은 2가 된다.
또한 케이스 2의 경우에 대해서는 "0"/"1"의 경계가 비트 0의 위치 및 비트 3의 위치에 존재한다. 여기서, 비트 0의 위치가 경계라는 판단은 "0"인 비트 1 아래에 있는 가상적인 비트 0이 "1"이라는 생각에 기인한다. 이에 따라, 모두 제로인 패턴 [0,0,0]일 때에 비트 0의 위치를 경계로 하는 것과 잘 일치한다. 또한 비트 3의 위치가 경계라는 판단은 "1"인 비트 3 위에 있는 가상적인 비트 4가 "0"이라는 생각에 기인한다. 이에 따라, 모두 "1"인 패턴 [1,1,1]일 때에 비트 3의 위치를 경계로 하는 것과 잘 일치한다. 상기 2개의 "0"/"1" 경계의 위치에 대응하는 2개의 인코더 출력은 0 및 3이다. 이들 2개의 인코더 출력의 분포 범위 [0-3]의 중심값은 1 또는 2이지만, 본 예에서는 큰 중심값을 선택하여 인코더 회로(10)의 출력을 2로 한다.
또한 케이스 4의 경우에 대해서는 "0"/"1"의 경계가 비트 0의 위치 및 비트 3의 위치에 존재한다. 이들 2개의 "0"/"1" 경계의 위치에 대응하는 2개의 인코더 출력은 0 및 3이다. 따라서, 이들 2개의 인코더 출력의 분포 범위 [0-3]의 중심값은 1 또는 2이지만, 본 예에서는 큰 중심값을 선택하여 인코더 회로(10)의 출력을 2로 한다.
이와 같이 제1 실시예에 있어서는, 하나 또는 복수의 "0"/"1" 경계에 대하여 대응하는 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하는 논리 회로를 단순한 구성으로 실현하고 있다. 이 인코더 회로는 종래의 회로 구성에서는 서모미터/바이너리 변환 오차(인코더 출력 오차)가 컸던 경우에 있어서도 오차를 최소한으로 억제할 수 있다.
도 4는 본 발명에 따른 인코더 회로의 제2 실시예의 일 구성예를 도시한 도면이다. 설명의 편의상, 입력 서모미터 코드가 3비트인 경우에 대하여 도시하지만, 복수의 비트로 이루어지는 서모미터 코드라면 몇 비트로 구성되어도 좋다.
도 4의 인코더 회로(10A)는 NOR 회로(21 및 22), EXNOR(EXOR 회로의 출력 반전) 회로(23 및 24), AND 회로(25), OR 회로(26) 및 인버터(27)를 포함한다. 이들 논리 게이트에 의해 하나 또는 복수의 "0"/"1" 경계에 대하여 대응하는 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하는 논리 회로가 실현되어 있다.
도 5는 도 4의 제2 실시예의 인코더 회로(10A)에 대하여 입출력 진리값 표를 도시한 도면이다.
도 5의 진리값 표에는 서모미터 코드의 "1"의 개수를 카운트한 값을 기재하였다. 도 5로부터 알 수 있는 바와 같이, 서모미터 코드의 "1"의 개수는 「변환 오차를 최소로 하기 위해서 인코더 출력으로서 취해야 하는 값」의 조건을 만족하고 있다. 도 4의 인코더 회로(10A)는 서모미터 코드의 "1"의 개수를 출력하도록 논리 설계되어 있고, 이에 따라 하나 또는 복수의 "0"/"1" 경계에 대하여 대응하는 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하는 논리 회로를 실현하고 있다.
또 서모미터 코드의 "1"의 개수가 분포 범위의 중심값과 일치하는 것은 서모미터 코드가 3비트인 경우에 특유한 현상으로서, 4비트 이상인 경우에는 적합하지 않는다. 그러나 "1"의 개수를 카운트하는 것은 서모미터 코드의 "0"과 "1"을 각각 좌우에 고정되도록 이동시킴으로써 가상적으로 "0"/"1" 경계를 하나로 정하고 있음을 의미한다. 서모미터 코드가 4비트 이상인 경우라도, "1"의 개수를 카운트하여 경계를 하나로 정함으로써 인코드값을 하나의 출력값으로서 결정할 수 있다.
이와 같이 제2 실시예에서는 서모미터 코드의 "1"의 개수를 출력으로 하는 논리 회로를 단순한 구성으로 실현하고 있다. 이 인코더 회로는 종래의 회로 구성에서는 서모미터/바이너리 변환 오차(인코더 출력 오차)가 컸던 경우에 있어서도 오차를 최소한으로 억제할 수 있다.
도 6은 본 발명에 따른 A/D 변환 회로의 제1 실시예를 도시한 도면이다.
도 6의 A/D 변환 회로(30)는 인코더 회로(10)와 비교기군(31)을 포함한다. 인코더 회로(10)는 도 2에 도시되는데, 그 대신 도 4에 도시된 인코더 회로(10A)를 이용할 수도 있다. 비교기군(31)은 비교기(41 내지 43)를 포함한다. 비교기(41 내지 43)는 입력 아날로그 전위(VIN)를 수신함과 동시에, 각각 대응하는 기준 전위(VRF1 내지 VRF3)를 수신한다. 각 비교기(41 내지 43)는 입력 아날로그 전위(VIN)를 대응하는 기준 전위와 비교하고, 그 비교 결과를 서모미터 코드(THM1 내지 THM3)로서 출력한다.
인코더 회로(10)는 비교기군(31)으로부터 공급되는 서모미터 코드(THM1 내지 THM3)를 인코드하여 바이너리 코드(D0 및 D1)로서 출력한다. 이 때, 인코더 회로(10)는 하나 또는 복수의 "0"/"1" 경계에 대하여 대응하는 인코드값의 분포 범위의 중심값을 정규의 인코드값으로서 출력하도록 구성되어 있어, 이상한 서모미터 코드나 출력 인코드값의 오차를 최소한으로 억제할 수 있다. 즉, 비교기(41 내지 43)의 오프셋이나 노이즈에 의한 신호 변동 등 서모미터 코드에 이상이 발생하는 요인이 있었다고 하여도 오차를 최소한으로 하도록 A/D 변환 결과를 얻을 수 있다.
도 7은 본 발명에 따른 A/D 변환 회로의 제2 실시예를 도시한 도면이다.
도 7의 A/D 변환 회로(50)는 샘플 홀드 회로(51 및 59), 스위치 회로(52), 보간 회로(53), 스위치 제어 회로(54), 비교기군(55), 인코더 회로(56), 비교기군(57) 및 인코더 회로(58)를 포함한다. 샘플 홀드 회로(51)는 입력 전압을 소정의 타이밍에서 샘플링한 다음 홀드하는 개개의 샘플 홀드 회로(61 내지 63)를 포함한다. 스위치 회로(52)는 스위치 제어 회로(54)에 의해 제어되는 스위치(64 내지 67)를 포함한다. 보간 회로(53)는 스위치 회로(52)에 의해 선택된 샘플 전압을 증폭하기 위한 차동 증폭기(68 및 69), 및 상기 전압을 보간하기 위한 저항 래더를 포함한다.
비교기군(55 및 57)은 비교기군(31)과 동일한 구성일 수도 있고, 인코더 회로(56 및 58)는 인코더 회로(10 또는 10A)와 동일한 구성일 수 있다. 비교기군(55) 및 인코더 회로(56)로 이루어지는 A/D 변환 부분이 입력 아날로그 전위(VIN)를 A/D 변환한 결과의 상위 2비트(DO1 및 DO2)를 출력하고, 비교기군(57) 및 인코더 회로(58)로 이루어지는 A/D 변환 부분이 A/D 변환 결과의 하위 2비트(DO3 및 DO4)를 출력한다.
먼저, 샘플 홀드 회로(51)가 기준 전위(VRF1 내지 VRF3)와 입력 아날로그 전위(VIN)를 샘플링하여 유지한다. 유지된 기준 전위(VRF1 내지 VRF3)와 입력 아날로그 전위(VIN)의 크기를 비교기군(55)에 의해 비교하고, 에러 정정 가능한 본 발명의 인코더 회로(56)를 이용하여 상위 바이너리 신호(DO1 및 DO2)를 얻는다.
이 바이너리 신호(DO1 및 DO2)에 응답하여 스위치 제어 회로(54)가 스위치 회로(52)의 스위치군을 제어한다. 비교기군(55)으로부터 스위치 제어 회로(54)로 제어 신호가 생성되는 동안, 샘플 홀드 회로(59)가 샘플 홀드 회로(51)의 홀드 전압을 샘플링한다. 스위치 제어 회로(54)의 신호가 출력되는 타이밍에서 샘플 홀드 회로(59)가 홀드 전압을 출력하도록 구성함으로써, "0"/"1" 경계에 대응하는 2세트의 아날로그 신호가 샘플 홀드 회로(51)로부터 보간 회로(53)로 전달된다. 예컨대, VRF1과 VRF2 사이에 VIN이 위치하는 경우에는 VRF1과 VIN을 차동 증폭기(68)에 접속하도록 스위치(64 및 65)가 제어됨과 동시에, VRF2와 VIN을 차동 증폭기(69)에 접속하도록 스위치(66 및 67)가 제어된다.
보간 회로(53)는 선택된 2세트의 아날로그 신호를 증폭한 후에 4등분으로 분압한다. 상기 예와 같이, 하위 2비트(4계조)를 얻는 경우에는 VRF1과 VRF2 사이를 4등분한다. 분압된 전압은 비교기군(57)으로 공급되어 비교 동작이 실행된다. 이 비교 결과를 나타낸 서모미터 코드를 에러 정정 가능한 본 발명의 인코더 회로(58)를 이용하여 인코드함으로써 하위 바이너리 신호(DO3 및 DO4)를 얻는다.
도 8은 본 발명에 의한 A/D 변환 회로의 제3 실시예를 도시한 도면이다. 도 8에 있어서, 도 7과 동일한 구성 요소는 동일한 번호에 의해 참조되며, 그 설명은 생략한다.
도 8의 A/D 변환 회로(70)는 샘플 홀드 회로(71 및 77), 스위치 회로(72),보간 및 외삽 회로(73), 스위치 제어 회로(74), 비교기군(55), 인코더 회로(56), 비교기군(75) 및 인코더 회로(76)를 포함한다. 샘플 홀드 회로(71)는 입력 전압을 소정의 타이밍에서 샘플링한 다음 홀드하는 개개의 샘플 홀드 회로(81 내지 85)를 포함한다. 스위치 회로(72)는 스위치 제어 회로(74)에 의해 제어되는 스위치(91 내지 98)를 포함한다. 보간 및 외삽 회로(73)는 스위치 회로(72)에 의해 선택된 샘플 전압을 증폭하기 위한 차동 증폭기(101 내지 104) 및 상기 전압을 보간 및 외삽하기 위한 저항 래더를 포함한다. 각 차동 증폭기의 출력들을 4R의 저항으로 분압한 구성으로 되어있다.
도 8의 A/D 변환 회로(70)가 바이너리 코드를 생성하기 위한 각 회로의 동작은 도 7의 A/D 변환 회로(50)의 각 회로의 동작과 기본적인 부분에 대해서는 동일하다. 단, 제8 A/D 변환 회로(70)에서는 이상한 서모미터 코드가 생성되어 잘못된 상위 비트(DO1 및 DO2)가 생성된 경우라도, 올바른 인코드 출력를 얻을 수 있도록 구성되어 있다. 이러한 목적을 위해서 보간 및 외삽 회로(73)에는 외삽 기능이 마련되고, 또 인코더 회로(76)는 외삽을 고려한 구성으로 되어 있다.
이하의 설명에서, VRF1<VIN<VRF2이고, VRF2 근방에 VIN이 있는 상태라고 가정한다. 이 경우, 샘플 홀드 회로(71)의 출력 전압의 정부(正負) 및 비교기군(55)의 비교 결과는,
(Vs4, Vs3, Vs2, Vs1, Vs0)=(-,-,-,+,+)
(Vc13, Vc12, Vc11)=(-,-,+)
가 된다. 따라서, 비교기군(55)의 출력 서모미터 코드는 001이 된다. 이 경우, 인코더 회로(56)의 인코드 출력은 10진수로 나타내면 1이 되고, 2진수(DO1, DO2)로 나타내면 01이다.
이 인코더 회로(56)의 출력에 기초하여 스위치 제어 회로(74)가 스위치 회로(72)를 제어하며, 보간 및 외삽 회로(73)로의 입력은 다음과 같이 된다.
(Vi4, Vi3, Vi2, Vi1)=(Vs3, Vs2, Vs1, Vs0)=(-,-,+, +)
이와 같이 정상 동작의 경우에 중앙에 있는 2개의 차동 증폭기(102 및 103)의 입력(Vi2 및 Vi3)이 플러스 마이너스의 경계에 일치하도록 스위치 제어 회로(74)에 의해 스위치 회로(72)가 제어된다.
이러한 예의 경우, VRF2와 VRF1 사이에서 VRF2 근방에 VIN이 있다고 가정하고 있으므로 다음과 같이 된다.
(Vc24, Vc23, Vc22, Vc21, Vc20)=(-,+,+,+,+)
가 된다.
도 9는 본 발명의 원리에 따른 외삽을 고려한 인코더 회로(76)의 진리값 표를 도시한 도면이다. 도 9를 참조하면, 상기한 예의 경우는 케이스 2에 대응하며, 인코더 회로(76)의 출력은 10진수로 나타내면 3이고 2진수로 나타내면 011이 된다.
따라서, 다단형 A/D 변환기(70)의 출력으로는 0100+0011= 0111을 얻는다.
이상의 설명은, 서모미터 코드가 정상적으로 얻어진 경우에 대응한다. 이하, 서모미터 코드가 이상한 경우에 대하여 설명한다.
전술한 바와 같이, 샘플 홀드 회로(71)의 출력 전압의 정부(正負) 및 비교기군(55)의 비교 결과는,
(Vs4, Vs3, Vs2, Vs1, Vs0)=(-,-,-,+,+)
(Vc13, Vc12, Vc11)=(-,-,+)
이지만, 비교기군(55)의 출력 서모미터 코드가 001이 아니라 101로 된 경우를 가정한다. 도 3의 진리값 표로부터 알 수 있는 바와 같이, 인코더 회로(56)의 인코드 출력은 10진수로 나타내면 2가 되고 2진수(DO1, DO2)로 나타내면 10이다.
이 인코더 회로(56)의 출력에 기초하여 스위치 제어 회로(74)가 스위치 회로(72)를 제어하며, 보간 및 외삽 회로(73)로의 입력은 다음과 같아진다.
(Vi4, Vi3, Vi2, Vi1)=(Vs4, Vs3, Vs2, Vs1)=(-,-,-,+)
즉, 2진수 10에 기초하여 스위치 제어를 하였으므로, 전술한 정상 동작시(2진수 01의 바이너리 코드의 경우)보다 하나 상위에 위치하는 4개의 전위가 접속되게 된다.
이러한 경우, Vi3 및 Vi2가 모두 "-"이므로,
(Vc24, Vc23, Vc22, Vc21, Vc20)=(-,-,-,-,-)
가 된다. 도 9를 참조하면, 상기한 예의 경우는 케이스 10에 대응하며, 인코더 회로(76)의 출력은 10진수로 나타내면 "-1"이고 2진수로 나타내면 111(보수 표현으로 -1)이 된다.
따라서, 다단형 A/D 변환기(70)의 출력으로는 0100-0001=0111을 얻을 수 있다. 이와 같이, 이상한 서모미터 코드가 생성된 경우라도, 다단형 A/D 변환기(70)에서는 외삽 기능에 의해 오차를 보정할 수 있다. ±1 보정할 수 있는 외삽 회로를 이용하여 에러 보정을 할 수 있는 것은 서모미터/바이너리 변환 오차를 최소(±1 이내)로 하는 본 발명에 따른 인코더 회로를 이용하였기 때문이다.
이상 본 발명을 실시예에 따라 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 특허 청구 범위에 기재된 범위 내에서 다양한 변형이 가능하다.

Claims (9)

  1. 서모미터 코드를 입력으로 하여 상기 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된 것을 특징으로 하는 인코더 회로.
  2. 제1항에 있어서, 상기 중심값이 2개 존재하는 경우에는 큰 중심값 또는 작은 중심값 중 어느 하나를 인코드값으로서 출력하도록 논리 구성된 것을 특징으로 하는 인코더 회로.
  3. 복수의 비교기에 의해 입력 아날로그 전위를 복수의 기준 전위와 비교함으로써 서모미터 코드를 출력하는 비교기군과,
    상기 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된 인코더 회로
    를 포함하는 것을 특징으로 하는 A/D 변환 회로.
  4. 입력 아날로그 전위와 복수의 기준 전위를 샘플링하여 유지하는 샘플 홀드 회로와,
    상기 샘플 홀드 회로의 출력에 기초하여 복수의 비교기에 의해 상기 입력 아날로그 전위를 상기 복수의 기준 전위와 비교함으로써 서모미터 코드를 출력하는 제1 비교기군과,
    상기 제1 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된 제1 인코더 회로와,
    상기 샘플 홀드 회로의 출력을 선택하는 스위치 회로와,
    상기 제1 인코더 회로의 출력에 의해 상기 스위치 회로를 제어하는 스위치 제어 회로와,
    상기 스위치 회로에 의해 선택된 상기 샘플 홀드 회로의 출력간의 전압을 보간하는 보간 회로와,
    상기 보간 회로의 출력에 기초하여 서모미터 코드를 출력하는 제2 비교기군과,
    상기 제2 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 하나 또는 복수의 "0"과 "1"의 경계 위치에 대응하는 하나 또는 복수의 인코드값이 분포하는 범위의 중심값을 인코드값으로서 출력하도록 논리 구성된 제2 인코더 회로
    를 포함하는 것을 특징으로 하는 A/D 변환 회로.
  5. 제4항에 있어서, 상기 보간 회로는 외삽 기능을 구비하며, 상기 제2 인코더 회로는 외삽값에 대응하는 인코드값을 출력하도록 논리 구성되는 것을 특징으로 하는 A/D 변환 회로.
  6. 서모미터 코드를 입력으로 하여 상기 서모미터 코드에 있어서의 "0"의 개수 및 "1"의 개수 중 어느 하나를 인코드값으로서 출력하도록 논리 구성된 것을 특징으로 하는 인코더 회로.
  7. 복수의 비교기에 의해 입력 아날로그 전위를 복수의 기준 전위와 비교함으로써 서모미터 코드를 출력하는 비교기군과,
    상기 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 "0"의 개수 및 "1"의 개수 중 어느 하나를 인코드값으로서 출력하도록 논리 구성된 인코더 회로
    를 포함하는 것을 특징으로 하는 A/D 변환 회로.
  8. 입력 아날로그 전위와 복수의 기준 전위를 샘플링하여 유지하는 샘플 홀드 회로와,
    상기 샘플 홀드 회로의 출력에 기초하여 복수의 비교기에 의해 상기 입력 아날로그 전위를 상기 복수의 기준 전위와 비교함으로써 서모미터 코드를 출력하는 제1 비교기군과,
    상기 제1 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 "0"의 개수 및 "1"의 개수 중 어느 하나를 인코드값으로서 출력하도록 논리 구성된 제1 인코더 회로와,
    상기 샘플 홀드 회로의 출력을 선택하는 스위치 회로와,
    상기 제1 인코더 회로의 출력에 의해 상기 스위치 회로를 제어하는 스위치 제어 회로와,
    상기 스위치 회로에 의해 선택된 상기 샘플 홀드 회로의 출력간의 전압을 보간하는 보간 회로와,
    상기 보간 회로의 출력에 기초하여 서모미터 코드를 출력하는 제2 비교기군과,
    상기 제2 비교기군으로부터 출력되는 상기 서모미터 코드에 있어서의 "1"의 개수를 인코드값으로서 출력하도록 논리 구성된 제2 인코더 회로
    를 포함하는 것을 특징으로 하는 A/D 변환 회로.
  9. 제8항에 있어서, 상기 보간 회로는 외삽 기능을 구비하며, 상기 제2 인코더 회로는 외삽값에 대응하는 인코드값을 출력하도록 논리 구성되는 것을 특징으로 하는 A/D 변환 회로.
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