KR20050032688A - 이중 게이트 캐스코드 앰프 - Google Patents

이중 게이트 캐스코드 앰프 Download PDF

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Abstract

이중 게이트 트랜지스터에 의한 캐스코드 앰프에 관해 개시한다. 앰프는 하나의 제1채널과, 상기 제1채널을 공유하는 제1, 제2게이트를 각각 가지는 제1트랜지스터 및 제2트랜지스터를 구비하며, 제1트랜지스터 및 제2트랜지스터 중의 어느 하나는 별도의 제2채널, 제2채널에 대응하는 게이트 및 제2채널에 인접하는 제 2 드레인 또는 제 2 소스을 가지는 제3트랜지스터와 병렬 접속되며, 상기 제3트랜지스터와 상기 제3트랜지스터와 병렬 접속되는 제1트랜지스터 또는 제2트랜지스터가 하나의 소스 또는 드레인을 공유하며, 상기 제3트랜지스터는 공유되지 않는 드레인 또는 소스를 갖춘다.
본 발명에 따르면 캐스코드 앰프를 이루는 두 트랜지스터의 게이트 폭을 차등화할 수 있고, 따라서 이중 게이트 트랜지스터의 구조적 한계에 따른 응용 제안을 크게 감소시킬 수 있다.

Description

이중 게이트 캐스코드 앰프{Dual gate cascade amplifier}
본 발명은 이중 게이트 FET에 관한 것으로서 게이트 폭 조절이 가능한 이중 게이트 FET 에 관한 것이다.
캐스코드 앰프(cascade amplifier)는 Common Source MOSFET의 드레인(Drain) 과 Common Gate MOSFET의 소오스(Source)가 연결되어 있는 구조를 가진다. 도 1a는 캐스코드 앰프의 수직 구조도이며, 도 1b는 이의 등가 회로도이다. 도 1a 및 도 1b에 도시된 바와 같이 각 제1, 제2트랜지스트(M1, M2)는 개별적인 소자로서 소스(S1, S2), 드레인(D1, D2) 그리고 이 들 사이의 채널(C1, C2) 위에 게이트절연층을 매개로 마련되는 게이트(G1, G2)를 갖춘다.
이러한 캐스코드 앰프는 제2트랜지스터(M2)의 게이트(G2)에 인가되는 전압에 의해서 이득(gain)이 조절될 수 있는 장점을 지닌다. 캐스코드 앰프의 다른 장점은 밀러 효과(Miller's Effect)에 의한 용량(capacitance)을 감소시킴으로써 출력 신호의 피드백 현상을 억제함으로써 이득 손실이 적고 회로적으로 높은 안정성을 가진다는 점이다. 그러나, 캐스코드 앰프의 단점은 사용 주파수가 RF 대역(band)으로 높을 때 기판 저항 및 기생 용량에 의한 노이즈 발생의 문제를 가진다는 것이다. 미국특허 6,292,060은 캐스코드 RF 앰프에 대해 기술한다. 캐스코드 RF 앰프에서의 문제는 상기한 바와 같이 기판 저항 및 기생용량이 회로 특성에 영향을 미친다는 것이다.
이러한 노이즈는 CMOS(Complementary Metal Oxide Semiconductor) 구조에서 제1트랜지스터(M1)의 드레인(D1)과 제2트랜지스터(M2)의 소오스(S2) 사이에서 주로 발생한다. 이와 같이 CMOS 구조에서 기판 손실의 원인이 되는 노이즈 소스를 감소시키기 위하여 기판 저항을 크게 하거나 기판의 기생용량에 의한 노이즈 영역 자체를 제거한다. 후자와 같이 노이즈 영역이 제거된 소자가 이중 게이트 트랜지스터이다.
이중 게이트 트랜지스터(dual gate transistor)는 소스와 드레인 사이에 마련된 하나의 채널을 두개의 게이트에 의해 공유되는 구조를 가지며, 따라서 노이즈 소스로서 작용하는 기존의 캐스코드 앰프에서의 제1트랜지스터(M1)의 드레인 및 제2트랜지스터(M2)의 소오스가 제거된 구조를 가진다.
도 2a는 하나의 채널을 공유하는 이중 게이트를 가지는 캐스코드 앰프(이중 게이트 트랜지스터)의 수직 단면도이며, 도 2b는 이중 게이트 트랜지스터의 등가 회로도이다.
도 2a 및 도 2b에 도시된 바와 같이, 2 중 게이트 트랜지스터는 소스(S)와 드레인(D)의 사이에서 두개의 게이트(G1, G2)가 하나의 채널을 공유하는 구조를 가진다.
노이즈 소스로서 작용하는 제1트랜지스터(M1)의 드레인 영역과 제2트랜지스터(M2)의 소오스 영역이 마련된 도 1a 및 도 1b의 캐스코드 앰프와는 달리 이중 게이트 트랜지스터에 의한 캐스코드 앰프는 이러한 노이즈 소스를 근본적으로 제거하고 하나의 채널을 공유하는 구조를 가진다. 이와 같이 하나의 채널을 공유하는 이중 게이트에 의한 캐스코드 앰프는 NFmin (Minimum Noise Figure)을 0.7dB 정도 감소 시킬 수 있는 것으로 알려져있다.
그러나, 이러한 이중 게이트에 의한 캐스코드 앰프 즉 이중 게이트 트랜지스터는 응용 분야가 크게 제한되는 단점을 가진다. 도 3은 멀티 핑거 형(Multi Finger Type) 으로 배치(Layout)된 이중 게이트 트랜지스터의 평면적 구조를 보인다.
도 3에서 알 수 있듯이 이중 게이트 트랜지스터는 물리적인 레이아웃 구조상 전체 게이트의 폭(Total Gate Width)을 동일하게 형성할 수 밖에 없다는 단점을 지닌다. 노이즈나 선형성(Linearity)을 최적화시키기 위해서는 게이트의 폭 조절이 필요하나 이와 같이 폭 조절이 불가능한 이중 게이트 트랜지스터에서는 결론적으로 폭조절등에 의한 특성 최적화는 이룰 수 없다.
이중 게이트 트랜지스터에 의한 캐스코드 앰프의 또 다른 단점으로는 제1트랜지스터(M1)의 드레인 영역과 제2트랜지스터(M2)의 소스 영역이 제거된 구조이기 때문에, 그 사이에 노이즈나 출력정합(Power Matching)을 위한 수동 소자, 예를 들어 인턱터, 커패시터 또는 레지스터 등의 삽입이 불가능하다는 것이다. 결론적으로 이중 게이트에 의한 캐스코드 앰프는 기판 저항에 의한 노이즈를 최소화 할 수 있다는 장점이 있으나, 좁게 제한된 범위의 응용영역에서 사용이 가능하고 보다 융통성이 있게 다양한 응용분야에 적용되기 어렵다는 단점을 가진다.
본 발명이 이루고자 하는 기술적 과제는 전체 게이트 폭 조절이 가능하고 따라서 보다 넓은 응용분야에 적용이 가능한 이중 게이트에 의한 캐스코드 앰프를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따르면,
하나의 제1채널과, 상기 제1채널을 공유하는 제1, 제2게이트를 각각 가지는 제1트랜지스터 및 제2트랜지스터에 의한 캐스코드 앰프에 있어서,
상기 제1트랜지스터 및 제2트랜지스터 중의 어느 하나는 별도의 제2채널, 제2채널에 대응하는 게이트 및 제2채널에 인접하는 제 2 드레인 또는 제 2 소스을 가지는 제3트랜지스터와 병렬 접속되며,
상기 제3트랜지스터와 상기 제3트랜지스터와 병렬 접속되는 제1트랜지스터 또는 제2트랜지스터가 하나의 소스 또는 드레인을 공유하며,
상기 제3트랜지스터는 공유되지 않는 드레인 또는 소스를 갖춘 것을 특징으로 하는 캐스코드 앰프가 제공된다.
상기 본 발명의 한 실시예에 따른 캐스코드 앰프에서 상기 제1트랜지스터는 상기 제1채널의 일측 영역에 대응하는 소스를 가지며, 상기 제2트랜지스터는 상기 제1채널의 타측영역에 대응하는 드레인을 가지며, 제3트랜지스터는 병렬 접속 대상인 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인을 공유하도록 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인에 인접 형성된다.
바람직한 실시예에 따르면 상기 제1채널 및 제2채널은 상기 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인을 중앙으로 하여 그 양측에 직선적으로 배치된다.
한편, 본 발명의 다른 실시예에 따르면, 상기 제1트랜지스터 또는 제2트랜지스터와 공유되지 않는 제3트랜지스터의 드레인 또는 소스는 상기 제1게이트와 제2게이트 사이에서 상기 제1채널과 전기적으로 연결된다.
본 발명의 또 다른 실시예에 따르면, 상기와 같이 두개의 트랜지스터를 포함하며, 이 중에 어느 하나가 다른 또 하나의 트랜지스터와 병렬 접속되는 구조 가지며, 다수 분할된 멀티 핑거 구조를 가지는 캐스코드 앰프가 제공된다.
이하 첨부된 도면을 참조하면서 본 발명에 따른 이중 게이트(트랜지스터)에 의한 캐스코드 앰프의 실시예들에 대해 상세히 설명한다.
도 4a는 이러한 구조의 캐스코드 앰프의 구조를 보이는 수직 단면도이며, 도 4b 는 본 발명에 따른 비대칭적인 트랜지스터에 의한 캐스코드 앰프의 등가 회로도 및 이에 따른 평면적 레이아웃을 보이며, 그리고 도 4c는 본 발명에 따른 비대칭적 트랜지스터에 의한 캐스코드 앰프의 멀티 핑거형 레이아웃을 보인다.
먼저 도 4b 내지 도 4c를 참조하면, 공통 소스 트랜지스터(M1) 및 두개의 병렬 트랜지스터(M2a, M2b)에 의한 공통 게이트 트랜지스터(M2)에 의해 캐스코드 앰프가 마련된다.
공통 게이트 트랜지스터의 각 제1병렬,제2병렬트랜지스터(M2a, M2b)는 개별적인 게이트(G2a, G2b)를 가지며 그리고 드레인(D2)은 공유한다. 그리고 이 들 제1, 제2병렬트랜지스터(M2a, M2b)는 소스(S2a, S2b)는 상호 등전위 유지를 위한 도전선(10)에 의해 연결되어 있다. 여기에서 상기 소스(S2a, S2b)는 도핑에 의한 소스 영역이 아니며 편의상 채널의 일부분을 지칭한다. 즉, 공통 소스 트랜지스터(M1)의 게이트(G1)와 공통 게이트 트랜지스터(M2)의 제1병렬트랜지스터(M2a)의 게이트(G2a) 사이에 도전선(10)이 마련되고, 또한 제2병렬트랜지스터(M2b)의 채널 끝 부분에 역시 도전선(10)이 마련된다. 상기 양 도전선(10, 10)은 각각 별도로 형성되어 추가적인 점퍼 라인을 통해 전기적으로 연결될 수 있으며, 경우에 따라서는 일체적으로 형성될 수 있다.
이러한 본 원 발명은 캐스코드 앰프에 있어서 공통 소스 트랜지스터(M1)와 공통게이트 트랜지스터(M2)의 전체 게이트 폭(Total Gate Width)을 차등화할 수 있으며, 이에 따라 잡음과 선형성에 있어서 최적화를 도모할 수 있다. 즉, 본 발명은 공통소스트랜지스터(M1)와 공통게이트트랜지스터(M2)의 게이트 폭을 달리할 수 있는 구조를 제공함으로써 필요에 따라 적절히 조절된 게이트 폭을 각 트랜지스터에 부여할 수 있다.
상기와 같은 본 발명은 전술한 바와 같은 구조적 특징에 의해G1 게이트와 G2a 게이트 사이에 노이즈 또는 출력 매칭을 위한 수동소자 예를 들어 캐패시터(20)를 부가할 수 있다. 이는 양 게이트 사이에 수동소자의 접속을 위한 도전선(10)이 마련되어 있기 때문에 가능하다.
일반적 CMOS 공정에서 주파수가 올라감에 따라 기판 손실이 고려 되어야 하는데, 본 발명에서는 구조적으로 기판 손실을 가장 줄일 수 있는 이중 게이트 구조를 적용한다. 공통소스트랜지스터는 노이즈 특성에 중요한 영향을 끼치며, 공통게이트 트랜지스터는 선형성에 중요한 영향을 끼치게 되는 캐스코드 구성에서 총 게이트 폭을 달리함으로써 노이즈와 선형성을 최적화할 수 있게 된다.
전술한 실시예에서는 공통게이트트랜지스터가 두개의 트랜지스터로 구성되는 구조가 설명되었다. 다른 실시예에 따르면 공통소스트랜지스터가 두개의 트랜지스터로 구성될 수 있다.
도 5a 는 병렬 공통소스트랜지스터를 가지는 본 발명에 따른 캐스코드 앰프의 등가 회로도이며, 도 5b는 이러한 구조의 캐스코드 앰프의 구조를 보이는 수직 단면도이며,
먼저 도 5a 및 도 5b를 참조하면, 두개의 병렬트랜지스터(M1a, M1b)에 의한 공통 소스 트랜지스터(M1) 및 하나의 공통 게이트 트랜지스터(M2)에 의해 캐스코드 앰프가 마련된다.
공통 소스 트랜지스터(M1)의 각 제1병렬,제2병렬트랜지스터(M1a, M1b)는 개별적인 게이트(G1a, G1b)를 가지며 그리고 소스( S1)는 공유한다. 그리고 이 들 제1, 제2병렬트랜지스터(M1a, M1b)는 드레인(D1a, D1b)는 상호 등전위 유지를 위한 도전선(10)에 의해 연결되어 있다. 여기에서 상기 드레인(D1a, D1b)는 도핑에 의한 드레인 영역이 아니며 편의상 채널의 일부분을 지칭한다. 즉, 공통 소스 트랜지스터(M1)의 제1병렬트랜지스터(M1a)의 게이트(G1a)와 공통 게이트 트랜지스터(M2)의 게이트(G2) 사이에 도전선(10)이 마련되고, 또한 제2병렬트랜지스터(M1b)의 채널 끝 부분에 역시 도전선(10)이 마련된다. 상기 양 도전선(10, 10)은 전술한 바와 같이 각각 별도로 형성되어 추가적인 점퍼 라인을 통해 전기적으로 연결될 수 있으며, 경우에 따라서는 일체적으로 형성될 수 있다.
전술한 바와 같은 본 발명에 따르면 총 게이트 폭의 차등화의 가능성에 의해 RF CMOS 회로에서 기판 저항에 의해서 발생하는 노이즈를 줄일 수 있음과 동시에 이중 게이트 구조에서도 회로적으로 노이즈 또는 선형성, 출력을 고려하는 응용을 가능하게 한다.
상기와 같은 본 발명은 앰프, 특히 RF 앰프에 적용될 수 있고, 그 외에 이중 게이트 트랜지스터의 구조를 적용하면서 게이트 폭의 조절이 요구되는 어떠한 앰프에도 적용이 가능하다.
이러한 본원 발명의 캐스코드 앰프의 이해를 위하여, 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1a는 개별적인 두 트랜지스터에 의한 종래 캐스코드 앰프의 수직단면도이다.
도 1b는 도 1a에 도시된 캐스코드 앰프의 등가회로이다.
도 2a는 이중 게이트 트랜지스터에 의한 종래 캐스코드 앰프의 수직단면도이다.
도 2b는 도 2a에 도시된 이중 게이트 캐스코드 앰프의 등가회로이다.
도 3은 멀티 핑거형으로 구성된 종래 이중 게이트 캐스코드 앰프의 레이아웃이다.
도 4a는 비대칭형 이중 게이트 트랜지스터에 의한 본 발명에 따른 캐스코드 앰프의 제1실시예의 수직단면도.
도 4b는 도 4a에 도시된 본 발명에 따른 이중 게이트 캐스코드 앰프의 등가회로이다.
도 4c는 도 4a에 도시된 본 발명에 따른 캐스코드 앰프의 제1실시예의 레이아웃이다.
도 5a는 비대칭형 이중 게이트 트랜지스터에 의한 본 발명에 따른 캐스코드 앰프의 제2실시예의 수직단면도이다.
도 5b는 도 5a에 도시된 본 발명에 따른 이중 게이트 캐스코드 앰프의 등가회로이다.

Claims (6)

  1. 하나의 제1채널과, 상기 제1채널을 공유하는 제1, 제2게이트를 각각 가지는 제1트랜지스터 및 제2트랜지스터에 의한 캐스코드 앰프에 있어서,
    상기 제1트랜지스터 및 제2트랜지스터 중의 어느 하나는 별도의 제2채널, 제2채널에 대응하는 게이트 및 제2채널에 인접하는 제 2 드레인 또는 제 2 소스을 가지는 제3트랜지스터와 병렬 접속되며,
    상기 제3트랜지스터와 상기 제3트랜지스터와 병렬 접속되는 제1트랜지스터 또는 제2트랜지스터가 하나의 소스 또는 드레인을 공유하며, 상기 제3트랜지스터는 공유되지 않는 드레인 또는 소스를 갖춘 것을 특징으로 하는 캐스코드 앰프.
  2. 제 1 항에 있어서,
    상기 제1트랜지스터는 상기 제1채널의 일측 영역에 대응하는 소스를 가지며,
    상기 제2트랜지스터는 상기 제1채널의 타측영역에 대응하는 드레인을 가지며,
    제3트랜지스터는 병렬 접속 대상인 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인을 공유하도록 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인에 인접 형성되어 있는 구조를 가지는 특징으로 하는 캐스코드 앰프.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1채널 및 제2채널은 상기 제1트랜지스터의 소스 또는 제2트랜지스터의 드레인을 중앙으로 하여 그 양측에 직선적으로 배치되는 것을 특징으로 하는 캐스코드앰프.
  4. 제 3 항에 있어서,
    상기 제1트랜지스터 또는 제2트랜지스터와 공유되지 않는 제3트랜지스터의 드레인 또는 소스는 상기 제1게이트와 제2게이트 사이에서 상기 제1채널과 전기적으로 연결되어 있는 것을 특징으로 하는 캐스코드 앰프.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1트랜지스터 또는 제2트랜지스터와 공유되지 않는 제3트랜지스터의 드레인 또는 소스는 상기 제1게이트와 제2게이트 사이에서 상기 제1채널과 전기적으로 연결되어 있는 것을 특징으로 하는 캐스코드 앰프.
  6. 하나의 공통 게이트 트랜지스터와 병렬 접속된 두개의 트랜지스터에 의한 공통소스 트랜지스터를 포함하며,
    상기 트랜지스터가 멀티 핑거형으로 구성되어 있는 것을 특징으로 하는 캐스코드 앰프.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054502A (ja) * 2010-09-03 2012-03-15 Elpida Memory Inc 半導体装置
US9620424B2 (en) 2013-11-12 2017-04-11 Skyworks Solutions, Inc. Linearity performance for radio-frequency switches
US20220013415A1 (en) * 2013-11-12 2022-01-13 Skyworks Solutions, Inc. Radio-frequency switching devices having improved voltage handling capability
CN104702226A (zh) * 2015-03-31 2015-06-10 宜确半导体（苏州）有限公司 一种改进的共源共栅射频功率放大器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0851318A (ja) * 1994-08-08 1996-02-20 Oki Electric Ind Co Ltd 利得可変回路とその集積回路
KR100240421B1 (ko) 1997-02-22 2000-01-15 윤종용 안정화된 기준전압발생회로
US6292060B1 (en) 1999-09-13 2001-09-18 Chartered Semiconductor Manufacturing Ltd. Technique to generate negative conductance in CMOS tuned cascode RF amplifiers
FR2842963B1 (fr) * 2002-07-23 2004-09-17 Da Lightcom Dispositif de charge active permettant de polariser un circuit amplificateur distribue tres large bande avec controle de gain

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