KR20050021310A - 화상 신호 처리 회로 및 휴대 단말 장치 - Google Patents

화상 신호 처리 회로 및 휴대 단말 장치 Download PDF

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Abstract

TV 영상을 표시 가능한 휴대 기기에 있어서, 화상 메모리를 삭감한다. 휴대 전화기의 LSI 처리 칩(16)에 제1 RAM(16a)을 설치한다. 프로세서(16c)는 홀수 필드 기간에 홀수 필드 데이터를 제1 RAM(16a)에 기입하고, 다음의 짝수 필드 기간에 제1 RAM(16a)으로부터 데이터를 판독하여, LCD 컨트롤러(18)로 출력한다. 프로세서(18c)는 해당 짝수 필드 기간에 데이터를 제3 RAM(18a)에 기입함과 함께, 다음의 홀수 필드 기간에 제3 RAM(18a)으로부터 재차 데이터를 판독하여 LCD 패널(20)에 표시한다.

Description

화상 신호 처리 회로 및 휴대 단말 장치{IMAGE SIGNAL PROCESSING CIRCUIT AND PORTABLE TERMINAL}
본 발명은 화상 신호 처리 회로 및 휴대 단말 장치에 관한 것으로, 특히 텔레비전 영상 신호를 입력하여 휴대 단말기용 표시 장치로 출력하기 위한 기술에 관한 것이다.
종래부터, 휴대 전화기나 PDA (Personal Digital Assistant) 등의 휴대 단말 장치에 텔레비전 영상 신호를 수신하는 TV 튜너를 내장하여, 휴대 단말 장치의 표시 장치에 텔레비전 영상을 표시하여 사용자가 시청 가능한 기술이 알려져 있다.
도 6에는, TV 영상을 표시할 수 있는 휴대 전화기의 전체 구성이 도시되어 있다. 휴대 전화기(1)는, 휴대 전화부(5) 외에, TV 안테나(10), TV 영상 신호를 수신하는 튜너 모듈(12), 튜너 모듈(12)에 의해 수신한 TV 영상 신호로부터 R 신호, G 신호, B 신호를 분리 추출하는 R, G, B 디코더(14), R, G, B 각 신호를 디지털 신호로 변환하여 각종 처리를 행하여 메모리에 기억하는 LSI 처리 칩(16), 표시 장치로서의 액정 패널(LCD 패널; 20), 및 LCD 패널(20)에 TV 영상 신호를 공급하는 LCD 컨트롤러(LCD 드라이버; 18)를 포함하여 구성된다. LCD 패널(20)은, 예를 들면 QVGA(240×320) 혹은 VGA(480×640)의 해상도를 갖는다. LSI 처리 칩(16)에는, 2개의 RAM이 설치되고, 이들이 TV 영상 신호 데이터를 구성하는 각 필드 데이터를 기억하는 필드 메모리로서 기능한다. LSI 처리 칩(16)의 RAM에 기억되어, 판독된 TV 영상 신호 데이터는 LCD 컨트롤러(18)의 RAM에 일단 기억되어, LCD 패널(20)에 공급된다. 따라서, TV 영상 신호 데이터를 기억하는 RAM으로서는, LSI 처리 칩(16) 내의 2개의 RAM과, LCD 컨트롤러(18) 내의 1개의 RAM이 존재한다.
도 7에는, 도 6에 있어서의 LSI 처리 칩(16)과, LCD 컨트롤러(18)에 있어서의 메모리 구성이 모식적으로 도시되어 있다. LSI 처리 칩(16)은 2개의 RAM(16a, 16b)을 갖고, LCD 컨트롤러(18)는 1개의 RAM(18a)을 갖는다. RAM(16a)을 제1 RAM, RAM(16b)을 제2 RAM, RAM(18a)을 제3 RAM이라고 편의상 칭한다.
R, G, B 디코더(14)로부터의 TV 영상 신호는 디지털 신호로 변환된 후, 제1 RAM(16a) 및 제2 RAM(16b)에 교대로 기입된다. LCD 컨트롤러(18)는, 2개의 RAM(16a, 16b) 중, 데이터가 기입되어 있지 않은 RAM으로부터 데이터를 판독하여 제3 RAM(18a)에 기입하여, LCD 패널(20)에 표시한다.
이하, 도 8의 타이밍차트를 이용하여 각 RAM의 동작을 보다 상세하게 설명한다.
도 8의 (a)는 동기 검출기로 검출되는 TV 영상 신호의 수직 동기 신호 Vsync의 신호 파형이다. 주지한 바와 같이, TV의 1 화면은 홀수 필드(ODD) 및 짝수 필드(EVEN)로 구성되고, 도 8에서는 제1 프레임을 구성하는 제1 홀수 필드(ODD1), 제1 짝수 필드(EVEN1), 제2 프레임을 구성하는 제2 홀수 필드(ODD2), 제2 짝수 필드(EVEN2), 제3 프레임을 구성하는 제3 홀수 필드(ODD3)가 도시되어 있다.
도 8의 (b), 도 8의 (c), 는 각각 제1 RAM(16a) 및 제2 RAM(16b)의 기입(라이트)과 판독(리드)의 타이밍이다. 또한, 도 8의 (d)는 제3 RAM(18a)의 기입 타이밍이다. ODD1의 기간에, 제1 RAM(16a)에 ODD1의 필드 데이터를 제1 RAM(16a)에 기입(도 8에서는 라이트 O1), ODD1의 전의 필드 기간인 EVEV0일 때에 제2 RAM(16b)에 이미 기입되어 있던 EVEN0의 필드 데이터를 제2 RAM(16b)으로부터 판독한다(도 8에서는 리드 E0). 또, 도 8에 있어서 「라이트 O1」에 있어서의 「O」는 ODD프레임인 것을 나타내고, 「1」은 1번째의 필드인 것을 나타낸다. ODD1에 이어지는 EVEN1의 필드 기간에는, 제1 RAM(16a)으로부터 ODD1의 필드 데이터를 판독함과 함께, 제2 RAM(16b)에 EVEN1의 필드 데이터를 기입한다. 제1 RAM(16a)으로부터 판독된 ODD1의 필드 데이터는 제3 RAM(18a)에 기입된다.
EVEN1에 이어지는 ODD2의 필드 기간에는, ODD2의 필드 데이터는 제1 RAM(16a)에 기입되고, 제2 RAM(16b)으로부터는 EVEN1의 필드 데이터가 판독되어 제3 RAM(18a)에 기입된다. ODD2에 이어지는 EVEN2의 필드 기간에는, EVEN2의 필드 데이터가 제2 RAM(16b)에 기입되고, 제1 RAM(16a)으로부터는 ODD2의 필드 데이터가 판독되어 제3 RAM(18a)에 기입된다.
이와 같이, 각 필드 기간에 제1 RAM(16a), 제2 RAM(16b)에의 기입과 판독이 교대로 행해져 ODD와 EVEN의 각 필드 데이터가 순차적으로 제3 RAM(18a)에 기입되고, 또한 LCD 패널(20)에 공급된다. 따라서, 도 8의 (e)에 도시된 바와 같이, LCD 패널(20)에는 1 필드 기간만큼 지연되어 제1 프레임, 제2 프레임, ···으로 순차적으로 TV 화면이 표시된다.
하기에 기술하는 종래 기술에는, TV 영상 신호를 수신하여 시청할 수 있는 휴대 전화가 개시되어 있다.
<특허 문헌1>
일본 특개2003-111004호 공보
이와 같이, LSI 처리 칩(16)에 2개의 RAM을 탑재함으로써 TV 영상 신호를 처리하는 것이 가능하지만, 2개의 RAM의 LSI 처리 칩(16)에 있어서의 점유 면적은 80% 정도나 되어, LSI 처리 칩(16)의 더 한층의 소형화, 나아가서는 휴대 단말기의 소형화를 도모하는데 있어서 장해로 되어서, 메모리의 삭감이 요구되고 있다.
한편, LCD 패널(20)의 해상도로서, 예를 들면 QVGA 정도를 이용하는 경우, 그 수직 해상도는 240 정도이므로, 본래 TV 영상 신호의 1 프레임분을 표시하는 해상도는 아니고, 1 필드분을 표시하면 충분하고, 시청자에게 있어서도 깜빡임 등의 위화감도 거의 없다. 따라서, 1 프레임을 구성하는 2 필드를 모두 반드시 LSI 처리 칩(16)에 의해 처리하고 기억해 둘 필요는 없다.
본 발명의 목적은, TV 영상 신호 데이터를 기억하는 메모리를 삭감하여, 이에 따라 기기의 더 한층의 소형화 및 비용 삭감을 달성하는 것에 있다.
본 발명은, TV 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로로서, 상기 TV 영상 신호의 수직 동기 신호를 입력하는 입력부와, 상기 TV 영상 신호 중의 홀수 필드 데이터를 기억하는 기억부와, 상기 기억부에의 데이터의 기입 및 판독을 제어하는 제어부로서, 상기 수직 동기 신호로 규정되는 홀수 필드 기간에 상기 기억부에 홀수 필드 데이터를 기입하고, 또한, 상기 홀수 필드 기간에 인접하는 짝수 필드 기간에 상기 기억부로부터 상기 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 제어부를 갖는다.
여기서, 상기 TV 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제2 프레임을 포함하며, 상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며, 상기 제2 프레임은, 제2 홀수 필드 및 제2 짝수 필드를 포함하며, 상기 제어부는, 제1 홀수 필드 기간에 상기 기억부에 상기 제1 홀수 필드 데이터를 기입하고, 제1 짝수 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제2 홀수 필드 기간에 상기 기억부에 상기 제2 홀수 필드 데이터를 기입하고, 제2 짝수 필드 기간에 상기 기억부로부터 상기 제2 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것이 바람직하다.
또한, 상기 TV 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제n 프레임(n>2의 자연수)을 포함하며, 상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며, 상기 제n 프레임은, 제n 홀수 필드 및 제n 짝수 필드를 포함하며, 상기 제어부는, 제1 홀수 필드 기간에 상기 기억부에 상기 제1 홀수 필드 데이터를 기입하고, 제1 짝수 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 상기 제2 프레임으로부터 제(n-1) 프레임까지의 각 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제n 홀수 필드 기간에 상기 기억부에 상기 제n 홀수 필드 데이터를 기입하고, 제n 짝수 필드 기간에 상기 기억부로부터 상기 제n 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것이 바람직하다.
또한, 본 발명은, TV 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서, 상기 TV 영상 신호의 수직 동기 신호를 입력하는 입력부와, 상기 TV 영상 신호 중의 짝수 필드 데이터를 기억하는 기억부와, 상기 기억부에의 데이터의 기입 및 판독을 제어하는 제어부로서, 상기 수직 동기 신호로 규정되는 짝수 필드 기간에 짝수 필드 데이터를 상기 기억부에 기입하고, 또한, 상기 짝수 필드 기간에 인접하는 홀수 필드 기간에 상기 기억부로부터 상기 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 제어부를 갖는다.
여기서, 상기 TV 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제2 프레임을 포함하며, 상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며, 상기 제2 프레임은, 제2 홀수 필드 및 제2 짝수 필드를 포함하며, 상기 제어부는, 제1 짝수 필드 기간에 상기 기억부에 상기 제1 짝수 필드 데이터를 기입하고, 제2 홀수 필드 기간에 상기 기억부로부터 상기 제1 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제2 짝수 필드 기간에 상기 기억부에 상기 제2 짝수 필드 데이터를 기입하고, 이어지는 필드 기간에 상기 기억부로부터 상기 제2 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것이 바람직하다.
또한, 상기 TV 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제n 프레임(n>2)을 포함하며, 상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며, 상기 제n 프레임은, 제n 홀수 필드 및 제n 짝수 필드를 포함하며, 상기 제어부는, 제1 짝수 필드 기간에 상기 기억부에 상기 제1 짝수 필드 데이터를 기입하고, 제2 프레임으로부터 제n 프레임의 제n 홀수 필드까지의 각 필드 기간에 상기 기억부로부터 상기 제1 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제n 짝수 필드 기간에 상기 기억부에 상기 제n 짝수 필드 데이터를 기입하고, 이어지는 필드 기간에 상기 기억부로부터 상기 제n 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것이 바람직하다.
본 발명에 있어서, 상기 기억부로부터 판독되어 출력된 필드 데이터를 1차 기억하여, 상기 표시 장치로 출력하는 표시용 기억부를 더 가져도 된다.
또한, 본 발명은, TV 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서, 상기 TV 영상 신호 중의 홀수 필드 데이터를 기억하는 제1 메모리와, 상기 제1 메모리에의 데이터의 기입 및 판독을 제어하는 제1 프로세서로서, 상기 TV 영상 신호의 수직 동기 신호로 규정되는 홀수 필드 기간에 상기 제1 메모리에 홀수 필드 데이터를 기입하고, 또한, 상기 홀수 필드 기간에 이어지는 짝수 필드 기간에 상기 제1 메모리로부터 상기 홀수 필드 데이터를 판독하여 출력하는 제1 프로세서와, 상기 짝수 필드 기간에 상기 제1 메모리로부터 판독되어 출력된 홀수 필드 데이터를 기억하는 제2 메모리와, 상기 제2 메모리에의 데이터의 기입 및 판독을 제어하는 제2 프로세서로서, 상기 짝수 필드 기간에 상기 홀수 필드 데이터를 상기 제2 메모리에 기입하고, 또한, 상기 짝수 필드 기간에 이어지는 제2 홀수 필드 기간에 상기 짝수 필드 기간에 상기 제2 메모리에 기입된 상기 홀수 필드 데이터를 판독하여 상기 표시 장치로 출력하는 제2 프로세서를 갖는다.
또한, 본 발명은, TV 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서, 상기 TV 영상 신호 중의 짝수 필드 데이터를 기억하는 제1 메모리와, 상기 제1 메모리에의 데이터의 기입 및 판독을 제어하는 제1 프로세서로서, 상기 TV 영상 신호의 수직 동기 신호로 규정되는 짝수 필드 기간에 상기 제1 메모리에 짝수 필드 데이터를 기입하고, 또한, 상기 짝수 필드 기간에 이어지는 홀수 필드 기간에 상기 제1 메모리로부터 상기 짝수 필드 데이터를 판독하여 출력하는 제1 프로세서와, 상기 홀수 필드 기간에 상기 제1 메모리로부터 판독되어 출력된 짝수 필드 데이터를 기억하는 제2 메모리와, 상기 제2 메모리에의 데이터의 기입 및 판독을 제어하는 제2 프로세서로서, 상기 홀수 필드 기간에 상기 짝수 필드 데이터를 상기 제2 메모리에 기입하고, 또한, 상기 홀수 필드 기간에 이어지는 제2 짝수 필드 기간에 상기 홀수 필드 기간에 상기 제2 메모리에 기입된 상기 짝수 필드 데이터를 판독하여 상기 표시 장치로 출력하는 제2 프로세서를 갖는다.
본 발명의 화상 신호 처리 회로는, 상기 회로로부터 출력된 필드 데이터를 표시하는 상기 표시 장치를 구비하는 휴대 단말 장치에 내장할 수 있다.
<발명을 실시하기 위한 최량의 형태>
이하, 도면에 기초하여 본 발명의 실시예에 대하여, 휴대 전화를 예로 들어 설명한다.
도 1에는, TV 영상을 표시할 수 있는 휴대 전화기(1)의 주요부 구성이 도시되어 있다. 또, 휴대 전화기(1)의 전체 구성은 도 6에 도시된 종래의 휴대 전화기와 마찬가지이기 때문에 그 설명은 생략한다.
종래에는, LSI 처리 칩(16)에 제1 RAM(16a) 및 제2 RAM(16b)의 2개의 RAM(필드 메모리)을 갖고 있지만, 본 실시예에서는 제1 RAM(16a)만이 탑재되고, 제2 RAM(16b)은 탑재되어 있지 않다. 제1 RAM(16a)에의 TV 영상 신호 데이터의 기입 및 판독은, LSI 처리 칩(16)에 입력되는 수직 동기 신호 Vsync에 기초하여 프로세서(16c)에 의해 제어되고, 프로세서(16c)는 버스를 통하여 Vsync에 동기한 타이밍에서 TV 영상 신호 데이터의 기입 및 판독을 제어한다. 제1 RAM(16a)은, 예를 들면 1MB의 메모리 용량을 갖는다. 제2 RAM(16b)을 삭감함으로써, LSI 처리 칩(16)에 있어서의 RAM의 점유 면적을 50% 이하로 저감할 수 있고, 이에 따라 LSI 처리 칩(16), 또한 휴대 전화기(1)의 사이즈도 축소될 수 있다.
한편, LCD 컨트롤러(18)에는 종래와 같이 제3 RAM(18a)이 탑재된다. 제3 RAM(18a)에의 TV 영상 신호 데이터의 기입 및 판독은 프로세서(18c)에 의해 제어되고, 프로세서(18c)도 Vsync에 동기하여 TV 영상 신호 데이터의 기입 및 판독을 제어하여, 판독한 TV 영상 신호 데이터를 LCD 패널(20)에 표시한다. LCD 패널(20)은, 예를 들면 QVGA(가로240×세로320)의 해상도를 갖고 횡방향으로 TV 화면을 표시한다.
본 실시예에서는, LSI 처리 칩(16)은 제1 RAM(16a)만을 갖고 있고, 이 제1 RAM(16a)에 TV 화면을 구성하는 홀수 필드(ODD) 혹은 짝수 필드(EVEN) 중 어느 하나의 필드만을 기입한다. ODD 필드만을 기입한 경우, 기입된 ODD 필드는 제1 RAM(16a)으로부터 판독되어 제3 RAM(18a)에 기입되어, LCD 패널(20)에 표시된다. 따라서, 이 경우 LCD 패널(20)에는 ODD 필드만이 표시되게 되지만, LCD 패널(20)은 소형이고 해상도도 크지 않기 때문에, 시청자는 위화감을 거의 느끼지 않는다. QVGA의 수직 해상도는 240 정도로서, ODD 필드 혹은 EVEN 필드를 구성하는 260개 정도의 수직 주사 신호와 대략 같고, 필드만으로 화상을 구성하는 데 적합하다.
여기서, 본 실시예에 있어서의 제1 RAM(16a) 및 제3 RAM(18a)의 데이터의 기입/판독을 설명함에 있어서, 우선, 그 전제가 되는 ODD 필드 혹은 EVEN 필드만을 이용한 TV 영상 표시의 처리에 대하여 설명한다. 이 처리는, 도 7에 도시된 종래의 구성, 즉 LSI 처리 칩(16)은 제1 RAM(16a) 및 제2 RAM(16b)의 2개의 RAM을 구비하는 시스템에서도 실행 가능한 처리이다.
도 2에는, 수직 동기 신호 Vsync, 제1 RAM(16a), 제2 RAM(16b), 제3 RAM(18a) 및 LCD 패널(20)의 타이밍차트가 도시되어 있다. 종래의 타이밍을 도시하는 도 8에 대응하는 것이다.
ODD1의 필드 기간에 ODD1의 필드 데이터를 제1 RAM(16a)에 기입한다. 또한, 제2 RAM(16b)으로부터는 전의 프레임 기간에 제2 RAM(16b)에 기입되었던 ODD0의 필드 데이터를 판독하여 제3 RAM(18a)에 기입한다.
ODD1에 이어지는 EVEN1의 필드 기간에는, RAM에 대한 기입은 행하지 않고, 제1 RAM(16a)으로부터는 이미 기입되어 있는 ODD1의 필드 데이터를 판독하여 제3 RAM(18a)에 기입한다. 한편, 제2 RAM(16b)에 대해서는 액세스하지 않고, 기입 및 판독을 행하지 않는다.
EVEN1에 이어지는 ODD2의 필드 기간에는, ODD2의 필드 데이터를 제2 RAM(16b)에 기입한다. 또한, 제1 RAM(16a)으로부터는 계속해서 ODD1의 필드 데이터를 판독하여 제3 RAM(18a)에 기입한다. ODD1의 필드 기간에 제1 RAM(16a)에 기입된 ODD1의 필드 데이터는, EVEV1 및 ODD2의 필드 기간에 대하여 연속하여 판독되는 점에 유의하여야 한다.
ODD2에 이어지는 EVEN2의 필드 기간에는, 제2 RAM(16b)으로부터 ODD2의 필드 데이터를 판독하여 제3 RAM(18a)에 기입한다. 한편, 제1 RAM(16a)에 대해서는 액세스하지 않고, 기입 및 판독을 행하지 않는다.
EVEN2에 이어지는 ODD3의 필드 기간에는, 제1 RAM(16a)에 ODD3의 필드 데이터를 기입한다. 또한, 제2 RAM(16b)으로부터 계속해서 ODD2의 필드 데이터를 판독하여 제3 RAM(18a)에 기입한다.
이와 같이, ODD 필드에서만 ODD 필드 데이터를 제1 RAM(16a)과 제2 RAM(16b)에 교대로 기입하고, EVEN 필드에서는 데이터의 기입을 행하지 않고서 제1 RAM(16a) 혹은 제2 RAM(16b)으로부터 필드 데이터를 판독함으로써, ODD 필드 데이터를 순차적으로 제3 RAM(18a)에 기입하여, LCD 패널(20)로 출력할 수 있다. 따라서, LCD 패널(20)에는 1필드 기간만큼 지연되어 제1 필드(제1 프레임을 구성하는 홀수 필드), 제2 필드(제2 프레임을 구성하는 홀수 필드)가 순차적으로 표시되게 된다.
도 2에 주목하면, EVEN1의 필드 기간에 제2 RAM(16b)은 기입도 판독도 행해지지 않아서, 불필요한 것을 알 수 있다. 한편, ODD2의 필드 기간에는 ODD2의 필드 데이터를 기입할 필요가 있기 때문에, 제2 RAM(16b)에 ODD2의 필드 데이터를 기입하고, 제1 RAM(16a)으로부터 계속해서 ODD1의 필드 데이터를 판독하고 있다. 그런데, ODD2의 필드 기간에 판독해야되는 ODD1의 필드 데이터는 이미 EVEN1의 필드 기간에 제1 RAM(16a)으로부터 판독되어 제3 RAM(18a)에 기입되어 있고, 즉, ODD2의 필드 기간에 재차 제1 RAM(16a)으로부터 판독하지 않더라도 제3 RAM(18a)에 이미 기입되어 있는 필드 데이터를 계속해서 판독하여 LCD 패널(20)에 표시하면 된다. 그렇게 하면, ODD2의 필드 기간에 제1 RAM(16a)으로부터 ODD1의 필드 데이터를 판독할 필요가 없어져, 제1 RAM(16a)에 ODD2의 필드 데이터를 기입할 수 있게 된다. 이것은, ODD2의 필드 기간에도 제2 RAM(16b)에의 액세스가 불필요하게 되는 것을 의미한다.
도 1에 도시된 본 실시예의 메모리 구성은, 이러한 사상에 기초하여 LSI 처리 칩(16)으로부터 제2 RAM(16b)을 삭제한 것이다.
이하, 도 1의 메모리 구성에 있어서의 처리에 대하여, 도 3의 타이밍차트에 기초하여 설명한다.
도 3에는, 수직 동기 신호 Vsync, 제1 RAM(16a), 제3 RAM(18a) 및 LCD 패널(20)의 타이밍차트가 도시되어 있다. ODD1의 필드 기간에, 프로세서(16c)는 LSI 처리 칩(16) 내의 A/D 컨버터에 의해 디지털 신호로 변환된 ODD1의 필드 데이터를 제1 RAM(16a)에 기입한다.
ODD1에 이어지는 EVEN1의 필드 기간에는, 프로세서(16c)는 제1 RAM(16a)에 기억되어 있는 ODD1의 필드 데이터를 판독하여 LCD 컨트롤러(18)로 출력한다. LCD 컨트롤러(18)의 프로세서(18c)는 제1 RAM(16a)으로부터의 ODD1 필드 데이터를 제3 RAM(18a)에 기입하고, 또한 LCD 패널(20)에 표시한다. LCD 패널(20)에는 ODD1 필드(필드1)가 표시된다.
EVEN1에 이어지는 ODD2의 필드 기간에는, 프로세서(16c)는 A/D 컨버터로부터의 ODD2 필드 데이터를 제1 RAM(16a)에 기입한다. 한편, 이 타이밍에 동기하여 LCD 컨트롤러(18)의 프로세서(18c)는 제3 RAM(18a)에 이미 기억되어 있는 ODD1 필드 데이터를 재차 판독하여 LCD 패널(20)에 표시한다. 따라서, ODD2의 필드 기간에도, 계속해서 LCD 패널(20)에는 ODD1 필드가 표시되게 된다.
ODD2에 이어지는 EVEN2의 필드 기간에는, 프로세서(16c)는 제1 RAM(16a)에 기억되어 있는 ODD2의 필드 데이터를 판독하여 LCD 컨트롤러(18)로 출력한다. LCD 컨트롤러(18)의 프로세서(18c)는 제1 RAM(16a)으로부터의 ODD2 필드 데이터를 제3 RAM(18a)에 기입하고, 또한 LCD 패널(20)에 표시한다. LCD 패널(20)에는 ODD2 필드(필드2)가 표시된다.
EVEN2에 이어지는 ODD3의 필드 기간에는, 프로세서(16c)는 A/D 컨버터로부터의 ODD3의 필드 데이터를 제1 RAM(16a)에 기입한다. 이 때, LCD 컨트롤러(18)의 프로세서(18c)는 제3 RAM(18a)에 이미 기억되어 있는 ODD2 필드 데이터를 재판독하여 LCD 패널(20)에 표시한다. 따라서, ODD3의 필드 기간에도, 계속해서 LCD 패널(20)에는 ODD2 필드가 표시되게 된다.
이와 같이, LSI 처리 칩(16)에 제1 RAM(16a)만을 탑재하여, ODD 필드 기간에 제1 RAM(16a)에 ODD 필드 데이터를 기입하고, EVEN 필드 기간에는 제1 RAM(16a)에 기억된 ODD 필드 데이터를 판독하여 제3 RAM(18a)에 기입함과 함께, ODD 필드에서는 제3 RAM(18a)에 이미 기억되어 있는 ODD 필드 데이터를 재차 판독함으로써, LCD 패널(20)에 60㎐의 필드 주파수로 TV 영상을 표시할 수 있다.
또, LCD 패널(20)의 TV 영상을 표시하는 영역은 통상의 TV 수상기와 달리 240×320의 세로로 긴 화상이기 때문에, 횡방향으로 TV 화상을 표시하기 위해서는 제1 RAM(16a)에 기억된 필드 데이터를 판독하여 제3 RAM(18a)에 기입할 때에, 가로 방향으로 순차적으로 기억된 필드 데이터에 대하여, 세로 방향으로 주사하여 판독하여 LCD 패널(20)에 공급함으로써 횡방향의 화면을 표시할 수 있다.
도 2에 도시된 타이밍차트에서는, ODD 필드 기간에 제1 RAM(16a)에 ODD 필드 데이터를 기입하여, LCD 패널(20)에 ODD 필드만을 표시하고 있지만, 물론 EVEN 필드 기간에 제1 RAM(16a)에 EVEN 필드 데이터를 기입하여, LCD 패널(20)에 EVEN 필드만을 표시하는 구성으로 할 수 있다.
도 4에는, EVEN 필드만을 표시하는 경우의 타이밍차트가 도시되어 있다. ODD1에 이어지는 EVEN1의 필드 기간에 프로세서(16c)는 EVEN1의 필드 데이터를 제1 RAM(16a)에 기입한다.
EVEN1에 이어지는 ODD2의 필드 기간에는, 프로세서(16c)는 제1 RAM(16a)에 기억된 EVEN1의 필드 데이터를 판독하여 LCD 컨트롤러(18)로 출력한다. LCD 컨트롤러(18)의 프로세서(18c)는 제1 RAM(16a)으로부터의 EVEN1 필드 데이터를 제3 RAM(18a)에 기입하고, 또한 LCD 패널(20)에 표시한다. LCD 패널(20)에는 EVEN1의 필드가 표시된다.
ODD2에 이어지는 EVEN2의 필드 기간에는, 프로세서(16c)는 EVEN2의 필드 데이터를 제1 RAM(16a)에 기입한다. 이 때, LCD 컨트롤러(18)의 프로세서(18c)는 제3 RAM(18a)에 이미 기억되어 있는 EVEN1 필드 데이터를 재판독하여 LCD 패널(20)에 표시한다. 따라서, LCD 패널(20)에는, 계속해서 EVEN1 필드가 표시되게 된다.
도 3 혹은 도 4의 타이밍차트로부터 분명한 바와 같이, 본 실시예에서는, 각 필드마다 LSI 처리 칩(16)으로부터 LCD 컨트롤러(18)에 필드 데이터를 출력하는 것은 아니고, 1개 건너서 출력한다. 바꿔 말하면, 1 프레임에 1개의 비율로 LSI 처리 칩(16)으로부터 LCD 컨트롤러(18)에 화상 신호를 전송하고 있어서, 전송 신호수의 삭감도 가능하게 되어 있다.
이상, 본 발명의 실시예에 대하여 설명했지만, 본 발명은 이것에 한정되는 것이 아니라 여러가지의 변경이 가능하다.
예를 들면, 본 실시예에서는 각 ODD 필드에서 ODD 필드 데이터를 제1 RAM(16a)에 기입하고 있지만, 1개 혹은 2개 건너서 ODD 필드 데이터를 제1 RAM(16a)에 기입하는 것도 가능하다. 움직임이 빠른 TV 영상 신호인 경우에는 LCD 패널(20)에 표시되는 TV 영상의 움직임의 원활함이 손상되지만, 움직임이 비교적 적은 TV 영상 신호인 경우에는 거의 문제는 발생하지 않는다.
도 5에는, 1개 건너서 ODD 필드를 제1 RAM(16a)에 기입하는 경우의 타이밍차트가 도시되어 있다. ODD1의 필드 기간에, 프로세서(16c)는 A/D 컨버터로부터의 ODD1 필드 데이터를 제1 RAM(16a)에 기입한다.
ODD1에 이어지는 EVEN1의 필드 기간에는, 프로세서(16c)는 제1 RAM(16a)에 기억되어 있는 ODD1의 필드 데이터를 판독하여 LCD 컨트롤러(18)로 출력한다. LCD 컨트롤러(18)의 프로세서(18c)는 제1 RAM(16a)으로부터의 ODD1 필드 데이터를 제3 RAM(18a)에 기입하고, 또한 LCD 패널(20)에 표시한다. LCD 패널(20)에는 ODD1 필드(필드1)가 표시된다.
EVEN1에 이어지는 ODD2 및 EVEN2의 필드 기간에는, 프로세서(16c)는 제 RAM(16a)에 액세스하지 않고, 기입 및 판독을 행하지 않는다. 한편, LCD 컨트롤러(18)의 프로세서(18c)는 제3 RAM(18a)에 이미 기억되어 있는 ODD1 필드 데이터를 반복하여 판독하여 LCD 패널(20)에 표시한다.
EVEN2에 이어지는 ODD3의 필드 기간에는, 프로세서(16c)는 ODD3 필드 데이터를 제1 RAM(16a)에 기입한다. 프로세서(18c)는 계속해서 제3 RAM(18a)에 기억되어 있는 ODD1 필드 데이터를 판독하여 LCD 패널(20)에 표시한다.
도 5에는 도시되어 있지 않지만, ODD3에 이어지는 EVEN3의 필드 기간에는, 프로세서(16c)는 제1 RAM(16a)에 기억되어 있는 ODD3 필드 데이터를 판독하여 LCD 컨트롤러(18)로 출력한다. 프로세서(18c)는 ODD3 필드 데이터를 제3 RAM(18a)에 기입함과 함께, LCD 패널(20)에 표시한다. 이와 같이 하여, ODD1, ODD3, ODD5, · · ·의 각 필드에서 제1 RAM(16a)에 필드 데이터가 기입되어, LCD 패널(20)에 표시되어 간다.
EVEN 필드만을 제1 RAM(16a)에 기입하여, LCD 패널(20)에 표시하는 경우도 마찬가지로서, EVEN1, EVEN3, EVEN5, · · ·만을 기입하여, LCD 패널(20)에 표시할 수도 있다.
프로세서(16c) 및 프로세서(18c)에 TV 영상의 움직임의 량을 나타내는 신호(움직임 벡터 등)를 공급하고, 프로세서(16c) 및 프로세서(18c)가 움직임의 량에 따라 상기한 바와 같은 「비월」을 행할지의 여부, 및 비월의 량을 조정해도 된다. 움직임이 큰 경우에는 도 2 혹은 도 3에 도시된 바와 같이 모든 ODD 필드 혹은 EVEN 필드마다 데이터를 기입하고, 움직임이 적은 경우에 1개 건너서, 혹은 2개 건너서 데이터를 기입하는 등이다. TV 영상 신호의 프로그램 내용을 나타내는 코드 등의 데이터를 식별하여, 프로그램마다 비월을 행할지의 여부를 설정해도 된다. TV 프로그램마다 TV 영상의 움직임량이 다른 것은 당업자에게는 분명할 것이다. 휴대 전화기(1)에 「비월」 조작을 행할지의 여부를 설정하기 위한 스위치 내지 버튼을 설치하여, 시청자(사용자)가 선택할 수 있도록 구성해도 된다.
본 실시예에서는, 휴대 전화기를 예로 들어 설명했지만, PDA 등 TV 영상을 표시하는 기능을 갖는 임의의 기기에 적용하는 것이 가능하다.
또한, 본 실시예에 있어서는, 도 1에 도시된 바와 같이 LSI 처리 칩(16)이 1개의 RAM(16a)을 갖는 것으로 하여 설명하고 있는데, 이것은 TV 영상 신호의 필드 데이터를 기억하는 RAM(필드 메모리)이 복수개가 아니라 단일이라는 의미이고, LSI 처리 칩(16)이 필드 데이터 이외를 기억하는 RAM 등을 가져도 되는 것은 물론이다.
본 발명에 따르면, TV 영상 신호 데이터를 기억하는 메모리를 삭감하여, 이에 따라 기기의 더 한층의 소형화 및 비용 삭감을 달성할 수 있다.
도 1은 실시예의 RAM 구성도.
도 2는 각 부의 타이밍차트(그 1).
도 3은 각 부의 타이밍차트(그 2).
도 4는 각 부의 타이밍차트(그 3).
도 5는 각 부의 타이밍차트(그 4).
도 6은 TV 영상 표시 기능을 갖는 휴대 전화기의 전체 구성도.
도 7은 종래 장치의 RAM 구성도.
도 8은 종래 장치의 각 부의 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : TV 안테나
12 : 튜너 모듈
14 : RGB 디코더
16 : LSI 처리 칩
16a : 제1 RAM
16b : 제2 RAM
16c : 프로세서
18 : LCD 컨트롤러
18a : 제3 RAM
18c : 프로세서
20 : LCD 패널

Claims (10)

  1. 텔레비전 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서,
    상기 텔레비전 영상 신호의 수직 동기 신호를 입력하는 입력부와,
    상기 텔레비전 영상 신호 중의 홀수 필드 데이터를 기억하는 기억부와,
    상기 기억부에의 데이터의 기입 및 판독을 제어하는 제어부로서, 상기 수직 동기 신호로 규정되는 홀수 필드 기간에 상기 기억부에 홀수 필드 데이터를 기입하고, 또한, 상기 홀수 필드 기간에 인접하는 짝수 필드 기간에 상기 기억부로부터 상기 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 제어부
    를 구비하는 것을 특징으로 하는 화상 신호 처리 회로.
  2. 제1항에 있어서,
    상기 텔레비전 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제2 프레임을 포함하며,
    상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며,
    상기 제2 프레임은, 제2 홀수 필드 및 제2 짝수 필드를 포함하며,
    상기 제어부는,
    제1 홀수 필드 기간에 상기 기억부에 상기 제1 홀수 필드 데이터를 기입하고, 제1 짝수 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제2 홀수 필드 기간에 상기 기억부에 상기 제2 홀수 필드 데이터를 기입하고, 제2 짝수 필드 기간에 상기 기억부로부터 상기 제2 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것을 특징으로 하는 화상 신호 처리 회로.
  3. 제1항에 있어서,
    상기 텔레비전 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제n 프레임(n>2의 자연수)을 포함하며,
    상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며,
    상기 제n 프레임은, 제n 홀수 필드 및 제n 짝수 필드를 포함하며,
    상기 제어부는,
    제1 홀수 필드 기간에 상기 기억부에 상기 제1 홀수 필드 데이터를 기입하고, 제1 짝수 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 상기 제2 프레임으로부터 제(n-1) 프레임까지의 각 필드 기간에 상기 기억부로부터 상기 제1 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제n 홀수 필드 기간에 상기 기억부에 상기 제n 홀수 필드 데이터를 기입하고, 제n 짝수 필드 기간에 상기 기억부로부터 상기 제n 홀수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것을 특징으로 하는 화상 신호 처리 회로.
  4. 텔레비전 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서,
    상기 텔레비전 영상 신호의 수직 동기 신호를 입력하는 입력부와,
    상기 텔레비전 영상 신호 중의 짝수 필드 데이터를 기억하는 기억부와,
    상기 기억부에의 데이터의 기입 및 판독을 제어하는 제어부로서, 상기 수직 동기 신호로 규정되는 짝수 필드 기간에 짝수 필드 데이터를 상기 기억부에 기입하고, 또한, 상기 짝수 필드 기간에 인접하는 홀수 필드 기간에 상기 기억부로부터 상기 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 제어부
    를 구비하는 것을 특징으로 하는 화상 신호 처리 회로.
  5. 제4항에 있어서,
    상기 텔레비전 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제2 프레임을 포함하며,
    상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며,
    상기 제2 프레임은, 제2 홀수 필드 및 제2 짝수 필드를 포함하며,
    상기 제어부는,
    제1 짝수 필드 기간에 상기 기억부에 상기 제1 짝수 필드 데이터를 기입하고, 제2 홀수 필드 기간에 상기 기억부로부터 상기 제1 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제2 짝수 필드 기간에 상기 기억부에 상기 제2 짝수 필드 데이터를 기입하고, 이어지는 필드 기간에 상기 기억부로부터 상기 제2 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것을 특징으로 하는 화상 신호 처리 회로.
  6. 제4항에 있어서,
    상기 텔레비전 영상 신호는, 제1 프레임 및 이 제1 프레임에 이어지는 제n 프레임(n>2)을 포함하며,
    상기 제1 프레임은, 제1 홀수 필드 및 제1 짝수 필드를 포함하며,
    상기 제n 프레임은, 제n 홀수 필드 및 제n 짝수 필드를 포함하며,
    상기 제어부는,
    제1 짝수 필드 기간에 상기 기억부에 상기 제1 짝수 필드 데이터를 기입하고, 제2 프레임으로부터 제n 프레임의 제n 홀수 필드까지의 각 필드 기간에 상기 기억부로부터 상기 제1 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하고, 또한, 상기 제n 짝수 필드 기간에 상기 기억부에 상기 제n 짝수 필드 데이터를 기입하고, 이어지는 필드 기간에 상기 기억부로부터 상기 제n 짝수 필드 데이터를 판독하여 상기 표시 장치측으로 출력하는 것을 특징으로 하는 화상 신호 처리 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 기억부로부터 판독되어 출력된 필드 데이터를 1차 기억하여, 상기 표시 장치로 출력하는 표시용 기억부를 더 구비하는 것을 특징으로 하는 화상 신호 처리 회로.
  8. 텔레비전 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로로서,
    상기 텔레비전 영상 신호 중의 홀수 필드 데이터를 기억하는 제1 메모리와,
    상기 제1 메모리에의 데이터의 기입 및 판독을 제어하는 제1 프로세서로서, 상기 텔레비전 영상 신호의 수직 동기 신호로 규정되는 홀수 필드 기간에 상기 제1 메모리에 홀수 필드 데이터를 기입하고, 또한, 상기 홀수 필드 기간에 이어지는 짝수 필드 기간에 상기 제1 메모리로부터 상기 홀수 필드 데이터를 판독하여 출력하는 제1 프로세서와,
    상기 짝수 필드 기간에 상기 제1 메모리로부터 판독되고 출력된 홀수 필드 데이터를 기억하는 제2 메모리와,
    상기 제2 메모리에의 데이터의 기입 및 판독을 제어하는 제2 프로세서로서, 상기 짝수 필드 기간에 상기 홀수 필드 데이터를 상기 제2 메모리에 기입하고, 또한, 상기 짝수 필드에 이어지는 제2 홀수 필드 기간에 상기 짝수 필드 기간에 상기 제2 메모리에 기입된 상기 홀수 필드 데이터를 판독하여 상기 표시 장치로 출력하는 제2 프로세서
    를 구비하는 것을 특징으로 하는 화상 신호 처리 회로.
  9. 텔레비전 영상 신호를 처리하여 표시 장치에 표시하기 위한 화상 신호 처리 회로에 있어서,
    상기 텔레비전 영상 신호 중의 짝수 필드 데이터를 기억하는 제1 메모리와,
    상기 제1 메모리에의 데이터의 기입 및 판독을 제어하는 제1 프로세서로서, 상기 텔레비전 영상 신호의 수직 동기 신호로 규정되는 짝수 필드 기간에 상기 제1 메모리에 짝수 필드 데이터를 기입하고, 또한, 상기 짝수 필드 기간에 이어지는 홀수 필드 기간에 상기 제1 메모리로부터 상기 짝수 필드 데이터를 판독하여 출력하는 제1 프로세서와,
    상기 홀수 필드 기간에 상기 제1 메모리로부터 판독되고 출력된 짝수 필드 데이터를 기억하는 제2 메모리와,
    상기 제2 메모리에의 데이터의 기입 및 판독을 제어하는 제2 프로세서로서, 상기 홀수 필드 기간에 상기 짝수 필드 데이터를 상기 제2 메모리에 기입하고, 또한, 상기 홀수 필드에 이어지는 제2 짝수 필드 기간에 상기 홀수 필드 기간에 상기 제2 메모리에 기입된 상기 짝수 필드 데이터를 판독하여 상기 표시 장치로 출력하는 제2 프로세서
    를 구비하는 것을 특징으로 하는 화상 신호 처리 회로.
  10. 제1항 내지 제9항 중 어느 한 항의 화상 신호 처리 회로와,
    상기 화상 신호 처리 회로로부터 출력된 필드 데이터를 표시하는 상기 표시 장치를 구비하는 휴대 단말 장치.
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