KR20050015856A - 동시 양방향 송수신기 - Google Patents

동시 양방향 송수신기

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KR20050015856A
KR20050015856A KR1020030055029A KR20030055029A KR20050015856A KR 20050015856 A KR20050015856 A KR 20050015856A KR 1020030055029 A KR1020030055029 A KR 1020030055029A KR 20030055029 A KR20030055029 A KR 20030055029A KR 20050015856 A KR20050015856 A KR 20050015856A
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Abstract

SBD 송수신기가 개시된다. SBD 송수신기는 제1차동 증폭기, 제2차동 증폭기, 채널들을 통하여 입력되는 신호들에 응답하는 제3차동 증폭기 및 제1차동 증폭기의 출력신호들에 응답하는 제4차동 증폭기를 구비한다. 상기 제1차동 증폭기 및 상기 제2차동 증폭기는 완전 차동 증폭기이고, 상기 제2차동 증폭기의 정 전류원의 크기는 상기 제1차동 증폭기의 정 전류원의 크기의 n(n>1)배 이다. 상기 제3차동 증폭기의 정 전류원의 크기는 상기 제4차동 증폭기의 정 전류원의 크기의 m(m>1)배 이다.

Description

동시 양방향 송수신기{Simultaneous bi-directional transceiver}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 완전 차동 동시 양방향 송수신기에 관한 것이다.
프로세서들, 컨트롤러들, 메모리 장치들 등과 같은 반도체 장치들을 데이터를 주고받기 위한 데이터 송수신기들을 일반적으로 구비한다.
이러한 송수신기들은 하나의 전송선을 통하여 데이터를 주거나 또는 받는다. 최근에 동시에 양방향(Simultaneous Bi-Directional; 이하 'SBD'라 한다.)으로 데이터를 주고받을 수 있는 반도체 장치들이 개발되고 있다. 이름 그대로 SBD 송수신기는 동일한 전송선을 통하여 동일한 클락주기 동안 동시에 데이터를 주고받을 수 있는 능력을 가지고 있다.
도 1은 전송선에 의하여 연결된 두 개의 일반적인 동시 양방향 송수신기들을 나타낸다. 도 1을 참조하면, 두 개의 일반적인 동시 양방향 송수신기들(10a, 10b)은 채널(16)을 통하여 접속된다.
SBD 송수신기(10a)는 데이터 드라이버(12a) 및 데이터 수신기(14a)를 구비한다. 전송될 내부 데이터신호(Dout1)는 입력신호로서 데이터 드라이버(12a)로 공급되고 제어신호로서 데이터 수신기(14a)로 공급된다. 데이터 드라이버(12a)의 출력단은 데이터 수신기(14a)의 입력단과 접속된다.
데이터 수신기(14a)는 비교를 위한 두 개의 기준 전압들(VrefH, VrefL)을 수신한다. 전송될 내부 데이터신호(Dout1)가 '하이(VH)'인 경우 데이터 수신기(14a)는 기준전압(VrefH)을 선택하고, 기준전압(VrefH)과 입력 데이터 신호를 비교하고, 그 비교결과로서 데이터 신호(Din1)를 출력한다.
전송될 내부 데이터신호(Dout1)가 '로우(Vl)'인 경우 데이터 수신기(14a)는 기준전압(VrefL)을 선택하고, 기준전압(VrefL)과 입력 데이터 신호를 비교하고, 그 비교결과로서 데이터 신호(Din1)를 출력한다.
SBD 송수신기(10b)는 데이터 드라이버(12b) 및 데이터 수신기(14b)를 구비한다. 전송될 내부 데이터신호(Dout2)는 입력신호로서 데이터 드라이버(12b)로 공급되고 제어신호로서 데이터 수신기(14b)로 공급된다. 데이터 드라이버(12b)의 출력단은 데이터 수신기(14b)의 입력단과 접속된다.
데이터 수신기(14b)는 비교를 위한 두 개의 기준 전압들(VrefH, VrefL)을 수신한다. 전송될 내부 데이터신호(Dout2)가 '하이(VH)'인 경우 데이터 수신기(14b)는 기준전압(VrefH)을 선택하고, 기준전압(VrefH)과 입력 데이터 신호를 비교하고, 그 비교결과로서 데이터 신호(Din2)를 출력한다.
그러나. 전송될 내부 데이터신호(Dout2)가 '로우(Vl)'인 경우 데이터 수신기 (14b)는 기준전압(VrefL)을 선택하고, 기준전압(VrefL)과 입력 데이터 신호를 비교하고, 그 비교결과로서 데이터 신호(Din2)를 출력한다.
도 2는 도 1에 도시된 동시 양방향 송수신기의 데이터 입력 값과 데이터 출력 값의 관계를 나타낸다. 도 1 및 도 2를 참조하면, Dout1은 구간(T1, T2, T5)동안 하이(VH)이고 Dout2는 구간(T1, T3, T5)동안 하이(VH)이다.
구간(T1)에서 채널(16)의 전압(VCH)은 하이(VDDQ)이다. 따라서 데이터 수신기 (14a)는 채널(16)의 전압(VCH)과 기준전압(VrefH)을 비교하고, 출력신호 (Din1)로서 하이(VH)를 출력한다. 그리고 데이터 수신기(14b)는 채널(16)의 전압(VCH)과 기준전압(VrefH)을 비교하고, 출력신호(Din2)로서 하이(VH)를 출력한다.
구간(T2)에서 채널(16)의 전압(VCH)은 대략 Vmid이다. Vmid는 VDDQ와 VSS의 중간전압이다. 따라서 데이터 수신기(14a)는 채널(16)의 전압(VCH)과 기준전압 (VrefH)을 비교하고, 출력신호(Din1)로서 로우(Vl)를 출력한다. 그리고 데이터 수신기(14b)는 채널(16)의 전압(VCH)과 기준전압(VrefL)을 비교하고, 출력신호(Din2)로서 하이(VH)를 출력한다.
구간(T3)에서 채널(16)의 전압(VCH)은 대략 Vmid이다. 따라서 데이터 수신기(14a)는 채널(16)의 전압(VCH)과 기준전압(VrefL)을 비교하고, 출력신호 (Din1)로서 하이(VH)를 출력한다. 그리고 데이터 수신기(14b)는 채널(16)의 전압 (VCH)과 기준전압(VrefH)을 비교하고, 출력신호(Din2)로서 로우(Vl)를 출력한다.
당업자는 설명되지 않은 각 구간(T4, T5)에서의 각 SBD송수신기의 동작을 용이하게 이해할 수 있으므로 이에 대한 상세한 설명은 생략한다.
각 데이터 드라이버(12a, 12b)는 전원전압(VDDQ)과 접지전압(VSS)사이에서 스윙하므로, 각 데이터 드라이버(12a, 12b)가 소비하는 전류의 양은 상당히 크다.
또한, 채널(16)의 스윙 레벨은 전원전압(VDDQ)의 절반이 되어야 하므로, 각 데이터 드라이버(12a, 12b)의 크기(size)가 증가한다. 따라서 채널(16)에서 바라본 SBD(10a)의 기생 커패시턴스는 상당히 크므로, 상기 데이터 드라이버를 구비하는 SBD 송수신기가 고속으로 동작하는 경우 문제가 발생한다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 소비전력을 감소시키고 고 주파수에서 안정적인 동작을 할 수 있는 완전 차동 동시 양방향 송수신기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 SBD 송수신기는 제1입력단쌍, 제1출력단쌍 및 제1정 전류원을 구비하는 제1차동 증폭기; 제2입력단쌍, 제2출력단쌍 및 제2정 전류원을 구비하는 제2차동 증폭기; 제3입력단쌍, 제3출력단쌍 및 제3정 전류원을 구비하는 제3차동 증폭기; 및 제4입력단쌍, 제4출력단쌍 및 제4정 전류원을 구비하는 제4차동 증폭기를 구비하며, 상기 제1입력단쌍 각각은 상기 제2입력단쌍 각각에 접속되고, 상기 제1출력단쌍 각각은 상기 제4입력단쌍 각각에 접속되고, 상기 제2출력단쌍 각각은 상기 제3입력단쌍 각각에 접속되고, 상기 제3출력단쌍 각각은 상기 제4출력단쌍에 각각 접속된다.
상기 기술적 과제를 달성하기 위한 SBD 송수신기는 SBD 송수신기는 제1입력신호를 수신하는 게이트를 갖는 제1트랜지스터 및 제2입력신호를 수신하는 게이트를 갖는 제2트랜지스터로 이루어진 제1차동 쌍, 상기 제1트랜지스터의 소오스와 상기 제2트랜지스터의 소오스가 공통으로 접속된 노드와 접지전압 사이에 접속되는 제1정 전류원, 제1전원전압과 상기 제1트랜지스터의 드레인사이에 접속되고 제1저항값을 갖는 제1부하 저항, 상기 제1전원전압과 상기 제2트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제2부하저항을 구비하는 제1차동 증폭기; 상기 제1트랜지스터의 게이트와 접속된 게이트를 갖는 제3트랜지스터 및 상기 제2트랜지스터의 게이트와 접속된 게이트를 갖는 제4트랜지스터로 이루어진 제2차동 쌍, 상기 제3트랜지스터의 소오스와 상기 제4트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제2정 전류원, 상기 제1전원전압과 상기 제3트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제3부하 저항, 상기 제1전원전압과 상기 제4트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제4부하 저항을 구비하는 제2차동 증폭기; 제3입력신호를 수신하는 게이트를 갖는 제5트랜지스터 및 제4입력신호를 수신하는 게이트를 갖는 제6트랜지스터로 이루러진 제3차동 쌍, 상기 제3트랜지스터의 소오스와 상기 제4트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제3정 전류원을 구비하는 제3차동 증폭기; 및 상기 제1트랜지스터의 드레인과 접속되는 게이트를 갖는 제7트랜지스터 및 상기 제2트랜지스터의 드레인과 접속되는 게이트를 갖는 제8트랜지스터로 이루어진 제4차동 쌍, 상기 제7트랜지스터의 소오스와 상기 제8트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제4정 전류원, 제2전원전압과 상기 제7트랜지스터의 드레인사이에 접속되는 제5부하 저항 및 상기 제2전원전압과 상기 제8트랜지스터의 드레인사이에 접속되는 제6부하 저항을 구비한다.
상기 제2정 전류원에 흐르는 전류는 상기 제1정 전류원에 흐르는 전류의 n(n>1)배이고, 상기 제3정 전류원에 흐르는 전류는 상기 제4정 전류원에 흐르는 전류의 m(m>1)이다. 상기 n과 m은 각각 2인 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 동시 양방향 송수신기의 회로도를 나타낸다. 도 3을 참조하면, SBD(300)는 완전 차동 SBD이다. SBD(300)는 제1차동 증폭기 내지 제4차동 증폭기(310, 330, 350B, 350A)를 구비한다.
제1차동 증폭기(310)는 제1트랜지스터(315)와 제2트랜지스터(317)로 이루어진 제1차동쌍, 제1정 전류원(321) 및 두 개의 부하 저항들(312, 314)을 구비한다.
제1트랜지스터(315)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(315)는 노드(311)와 노드(319)사이에 접속되고, 제1입력신호(Dout)는 제1트랜지스터(315)의 게이트로 입력된다.
제2트랜지스터(317)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(317)는 노드(313)와 노드(319)사이에 접속되고 제2입력신호(DoutB)는 제2트랜지스터(317)의 게이트로 입력된다. 여기서 제1입력신호(Dout)와 제2입력신호(Doutb)는 서로 차동 신호들이다. 제1입력신호(Dout)와 제2입력신호(Doutb)는 출력될 신호들이다. 노드(311)의 출력신호와 노드(313)의 출력신호는 서로 차동 신호들이다.
제1정 전류원(321)은 NMOS트랜지스터로 구현되고, NMOS트랜지스터(321)는 노드(319)와 접지전압(VSS)사이에 접속되고, 드라이빙 바이어스전압(DRB)은 NMOS트랜지스터(321)의 게이트로 입력된다. NMOS트랜지스터(321)는 드라이빙 바이어스전압 (DRB)에 응답하여 정 전류(0.5I2)를 발생한다.
드라이빙 바이어스전압(DRB)은 SBD 송수신기(300)가 데이터를 전송하는데 필요한 바이어스 전압이다.
저항(312)은 제1전원전압(VDDQ)과 노드(311)사이에 접속되고, 저항(314)은 제1전원전압(VDDQ)과 노드(313)사이에 접속된다. 제1동 증폭기(310)는 복사 출력 드라이버(replica output driver)라고도 한다.
제2동 증폭기(330)는 제3트랜지스터(335)와 제4트랜지스터(337)로 이루어진 제2차동쌍, 제2정 전류원(341) 및 두 개의 부하 저항들(332, 334)을 구비한다.
제3트랜지스터(335)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(335)는 노드(331)와 노드(339)사이에 접속되고, 제1입력신호(Dout)는 제3트랜지스터(335)의 게이트로 입력된다.
제4트랜지스터(337)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(337)는 노드(333)와 노드(339)사이에 접속되고, 제2입력신호(DoutB)는 제4트랜지스터(337)의 게이트로 입력된다. 노드(331)의 출력신호와 노드(333)의 출력신호는 서로 차동 신호들이다,
제2정 전류원(341)은 NMOS트랜지스터로 구현되고, NMOS트랜지스터(341)는 노드(339)와 접지전압(VSS)사이에 접속되고, 드라이빙 바이어스전압(DRB)은 NMOS트랜지스터(341)의 게이트로 입력된다. NMOS트랜지스터(341)는 드라이빙 바이어스전압 (DRB)에 응답하여 정 전류(I2)를 발생한다.
제2정 전류원(341)에 의하여 발생된 바이어스 전류(I2)의 양은 제1정 전류원 (321)에 의하여 발생된 바이어스 전류(0.5I2)의 양의 두 배인 것이 바람직하다.
그러나 각 MOS 트랜지스터(321, 341)의 채널의 폭과 채널의 길이의 비를 조절하면, 제2정 전류원(341)에 의하여 발생된 바이어스 전류(I2)의 양은 제1정 전류원(321)에 의하여 발생된 바이어스 전류(0.5I2)의 양의 n(n은 실수로 1보다 큰 것이 바람직하다.)배가 될 수 있다. 저항(332)은 제1전원전압(VDDQ)과 노드(331)사이에 접속되고, 저항(334)은 제1전원전압(VDDQ)과 노드(333)사이에 접속된다.
각 부하 저항(312, 314, 332, 334)의 저항값(Zo)은 동일한 것이 바람직하다. 제2동 증폭기(330)는 SBD송수신기(300)에서 주 출력 드라이버(main output driver)이다.
제3차동 증폭기(350B)는 제3차동쌍(355) 및 제3정 전류원(363)을 구비한다. 제5트랜지스터(359)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(359)는 노드 (353)와 노드(361)사이에 접속된다. 패드(303)를 통하여 입력되는 제3입력신호 (D_chB)는 제5트랜지스터(359)의 게이트로 입력된다.
제6트랜지스터(357)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(357)는 노드(351)와 노드(361)사이에 접속된다. 패드(301)를 통하여 입력되는 제4입력신호 (D_ch)는 제6트랜지스터(357)의 게이트로 입력된다.
제3정 전류원(363)은 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(363)는 노드(361)와 접지전압(VSS)사이에 접속된다. 수신 바이어스 전압(RCB)은 NMOS 트랜지스터(363)의 게이트로 입력된다. 제3정 전류원(363)은 수신 바이어스 전압(RCB)에 응답하여 바이어스 전류(i1)를 발생한다. 수신 바이어스 전압(RCB)은 SBD 송수신기(300)가 데이터를 수신하는데 필요한 바이어스 전압이다.
제4동 증폭기(350A)는 제7트랜지스터(367)와 제8트랜지스터(369)로 이루어진 제4차동쌍(365), 제4정 전류원(373) 및 두 개의 부하 저항들(352, 354)을 구비한다. 제3동 증폭기(350B) 및 제4동 증폭기(350A)는 입력 버퍼 또는 수신기(350)이다.
제7트랜지스터(367)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(367)는 노드(353)와 노드(371)사이에 접속되고, NMOS트랜지스터(367)의 게이트는 노드 (311)에 접속된다.
제8트랜지스터(369)는 NMOS 트랜지스터로 구현되고, NMOS 트랜지스터(369)는 노드(351)와 노드(371)사이에 접속되고, NMOS 트랜지스터(369)의 게이트는 노드 (313)에 접속된다.
제4정 전류원(373)은 NMOS트랜지스터로 구현되고, NMOS트랜지스터(373)는 노드(371)와 접지전압(VSS)사이에 접속되고, 수신 바이어스 전압(RCB)은 NMOS트랜지스터(373)의 게이트로 입력된다. NMOS트랜지스터(373)는 수신 바이어스 전압(RCB)에 응답하여 정 전류(0.5I1)를 발생한다.
제3정 전류원(363)에 의하여 발생된 바이어스 전류(I1)의 양은 제4정 전류원 (373)에 의하여 발생된 바이어스 전류(0.5I1)의 양의 두 배인 것이 바람직하다.
그러나 각 MOS 트랜지스터(363, 373)의 채널의 폭과 채널의 길이의 비를 조절하면, 제3정 전류원(363)에 의하여 발생된 바이어스 전류(I1)의 양은 제4정 전류원(373)에 의하여 발생된 바이어스 전류(0.5I1)의 양의 n(n은 실수로 1보다 큰 것이 바람직하다.)배가 될 수 있다. 각 정 전류원(321, 341, 363, 373)은 바이어스 전류 발생기의 일예이다.
부하 저항(354)은 제2전원전압(VDD)과 노드(353)사이에 접속되고, 부하 저항(352)은 제2전원전압(VDD)과 노드(351)사이에 접속된다.
도 4는 전송선에 의하여 연결된 본 발명의 실시예에 따른 두 개의 동시 양방향 송수신기들을 나타낸다.
도 4를 참조하면, 제1SBD 송수신기(350a)는 채널들(D_ch, D_chB)을 통하여 제2SBD 송수신기(350b)와 데이터를 동시에 주고받는다. 이때 드라이빙 바이어스 전압(DRB)과 수신 바이어스 전압(RCB)은 소정의 전류(i1과 i2)를 발생시키는데 필요한 바이어스 전압이라고 가정한다. 따라서 각 NMOS 트랜지스터(321a, 341a, 363a, 373a, 321b, 341b, 363b, 373b)는 턴-온 된다.
제1SBD 송수신기(350a) 및 제2SBD 송수신기(350b)의 구조는 서로 매칭 (matching)되는 것이 바람직하다.
우선 출력될 데이터(Dout1, Dout2)는 논리 '하이(이하 "H"로 표시한다.)'이고 출력될 데이터(Dout1B, Dout2B)가 논리 '로우(이하 "L"로 표시한다.)'인 경우, 제1SBD 송수신기(350a) 및 제2SBD 송수신기(350b)의 동작을 설명하면 다음과 같다.
NMOS 트랜지스터(335a)는 Dout1("H")에 응답하여 턴-온되므로, 노드(331a)의 전압은 로우(L)가 된다. 따라서 패드(301a)의 전압은 로우(L)이다. 그러나 NMOS 트랜지스터(337a)는 Dout1B(L)에 응답하여 턴-오프 상태를 유지하므로, 노드(333a)의 전압은 하이(H)이다. 따라서 패드(303a)의 전압은 하이(H)이다.
NMOS 트랜지스터(335b)는 Dout2("H")에 응답하여 턴-온되므로, 노드(331b)의 전압은 로우(L)가 된다. 따라서 패드(301b)의 전압은 로우(L)이다. 그러나 NMOS 트랜지스터(337b)는 Dout2B(L)에 응답하여 턴-오프 상태를 유지하므로, 노드(333b)의 전압은 하이(H)이다. 따라서 패드(303b)의 전압은 하이(H)이다. 따라서 채널(D_ch)의 전압은 로우(L)이고 채널(D_chB)의 전압은 하이(H)이다.
NMOS트랜지스터(315a)는 턴-온되므로, 노드(311a)의 전압은 접지전압(VSS)레벨로 풀-다운된다. 따라서 NMOS 트랜지스터(367a)는 턴-오프 상태를 유지한다. 그러나 NMOS 트랜지스터(317a)는 턴-오프 상태를 유지하므로 노드(313a)의 전압은 제1전원전압(VDDQ)레벨을 유지한다.
따라서 NMOS 트랜지스터(369a)는 턴-온되므로, 제2전원전압(VDD)에 의하여 발생된 전류는 저항(R)과 NMOS 트랜지스터들(369a, 373a)을 통하여 접지전압(VSS)으로 방전된다. 따라서 노드(351a)의 이론적인 전압(V351a)은 수학식1과 같이 표현된다.
[수학식1]
V351a = VDD - 0.5i1R
그리고, NMOS 트랜지스터(357a)는 패드(301a)의 전압(L)에 응답하여 턴-오프 상태를 유지한다. 따라서 노드(351a)의 전압(V351a)은 수학식1과 같다. NMOS 트랜지스터(359a)는 패드(303a)의 전압(H)에 응답하여 턴-온되므로, 제2전원전압(VDD)에 의하여 발생된 전류는 저항(R)과 NMOS 트랜지스터들(359a, 363a)을 통하여 접지전압(VSS)으로 방전된다. 따라서 노드(353a)의 이론적인 전압(V353a)은 수학식2와 같이 표현된다.
[수학식2]
V353a = VDD-i1R
따라서 수학식1과 수학식 2를 참조하면, 노드(351a)의 전압은 노드(353a)의 전압보다 상대적으로 높다. 따라서 Din1은 하이(H)로 검출되고 Din1B는 로우(L)로 검출된다. 따라서 제1SBD 송수신기(350a)는 제2SBD 송수신기(350b)가 출력한 데이터(Dout2, Dout2B)를 검출한다.
NMOS트랜지스터(315b)는 턴-온되므로, 노드(311b)의 전압은 접지전압(VSS)레벨로 풀-다운된다. 따라서 NMOS 트랜지스터(367b)는 턴-오프 상태를 유지한다. 그러나 NMOS 트랜지스터(317b)는 턴-오프 상태를 유지하므로, 노드(313b)의 전압은 제1전원전압(VDDQ)레벨을 유지한다.
따라서 NMOS 트랜지스터(369b)는 턴-온되므로, 제2전원전압(VDD)에 의하여 발생된 전류는 저항(R)과 NMOS 트랜지스터들(369b, 373b)을 통하여 접지전압(VSS)으로 방전된다. 따라서 노드(351b)의 이론적인 전압(V351b)은 수학식3과 같이 표현된다.
[수학식3]
V351b = VDD - 0.5i1R
그리고, NMOS 트랜지스터(357b)는 패드(301b)의 전압(L)에 응답하여 턴-오프 상태를 유지한다. 따라서 노드(351b)의 전압(V351b)은 수학식3과 같다. NMOS 트랜지스터(359b)는 패드(303b)의 전압(H)에 응답하여 턴-온되므로, 제2전원전압(VDD)에 의하여 발생된 전류는 저항(R)과 NMOS 트랜지스터들(359b, 363b)을 통하여 접지전압(VSS)으로 방전된다. 따라서 노드(353b)의 이론적인 전압(V353b)은 수학식4와 같이 표현된다.
[수학식4]
V353b = VDD-i1R
따라서 수학식3과 수학식 4를 참조하면, 노드(351b)의 전압은 노드(353b)의 전압보다 상대적으로 높다. 따라서 Din2는 하이(H)로 검출되고, Din2B는 로우(L)로 검출된다. 따라서 제2SBD 송수신기(350b)는 제1SBD 송수신기(350a)가 출력한 데이터(Dout1, Dout1B)를 검출한다.
그리고, 출력된 데이터(Dout1, Dout2B)는 하이(H)이고, 출력될 데이터 (Dout1B, Dout2)가 로우(L)인 경우, 제1SBD 송수신기(350a) 및 제2SBD 송수신기 (350b)의 동작을 설명하면 다음과 같다.
NMOS 트랜지스터(335a)는 Dout1(H)에 응답하여 턴-온되므로, 노드(331a)의 전압은 로우(L)가 된다. 따라서 패드(301a)의 전압은 로우(L)이다. 그러나 NMOS 트랜지스터(337a)는 Dout1B(L)에 응답하여 턴-오프 상태를 유지하므로, 노드(333a)의 전압은 하이(H)이다. 따라서 패드(303a)의 전압은 하이(H)이다.
NMOS 트랜지스터(335b)는 Dout2(L)에 응답하여 턴-오프 상태를 유지하므로, 노드(331b)의 전압은 하이(H)가 된다. 따라서 패드(301b)의 전압은 하이(H)이다. 그러나 NMOS 트랜지스터(337b)는 Dout2B(H)에 응답하여 턴-온되므로, 노드(333b)의 전압은 로우(L)이다. 따라서 패드(303b)의 전압은 로우(H)이다.
따라서 패드(301a)와 패드(301b)사이에 접속된 채널(D_ch)의 전압은 제1SBD 송수신기(350a)와 제2SBD 송수신기(350b)로부터 출력되는 각 전압이 중첩되므로 하이(H)와 로우(L)의 중간값(이하 'M'이라 한다.)을 갖는다.
또한, 패드(303a)와 패드(303b)사이에 접속된 채널(D_chB)의 전압은 제1SBD 송수신기(350a)와 제2SBD 송수신기(350b)로부터 출력되는 각 전압이 중첩되므로 하이(H)와 로우(L)의 중간값을 갖는다.
따라서 각 NMOS 트랜지스터(357a, 359a)의 출력은 동일하므로, Din1 및 Din1B는 각 노드(311a, 313a)의 전압에 따라 결정된다.
NMOS 트랜지스터(315a)는 Dout1(H)에 응답하여 턴-온되므로, 노드(311a)의 전압은 로우(L)이다. 따라서 NMOS 트랜지스터(367a)는 턴-오프상태를 유지한다. 따라서 노드(353a)의 이론적인 전압(V353a)은 수학식 5와 같이 표현된다.
[수학식 5]
V353a = VDD - 0.5i1R
그러나 NMOS 트랜지스터(317a)는 Dout1B(L)에 응답하여 턴-오프 상태를 유지하므로 노드(313a)의 전압은 하이(H)이다. 따라서 NMOS 트랜지스터(369a)는 턴-온되므로, 노드(351a)의 이론적인 전압(V351a)은 수학식 6과 같이 표현된다.
[수학식 6]
V351a = VDD - 0.5i1R - 0.5i1R = VDD - i1R
따라서 Din1은 로우(L)로 검출되고, Din1B는 하이(H)로 검출된다. 따라서 제1SBD 송수신기(350a)는 제2SBD 송수신기(350b)가 출력한 데이터(Dout2, Dout2B)를 검출한다.
각 NMOS 트랜지스터(357b, 359b)의 출력은 동일하므로, Din2 및 Din2B는 각 노드(311b, 313b)의 전압에 따라 결정된다.
NMOS 트랜지스터(317b)는 Dout2B(H)에 응답하여 턴-온되므로, 노드(313b)의 전압은 로우(L)이다. 따라서 NMOS 트랜지스터(369b)는 턴-오프상태를 유지한다. 따라서 노드(351b)의 이론적인 전압(V351b)은 수학식 7과 같이 표현된다.
[수학식 7]
V351b = VDD - 0.5i1R
그러나 NMOS 트랜지스터(315b)는 Dout2(L)에 응답하여 턴-오프 상태를 유지하므로, 노드(311b)의 전압은 하이(H)이다. 따라서 NMOS 트랜지스터(367b)는 턴-온되므로, 노드(353b)의 이론적인 전압(V353b)은 수학식 8과 같이 표현된다.
[수학식 8]
V353b = VDD - 0.5i1R - 0.5i1R = VDD - i1R
따라서 Din2는 하이(H)로 검출되고, Din2B는 로우(L)로 검출된다. 따라서 제2SBD 송수신기(350b)는 제1SBD 송수신기(350a)가 출력한 데이터(Dout1, Dout1B)를 검출한다.
출력될 데이터(Dout1, Dout2)는 로우(L)이고 출력될 데이터(Dout1B, Dout2B)가 하이(H)인 경우, 제1SBD 송수신기(350a) 및 제2SBD 송수신기(350b)의 동작을 설명하면 다음과 같다.
NMOS 트랜지스터(337a)는 Dout1B(H)에 응답하여 턴-온되므로, 노드(333a)는 로우(L)가 된다. 따라서 패드(303a)의 전압은 로우(L)이다. 이때 패드(301a)의 전압은 하이(H)이다.
NMOS 트랜지스터(337b)는 Dout2B(H)에 응답하여 턴-온되므로, 노드(333b)는 로우(L)가 된다. 따라서 패드(303b)의 전압은 로우(L)이다. 이때 패드(301b)의 전압은 하이(H)이다. 따라서 채널(D_ch)의 전압은 하이(H)이고 채널(D_chB)의 전압은 로우(L)이다.
NMOS 트랜지스터(317a)는 Dout1B(H)에 응답하여 턴-온되므로, 노드(313a)의 전압은 로우(L)이고 NMOS 트랜지스터(369a)는 턴-오프 된다. 그러나 NMOS 트랜지스터(315a)는 턴-오프 상태를 유지하므로, 노드(311a)의 전압은 하이(H)이다. 따라서 NMOS 트랜지스터(367a)는 턴-온 된다.
VDD로부터 발생된 전류는 저항(R) 및 NMOS 트랜지스터들(367a, 373a)을 통하여 접지전압(VSS)으로 흐른다. 따라서 노드(353a)의 이론적인 전압(V353a)은 수학식 9와 같다.
[수학식9]
V353a = VDD - 0.5i1R
NMOS 트랜지스터(357a)는 패드(301a)의 전압(H)에 응답하여 턴-온되므로, VDD로부터 발생된 전류는 저항(R) 및 NMOS 트랜지스터들(357a, 363a)을 통하여 접지전압(VSS)으로 흐른다. 따라서 노드(351a)의 이론적인 전압(V351a)은 수학식 10과 같다.
[수학식 10]
V351a = VDD - i1R
따라서 Din1은 로우(L)로 검출되고, Din1B는 하이(H)로 검출된다. 따라서 제1SBD 송수신기(350a)는 제2SBD 송수신기(350b)가 출력한 데이터(Dout2, Dout2B)를 검출한다.
NMOS 트랜지스터(317b)는 Dout2B(H)에 응답하여 턴-온되므로, 노드(313b)의 전압은 로우(L)이고, NMOS 트랜지스터(369b)는 턴-오프 된다. 그러나 NMOS 트랜지스터(315b)는 턴-오프 상태를 유지하므로, 노드(311b)의 전압은 하이(H)이다. 따라서 NMOS 트랜지스터(367b)는 턴-온 된다.
VDD로부터 발생된 전류는 저항(R) 및 NMOS 트랜지스터들(367b, 373b)을 통하여 접지전압(VSS)으로 흐른다. 따라서 노드(353b)의 이론적인 전압(V353b)은 수학식 11과 같다.
[수학식 11]
V353b = VDD - 0.5i1R
NMOS 트랜지스터(357b)는 패드(301b)의 전압(H)에 응답하여 턴-온되므로, VDD로부터 발생된 전류는 저항(R) 및 NMOS 트랜지스터들(357b, 363b)을 통하여 접지전압(VSS)으로 흐른다. 따라서 노드(351b)의 이론적인 전압(V351b)은 수학식 12과 같다.
[수학식 12]
V351b = VDD - i1R
따라서 Din2는 로우(L)로 검출되고, Din2B는 하이(H)로 검출된다. 따라서 제2SBD 송수신기(350b)는 제1SBD 송수신기(350a)가 출력한 데이터(Dout1, Dout1B)를 검출한다.
도 5는 도 4에 도시된 동시 양방향 송수신기의 데이터 입력 값과 데이터 출력 값의 관계를 나타낸다.
도 4를 참조하여 상술한 설명은 이상적인 채널에 접속된 이상적인 SBD 송수신기들을 설명한다. 그러나 실제로 SBD 송수신기로부터 출력된 신호들이 채널(D_ch, D_chB)을 통하여 전송되는 경우, 상기 신호들은 감쇄된다.
이 경우 각 채널(D_ch, D_chB)의 전압이 하이(H)와 로우(L)인 경우, 각 채널(D_ch, D_chB)의 전압이 로우(L)와 하이(H)인 경우, 또는 각 채널(D_ch, D_chB)의 전압이 중간값(M)인 경우의 마진은 서로 다르게 된다.
도 4 및 도 5a에 도시된 바와 같이 제2SBD송수신기(350b)는 전압 스윙폭(Vswing)이 i*R인 신호들을 채널(D_ch, D_chB)로 출력하고 채널(D_ch, D_chB)을 통하여 패드(301a, 303a)로 입력되는 신호들의 전압 스윙 폭(Vswing)은 도 5b에 도시된 바와 같이 0.6i*R인 경우, 도 3에 도시된 제1차동 증폭기(310)의 출력신호들(도 5c)의 영향으로 인하여 실제 각 패드(301a, 303a)로 입력되는 신호의 스윙 폭(Vswing)은 0.8i*R이 된다. 따라서 입력 버퍼(도 3의 350)의 마진은 감소한다.
도 6은 도 3에 도시된 전류원의 실시예를 나타낸다. 도 6은 입력 버퍼(도 3의 350)의 마진이 감소되는 경우 상기 마진의 감소를 보상하기 위한 회로이다.
예컨대 채널(D_ch, D_chB)로 입력되는 신호들의 전압 스윙 폭이 60%로 감소되는 경우, 0.1i1을 흘리는 트랜지스터를 디스에이블시키면 하이(H)와 로우(L)에 대한 마진을 동일하게 할 수 있다.
도 6을 참조하면, 0.1i1을 흘리는 트랜지스터는 수신 바이어스 전압(RCB)과 제1인에이블 신호(EN1)의 논리곱에 응답하여 게이팅되고, 0.4i1을 흘리는 트랜지스터는 수신 바이어스 전압(RCB)과 제2인에이블 신호(EN2)의 논리곱에 응답하여 게이팅된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 동시 양방향 송수신기는 상기 동시 양방향 송수신기가 소비하는 전력을 감소시키는 효과가 있다.
본 발명에 따른 동시 양방향 송수신기는 출력버퍼의 크기를 감소시킬 수 있으므로, 기생 커패시턴스가 감소한다. 따라서 동시 양방향 송수신기는 주파수에서 안정적인 동작을 할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 전송선에 의하여 연결된 두 개의 일반적인 동시 양방향 송수신기들을 나타낸다.
도 2는 도 1에 도시된 동시 양방향 송수신기의 데이터 입력 값과 데이터 출력 값의 관계를 나타낸다.
도 3은 본 발명의 실시예에 따른 동시 양방향 송수신기의 회로도를 나타낸다.
도 4는 전송선에 의하여 연결된 본 발명의 실시예에 따른 두 개의 동시 양방향 송수신기들을 나타낸다.
도 5는 도 4에 도시된 동시 양방향 송수신기의 데이터 입력 값과 데이터 출력 값의 관계를 나타낸다.
도 6은 도 3에 도시된 전류원의 실시예를 나타낸다.

Claims (13)

  1. SBD 송수신기에 있어서,
    제1입력단쌍, 제1출력단쌍 및 제1정 전류원을 구비하는 제1차동 증폭기;
    제2입력단쌍, 제2출력단쌍 및 제2정 전류원을 구비하는 제2차동 증폭기;
    제3입력단쌍, 제3출력단쌍 및 제3정 전류원을 구비하는 제3차동 증폭기; 및
    제4입력단쌍, 제4출력단쌍 및 제4정 전류원을 구비하는 제4차동 증폭기를 구비하며,
    상기 제1입력단쌍 각각은 상기 제2입력단쌍 각각에 접속되고, 상기 제1출력단쌍 각각은 상기 제4입력단쌍 각각에 접속되고, 상기 제2출력단쌍 각각은 상기 제3입력단쌍 각각에 접속되고, 상기 제3출력단쌍 각각은 상기 제4출력단쌍에 각각 접속되는 SBD송수신기.
  2. 제1항에 있어서,
    상기 제2정 전류원에 흐르는 전류는 상기 제1정 전류원에 흐르는 전류의 n(n>1)배이고, 상기 제3정 전류원에 흐르는 전류는 상기 제4정 전류원에 흐르는 전류의 m(m>1)배인 SBD송수신기.
  3. 제2항에 있어서, 상기 n과 m은 각각 2인 SBD송수신기.
  4. 제1항에 있어서,
    상기 제1차동 증폭기의 부하 저항값은 상기 제2차동 증폭기의 부하 저항값과 동일한 SBD 송수신기.
  5. 제1항에 있어서, 상기 제3입력 단자쌍 각각은 대응되는 채널에 접속되는 SBD 송수신기.
  6. SBD 송수신기에 있어서,
    제1입력신호를 수신하는 게이트를 갖는 제1트랜지스터 및 제2입력신호를 수신하는 게이트를 갖는 제2트랜지스터로 이루어진 제1차동 쌍, 상기 제1트랜지스터의 소오스와 상기 제2트랜지스터의 소오스가 공통으로 접속된 노드와 접지전압 사이에 접속되는 제1정 전류원, 제1전원전압과 상기 제1트랜지스터의 드레인사이에 접속되고 제1저항값을 갖는 제1부하 저항, 상기 제1전원전압과 상기 제2트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제2부하저항을 구비하는 제1차동 증폭기;
    상기 제1트랜지스터의 게이트와 접속된 게이트를 갖는 제3트랜지스터 및 상기 제2트랜지스터의 게이트와 접속된 게이트를 갖는 제4트랜지스터로 이루어진 제2차동 쌍, 상기 제3트랜지스터의 소오스와 상기 제4트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제2정 전류원, 상기 제1전원전압과 상기 제3트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제3부하 저항, 상기 제1전원전압과 상기 제4트랜지스터의 드레인사이에 접속되고 상기 제1저항값을 갖는 제4부하 저항을 구비하는 제2차동 증폭기;
    제3입력신호를 수신하는 게이트를 갖는 제5트랜지스터 및 제4입력신호를 수신하는 게이트를 갖는 제6트랜지스터로 이루러진 제3차동 쌍, 상기 제3트랜지스터의 소오스와 상기 제4트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제3정 전류원을 구비하는 제3차동 증폭기; 및
    상기 제1트랜지스터의 드레인과 접속되는 게이트를 갖는 제7트랜지스터 및 상기 제2트랜지스터의 드레인과 접속되는 게이트를 갖는 제8트랜지스터로 이루어진 제4차동 쌍, 상기 제7트랜지스터의 소오스와 상기 제8트랜지스터의 소오스가 공통으로 접속된 노드와 상기 접지전압 사이에 접속되는 제4정 전류원, 제2전원전압과 상기 제7트랜지스터의 드레인사이에 접속되는 제5부하 저항 및 상기 제2전원전압과 상기 제8트랜지스터의 드레인사이에 접속되는 제6부하 저항을 구비하는 제4차동 증폭기를 구비하는 SBD 송수신기.
  7. 제6항에 있어서,
    상기 제2정 전류원에 흐르는 전류는 상기 제1정 전류원에 흐르는 전류의 n(n>1)배이고, 상기 제3정 전류원에 흐르는 전류는 상기 제4정 전류원에 흐르는 전류의 m(m>1)배인 SBD송수신기.
  8. 제7항에 있어서, 상기 n과 m은 각각 2인 SBD송수신기.
  9. 제6항에 있어서,
    상기 제1정 전류원 내지 상기 제4정 전류원이 NMOS 트랜지스터로 구현되는 경우 제1바이어스 전압은 상기 제1정 전류원 및 상기 제2정 전류원의 게이트로 공급되고, 제2바이어스 전압은 상기 제3정 전류원 및 상기 제4정 전류원의 게이트로 공급되는 SBD 송수신기.
  10. 제6항에 있어서,
    상기 제5트랜지스터의 게이트는 제1채널에 접속되고, 상기 제1채널을 통하여 입력되는 상기 제3입력신호를 수신하고, 상기 제6트랜지스터의 게이트는 제2채널에 접속되고, 상기 제2채널을 통하여 입력되는 상기 제4입력신호를 수신하는 SBD 송수신기.
  11. SBD 송수신기에 있어서,
    제1정 전류원을 구비하고, 입력되는 제1차동 입력신호들의 차이를 증폭하고 제1차동 출력신호들을 출력하는 제1차동 증폭기;
    제2정 전류원을 구비하고, 입력되는 상기 제1차동 입력신호들의 차이를 증폭하고 제2차동 출력신호들을 출력하는 제2차동 증폭기;
    제3정 전류원을 구비하고, 입력단자쌍으로 입력되는 신호들의 차이를 증폭하는 제3차동 증폭기; 및
    제4정 전류원을 구비하고, 입력되는 상기 제1차동 출력신호들의 차이를 증폭하는 제4차동 증폭기를 구비하며,
    상기 제2차동 출력신호들은 상기 입력단자쌍으로 입력되고, 상기 제3차동 증폭기의 출력신호들은 상기 제4차동 증폭기의 출력신호들과 중첩되는 SBD송수신기.
  12. 제11항에 있어서,
    상기 제2정 전류원에 흐르는 전류는 상기 제1정 전류원에 흐르는 전류의 n(n>1)배이고, 상기 제3정 전류원에 흐르는 전류는 상기 제4정 전류원에 흐르는 전류의 m(m>1)배인 SBD송수신기.
  13. 제12항에 있어서, 상기 n과 m은 각각 2인 SBD송수신기.
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