KR20050012507A - 적층 칩 패키지의 와이어 본딩 방법 - Google Patents

적층 칩 패키지의 와이어 본딩 방법

Info

Publication number
KR20050012507A
KR20050012507A KR1020030051490A KR20030051490A KR20050012507A KR 20050012507 A KR20050012507 A KR 20050012507A KR 1020030051490 A KR1020030051490 A KR 1020030051490A KR 20030051490 A KR20030051490 A KR 20030051490A KR 20050012507 A KR20050012507 A KR 20050012507A
Authority
KR
South Korea
Prior art keywords
chip
bonding
wire
wiring board
bump
Prior art date
Application number
KR1020030051490A
Other languages
English (en)
Inventor
윤성환
김진호
강인구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030051490A priority Critical patent/KR20050012507A/ko
Publication of KR20050012507A publication Critical patent/KR20050012507A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 적층 칩 패키지의 와이어 본딩 방법에 관한 것으로, 제 2 칩의 칩 패드에 본딩 와이어와 접합성이 양호한 범프를 형성함으로써, 안정적인 오버행 와이어 본딩을 진행할 수 있는 적층 칩 패키지의 와이어 본딩 방법을 제공한다. 즉, (a) 배선기판 위에 제 1 칩을 부착하는 단계와; (b) 상기 제 1 칩과 상기 배선기판을 제 1 본딩 와이어로 전기적으로 연결하는 단계와; (c) 칩 패드 위에 범프가 형성된 제 2 칩을 상기 제 1 칩 위에 부착하되, 상기 제 2 칩의 범프가 형성된 부분이 상기 제 1 칩의 외측에 위치할 수 있도록 제 2 칩을 부착하는 단계와; (d) 상기 제 2 칩의 범프와 상기 배선기판을 제 2 본딩 와이어로 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 와이어 본딩 방법을 제공한다. 이때 (c) 단계에서 범프는 제 2 칩들을 포함하는 웨이퍼 단계에서 형성하는 것이 바람직하다.

Description

적층 칩 패키지의 와이어 본딩 방법{Wire bonding method for stack chip package}
본 발명은 적층 칩 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 적??되는 반도체 칩과 배선기판 사이의 안정적으로 전기적 연결할 수 있는 적층 칩 패키지의 와이어 본딩 방법에 관한 것이다.
최근 전자 휴대기기의 소형화로 인해서 반도체 패키지의 크기는 점점 소형화, 박형화 및 경량화를 추구하고 있다. 반면에 반도체 패키지에 실장되는 반도체 칩의 용량은 증대되고 있다. 따라서 종래에는 하나의 기능을 담당하는 반도체 칩이 반도체 패키지에 실장된 싱글 칩 패키지가 주류를 이루었으나, 최근에는 하나의 패키지 내에 두 가지 이상의 다른 기능을 담당하는 멀티 칩 패키지(Multi Chip Package; MCP)가 많이 개발되고 있다.
특히 멀티 칩 패키지 중에서 반도체 칩들을 3차원으로 적층하는 적층 칩 패키지는, 도 1에 도시된 바와 같이, 배선기판(12)에 제 1 칩(14)을 부착한 이후에, 제 2 칩(16)을 제 1 칩(14) 위에 적층한다. 물론 제 2 칩(16)을 적층하기 전에 제 1 칩(14)과 배선기판(12)은 제 1 본딩 와이어(13)에 의해 전기적으로 연결되고, 제 1 칩(14) 위에 제 2 칩(16)이 적층된 후에 제 2 칩(16)과 배선기판(12)은 제 2 본딩 와이어(15)에 의해 전기적으로 연결된다. 제 1 및 제 2 칩(14, 16)과 배선기판(12) 사이의 와이어 본딩 방법은 제 1 및 제 2 칩(14, 16) 위에 볼 본딩(ball bonding)을 진행한 다음 배선기판(12) 위에 스티치 본딩(stitch bonding)으로 마무리한다.
이때, 제 1 칩(14)에 적층되는 제 2 칩(16)이 제 1 칩(14)과 크기가 유사하거나 큰 경우, 제 2 칩(16)과 배선기판(12) 사이에 오버행 와이어 본딩(overhang wire bonding)이 이루어진다. 한편 와이어 본딩 공정시, 제 2 칩의 알루미늄(Al) 소재의 칩 패드(17)와 금(Au) 소재의 제 2 본딩 와이어(15)의 안정적인 금속간 접함을 위해서, 높은 USG(Undroped Silicate Glass)와 힘이 제 2 칩의 칩 패드(17)에작용하게 된다.
그런데 제 2 본딩 와이어(15)가 볼 본딩되는 지점인 제 2 칩의 칩 패드(17) 부분이 제 1 칩(14)에서 이격되어 공중에 떠 있는 상태이기 때문에, 제 2 본딩 와이어(15)를 제 2 칩의 칩 패드(17)에 볼 본딩시 작용하는 높은 USG(Undroped Silicate Glass)와 힘이 칩 패드(17)에 100% 전달되지 못하고, 제 2 칩(16)을 아래로 휘게 하는 성분으로 소모되어 불안정한 볼 본딩이 이루어진다.
따라서, 본 발명의 목적은 안정적인 오버행 와이어 본딩을 진행할 수 있도록 하는 데 있다.
도 1은 종래기술에 따른 두 개의 반도체 칩이 적층된 적층 칩 패키지를 보여주는 도면이다.
도 2 및 도 3은 본 발명에 따른 적층 칩 패키지의 제 2 칩의 와이어 본딩 단계를 보여주는 도면들이다.
*도면의 주요 부분에 대한 설명 *
12, 22 : 배선기판 13, 23 : 제 1 본딩 와이어
14, 24 : 제 1 칩 15, 25 : 제 2 본딩 와이어
16, 26 : 제 2 칩 17, 27 : 칩 패드
28 : 범프
상기 목적을 달성하기 위하여, (a) 배선기판 위에 제 1 칩을 부착하는 단계와; (b) 상기 제 1 칩과 상기 배선기판을 제 1 본딩 와이어로 전기적으로 연결하는 단계와; (c) 칩 패드 위에 범프가 형성된 제 2 칩을 상기 제 1 칩 위에 부착하되, 상기 제 2 칩의 범프가 형성된 부분이 상기 제 1 칩의 외측에 위치할 수 있도록 제 2 칩을 부착하는 단계와; (d) 상기 제 2 칩의 범프와 상기 배선기판을 제 2 본딩 와이어로 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 와이어 본딩 방법을 제공한다.
본 발명에 따른 (c) 단계에서 범프는 제 2 칩들을 포함하는 웨이퍼 단계에서 형성하는 것이 바람직하다.
그리고 본 발명에 따른 (d) 단계는, 배선기판에 제 2 본딩 와이어의 일단을볼 본딩하는 단계와, 제 2 본딩 와이어의 일단과 연결된 타단을 제 2 칩의 범프에 스티치 본딩하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2 및 도 3은 본 발명에 따른 적층 칩 패키지의 제 2 칩의 와이어 본딩 단계를 보여주는 도면들이다. 도 2 및 도 3을 참조하면, 본 발명에 따른 적층 칩 패키지의 와이어 본딩 방법은 먼저 배선기판(22) 위에 제 1 칩(24)을 부착한다. 제 1 칩(24)과 배선기판(12)을 제 1 본딩 와이어(23)로 전기적으로 연결한다. 이때 제 1 본딩 와이어(23)의 일단은 제 1 칩(24)에서 볼 본딩되고, 제 1 본딩 와이어(23)의 타단은 배선기판(22)에서 스티치 본딩된다.
다음으로 제 2 칩(26)을 제 1 칩(24) 위에 부착한다. 이때, 제 2 칩(26)은 웨이퍼 제조 단계에서 제 2 칩의 칩 패드(27)에 금과 접합성이 양호한 금 소재의 범프(28; bump)를 형성한다. 물론, 제 2 칩(26)은 제 1 칩(24)과 크기가 유사하거나 큰 반도체 칩으로, 제 2 칩의 범프(28)가 형성된 부분이 제 1 칩(24)의 외측에 위치할 수 있도록 제 1 칩(24) 위에 부착된다.
다음으로 제 2 칩(26)과 배선기판(22)을 제 2 본딩 와이어(25)로 전기적으로 연결한다. 즉, 제 2 칩의 칩 패드(27)에 형성된 범프(28)와 배선기판(22)을 제 2 본딩 와이어(25)로 전기적으로 연결한다. 이때, 제 2 칩(26)과 배선기판(22) 사이에는 오버행 와이어 본딩이 이루어지지만, 본 발명의 실시예에서는 범프(28)에 제 2 본딩 와이어(25)가 접합되기 때문에, 종래에 비해서 낮은 USG와 힘을 사용하여안정적인 와이어 본딩이 가능하다.
본 발명의 실시예에 따른 제 2 본딩 와이어(25)의 오버행 와이어 본딩은 리버스 본딩으로 진행하였다. 즉, 배선기판(22)에 제 2 본딩 와이어(25)의 일단을 볼 본딩을 실시한 다음, 제 2 본딩 와이어(25)의 타단을 제 2 칩의 범프(28)에 스티치 본딩을 진행하였다. 물론 통상적인 와이어 본딩 방법으로 오버행 와이어 본딩을 진행할 수도 있다.
또한 본 발명에 개시된 바와 같이 제 2 칩의 칩 패드(27)에 범프(28)를 형성함으로써, 일반적인 방법으로 오버행 와이어 본딩이 불가능한 제품도 훨씬 더 많은 오버행 마진(overhang margin)을 확보할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 제 2 칩의 칩 패드에 본딩 와이어와 접합성이 양호한 범프를 형성함으로써, 안정적인 오버행 와이어 본딩을 진행할 수 있다.

Claims (3)

  1. (a) 배선기판 위에 제 1 칩을 부착하는 단계와;
    (b) 상기 제 1 칩과 상기 배선기판을 제 1 본딩 와이어로 전기적으로 연결하는 단계와;
    (c) 칩 패드 위에 범프가 형성된 제 2 칩을 상기 제 1 칩 위에 부착하되, 상기 제 2 칩의 범프가 형성된 부분이 상기 제 1 칩의 외측에 위치할 수 있도록 제 2 칩을 부착하는 단계와;
    (d) 상기 제 2 칩의 범프와 상기 배선기판을 제 2 본딩 와이어로 전기적으로 연결하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 와이어 본딩 방법.
  2. 제 1항에 있어서, 상기 (c) 단계에서 상기 범프는 상기 제 2 칩들을 포함하는 웨이퍼 단계에서 형성하는 것을 특징으로 하는 적층 칩 패키지의 와이어 본딩 방법.
  3. 제 1항에 있어서, 상기 (d) 단계는,
    (d1) 상기 배선기판에 상기 제 2 본딩 와이어의 일단을 볼 본딩하는 단계와;
    (d2) 상기 제 2 본딩 와이어의 일단과 연결된 타단을 상기 제 2 칩의 범프에 스티치 본딩하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 와이어본딩 방법.
KR1020030051490A 2003-07-25 2003-07-25 적층 칩 패키지의 와이어 본딩 방법 KR20050012507A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030051490A KR20050012507A (ko) 2003-07-25 2003-07-25 적층 칩 패키지의 와이어 본딩 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030051490A KR20050012507A (ko) 2003-07-25 2003-07-25 적층 칩 패키지의 와이어 본딩 방법

Publications (1)

Publication Number Publication Date
KR20050012507A true KR20050012507A (ko) 2005-02-02

Family

ID=37224460

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030051490A KR20050012507A (ko) 2003-07-25 2003-07-25 적층 칩 패키지의 와이어 본딩 방법

Country Status (1)

Country Link
KR (1) KR20050012507A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136630A (ko) 2018-05-31 2019-12-10 국립생태원 구상나무 추출물, 구상나무 이차대사물질의 분리정제방법 및 그로부터 정제된 구상나무 이차대사물질

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190136630A (ko) 2018-05-31 2019-12-10 국립생태원 구상나무 추출물, 구상나무 이차대사물질의 분리정제방법 및 그로부터 정제된 구상나무 이차대사물질

Similar Documents

Publication Publication Date Title
US6861761B2 (en) Multi-chip stack flip-chip package
US6977439B2 (en) Semiconductor chip stack structure
KR101009121B1 (ko) 삽입 기판에 접속하기 위한 중간 접촉자를 갖는마이크로일렉트로닉 장치, 및 중간 접촉자를 갖는마이크로일렉트로닉 장치를 패키징하는 방법
US6744141B2 (en) Stacked chip-size package type semiconductor device capable of being decreased in size
US20070023886A1 (en) Method for producing a chip arrangement, a chip arrangement and a multichip device
JP2004172157A (ja) 半導体パッケージおよびパッケージスタック半導体装置
JP2002280414A (ja) 半導体装置およびその製造方法
JP2011003715A (ja) 半導体装置
US10811341B2 (en) Semiconductor device with through-mold via
JP2001223326A (ja) 半導体装置
US7371675B2 (en) Method and apparatus for bonding a wire
JP4175138B2 (ja) 半導体装置
JP2007214238A (ja) 半導体装置およびその製造方法
TWI409933B (zh) 晶片堆疊封裝結構及其製法
KR20200023007A (ko) 반도체 패키지
JP2005303056A (ja) 半導体集積回路装置
KR20050012507A (ko) 적층 칩 패키지의 와이어 본딩 방법
JPH0322544A (ja) 半導体装置
US20080136027A1 (en) Method of bonding wire of semiconductor package
KR20030059459A (ko) 칩 적층 패키지
US8143709B2 (en) Semiconductor package having solder ball which has double connection structure
JP2004079923A (ja) 半導体装置及びその製造方法
US20110006412A1 (en) Semiconductor chip package and method for manufacturing thereof and stack package using the same
JP2008053406A (ja) 半導体装置およびその製造方法
KR20040059741A (ko) 반도체용 멀티 칩 모듈의 패키징 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid