KR20050012067A - 마이크로 기지국의 에프에이 및 섹터 풀링을 위한 구조설계 방안 - Google Patents

Abstract

본 발명은 CDMA 시스템내 마이크로 기지국(Micro-BTS)에서 채널카드와 IF간 인터페이스에 있어서, 보다 효율적인 경로 설정을 가능하도록 한 마이크로 기지국의 FA 및 섹터 풀링(Sector Pooling)을 위한 구조 설계 방안에 관한 것으로서, 이러한 본 발명은 CDMA 시스템내 마이크로 기지국(Micro-BTS)에 있어서 기지국내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(Digital Combiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현하고, 상기 각 IF 보드 내부에서 구현되어 있던 상기 결합기를 백플랜(Backplane) 역할을 겸하는 메인보드에 구현함으로써, 보다 원활한 경로 설정이 가능하도록 하고, 채널카드와 IF간 인터페이스를 보다 효율적으로 가능하도록 한 마이크로 기지국의 FA 및 섹터 풀링(Sector Pooling)을 위한 구조 설계 방안에 관한 것이다.

Description

마이크로 기지국의 에프에이 및 섹터 풀링을 위한 구조 설계 방안{Structure layout method for FA and sector pooling of micro BTS}

본 발명은 CDMA 시스템내 마이크로 기지국(Micro-BTS)에서 채널카드와 IF간 인터페이스에 있어서, 보다 효율적인 경로 설정을 가능하도록 한 마이크로 기지국의 FA 및 섹터 풀링(Sector Pooling)을 위한 구조 설계 방안에 관한 것으로, 보다 상세하게는 기지국(BTS)내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(Digital Combiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현함으로써, 보다 효율적인 인터페이스를 가능하도록 한 마이크로 기지국의 FA 및 섹터 풀링(Sector Pooling)을 위한 구조 설계 방안에 관한 것이다.

일반적으로, 종래 기술에 따른 기지국(BTS, Base Station Transceiver Subsystem)의 순방향 경로(Forward Path)에서 채널카드(Channel Card)의 각 CSM5000으로부터 전송되는 I/Q 데이터는 백플랜(Backplane) 상의 패턴을 통해서 각 섹터(Sector)별로 구분되어 각 IF 보드로 입력된다.

상기 입력된 I/Q 시리얼 데이터는 병렬로 변환되어 FA별로 결합(Combine) 되어진다.

또한, 상기 결합된 데이터는 시리얼(serial)로 각 FA를 처리하는 DSP로 입력 처리된 후, D/A 컨버터를 통해 아날로그 신호로 변환되어 RF 블럭으로 전송되어진다.

이때, 상기 IF 보드는 통상적으로 한장당 한 섹터만을 담당하도록 고정되어 있다.

따라서, 상기한 바와 같은 기존 구조에서는 IF 보드 한장당 한 섹터 또는 한 FA로 고정시킬 수밖에 없는 구조로 인해 보드간 섹터 풀링(Sector Pooling)이 이루어질 수 없는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은 CDMA 시스템내 마이크로 기지국(Micro-BTS)에 있어서 기지국내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(Digital Combiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현하고, 상기 각 IF 보드 내부에서 구현되어 있던 상기 결합기를 백플랜(Backplane) 역할을 겸하는 메인보드에 구현함으로써, 보다 원활한 경로 설정이 가능하도록 하고, 채널카드와 IF간 인터페이스를 보다 효율적으로 가능하도록 한 마이크로 기지국의 FA 및 섹터 풀링(Sector Pooling)을 위한 구조 설계 방안을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은,

CDMA 시스템의 마이크로 기지국(Micro-BTS)에서 채널카드와 IF간 인터페이스에 있어서,

기지국내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(DigitalCombiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현하고, 상기 각 IF 보드 내부에서 구현되어 있던 상기 결합기를 백플랜(Backplane) 역할을 겸하는 메인보드에 구현한 것을 그 장치적 구성상의 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명은,

제어국과의 정합보드, 클럭 수신 및 공급 보드, 채널카드, IF 보드는 기존의 카드 타입으로 구성하고, 백플랜(Backplane)과 기지국 제어 보드, 디지털 결합기 및 Rx 경로 스위칭 로직을 메인보드로 통합 구성하고, 각 IF 보드 내부에 구현되어 있던 디지털 결합기를 백플랜 역할을 겸하는 메인보드의 채널카드와 IF 보드 사이에 구현한 것을 그 장치적 구성상의 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명은,

순방향 경로에서 입력되는 I/Q 데이터를 원하는 형상대로 결합을 수행하여 각 IF 보드의 DSP 각 채널로 시리얼 데이터를 전송하도록 구성하고, 역방향 경로에서 각 채널카드 내부에서 구현되어 있던 Rx 경로 스위칭 로직을 메인보드로 옮겨 구성하여 IF 보드로부터 입력되는 데이터를 제어하여 전송하도록 구현한 것을 그 장치적 구성상의 특징으로 한다.

도 1은 본 발명에 의한 마이크로 기지국의 FA 및 섹터 풀링을 위한 전체적인 구조를 나타낸 도면이고,

도 2는 본 발명에 의한 채널카드에서 IF 보드로의 데이터 입력 및 출력 연결을 나타낸 블럭 구성도이고,

도 3은 본 발명에 의한 IF 보드에서 채널카드로의 데이터 입력 및 출력 연결을 나타낸 블럭 구성도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 ..... 채널카드

200 ..... IF 보드

300 ..... 기지국 제어 보드(BTS Control Board)

310 ..... 디지털 결합기(Digital Combiner)

320 ..... Rx 경로 스위칭(Path Switching) 로직

400 ..... 메인보드(Main Board)

이하, 상기와 같은 기술적 사상에 따른 본 발명의 「마이크로 기지국의 에프에이 및 섹터 풀링을 위한 구조 설계 방안」의 바람직한 실시 예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.

먼저, 본 발명은 각 IF 보드 내부에 구현되어 있던 디지털 결합기(Digital Combiner)를 백플랜(Backplane) 역할을 겸하는 메인보드의 채널카드와 IF 보드 사이에 구현되며, 기존 기지국 에어의 역할을 담당하던 BCPA를 메인보드로 내려서 디지털 결합기 및 Rx 경로 스위칭(Path Switching)의 제어까지 담당하도록 구성한다.

한편, 상기한 구성을 갖는 본 발명의 전체 시스템 구성도를 살펴보면 아래와 같다.

도 1은 본 발명에 의한 마이크로 기지국의 FA 및 섹터 풀링을 위한 전체적인 구조를 나타낸 도면이고, 도 2는 본 발명에 의한 채널카드에서 IF 보드로의 데이터 입력 및 출력 연결을 나타낸 블럭 구성도이고, 도 3은 본 발명에 의한 IF 보드에서 채널카드로의 데이터 입력 및 출력 연결을 나타낸 블럭 구성도이다.

이에 도시된 바와 같이, 채널카드(100)와, IF 보드(200)와, 디지털 결합기(Digital Combiner)(310)와, Rx 경로 스위칭 로직(320)과, 기지국 제어 보드(300)와 메인보드(400)로 구성된다.

여기서, 다른 모든 보드(제어국과의 정합보드, 클럭 수신 및 공급 보드, 채널카드, IF 보드)는 기존의 카드 타입으로 구성되며, 백플랜(Backplane)과 기지국 제어 보드(300), 그리고 디지털 결합기(310) 및 Rx 경로 스위칭 로직(320)을 메인보드로 통합 구현된다.

한편, 상기한 도면 도 1에서 순방향 경로(채널카드에서 IF 보드로의 데이터입력 및 출력)에서의 동작을 첨부한 도면 도 2를 참조하여 살펴보면 다음과 같다.

즉, 순방향 경로에서 CSM5000 3개를 사용한 채널카드 3장을 사용하고 CSM5000 1개당 3섹터(Sector)를 사용한다고 가정하면, 개당 8개핀이 입력으로 사용되어 54개의 I/Q 데이터 입력이 디지털 결합기로 들어가게 된다.

이때, 상기 디지털 결합기(310)에서는 이를 원하는 형상대로 결합(combining)을 수행하여 각 IF 보드(200)의 DSP 각 채널로 시리얼 데이터를 전송해준다.

따라서, 상기한 디지털 결합기로 사용하는 PLD 내부를 어떻게 구성하느냐에 따라서 다양한 형태의 구조를 만들어낼 수 있다.

한편, 상기한 도면 도 1에서 역방향 경로(IF 보드에서 채널카드로의 데이터 입력 및 출력)에서의 동작을 첨부한 도면 도 3을 참조하여 살펴보면 다음과 같다.

즉, 역방향 경로에서도 상기한 순방향에서와 마찬가지로 각 채널카드 내부에서 구현되어 있던 Rx 경로 스위칭 로직(320)을 메인보드(400)로 옮겨 구성함으로써 다양한 구조를 만들 수 있다.

또한, 3FA 3섹터 및 다이버시티를 지원한다고 하면, 총 18개의 데이터 입력이 필요하며 CSM5000당 6개씩 54개의 출력핀이 필요하다.

따라서, 본 발명을 통해 3FA 3섹터 채널용량 288 채널의 마이크로 기지국 시스템을 구성할 수 있으며, PLD의 성능 및 메인보드의 아트웍 가능 여부에 따라 더 많은 수의 FA와 섹터를 갖는 시스템도 구성할 수 있다.

한편, 이상에서 상술한 바와 같이 본 발명의 상세한 설명에서는 마이크로 기지국의 에프에이 및 섹터 풀링을 위한 구조 설계 방안에 대한 구체적인 실시 예에 대하여 설명하도록 하지만, 본 발명은 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술되는 특허청구범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상술한 본 발명 "마이크로 기지국의 에프에이 및 섹터 풀링을 위한 구조 설계 방안"에 따르면,

CDMA 시스템내 마이크로 기지국(Micro-BTS)에 있어서 기지국내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(Digital Combiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현하고, 상기 각 IF 보드 내부에서 구현되어 있던 상기 결합기를 백플랜(Backplane) 역할을 겸하는 메인보드에 구현함으로써, 보다 원활한 경로 설정이 가능하도록 하고, 채널카드와 IF간 인터페이스를 보다 효율적으로 가능한 이점을 가진다.

또한, 기존 구조에서는 IF 보드 한장당 한 섹터 혹은 한 FA로 고정시킬 수밖에 없는 구조이지만, 결합기의 위치를 메인보드로 옮김으로써, FA 및 섹터를 원하는대로 경로 설정할 수 있는 이점을 가진다.

또한, 부수적으로 각 보드에서 구현되는 결합기가 메인보드 상의 하나의 결합기에서 구현되는 것이므로 부품 비용을 절감할 수 있으며, 역방향 경로의 경우도마찬가지로 효율적인 경로 설정 및 부품 개수를 줄일 수 있는 이점을 가진다.

Claims (3)

1. CDMA 시스템의 마이크로 기지국(Micro-BTS)에서 채널카드와 IF간 인터페이스에 있어서,

   기지국내 각 채널카드와 IF 보드 내에 구현되어 있는 디지털 결합기(Digital Combiner) 및 스위칭 로직(Switching Logic)을 메인보드 내에 구현하고, 상기 각 IF 보드 내부에서 구현되어 있던 상기 결합기를 백플랜(Backplane) 역할을 겸하는 메인보드에 구현한 것을 특징으로 하는 마이크로 기지국의 FA 및 섹터 풀링을 위한 구조 설계 방안.
2. 제 1 항에 있어서,

   제어국과의 정합보드, 클럭 수신 및 공급 보드, 채널카드, IF 보드는 기존의 카드 타입으로 구성하고, 백플랜(Backplane)과 기지국 제어 보드, 디지털 결합기 및 Rx 경로 스위칭 로직을 메인보드로 통합 구성하고, 각 IF 보드 내부에 구현되어 있던 디지털 결합기를 백플랜 역할을 겸하는 메인보드의 채널카드와 IF 보드 사이에 구현한 것을 특징으로 하는 마이크로 기지국의 FA 및 섹터 풀링을 위한 구조 설계 방안.
3. 제 1 항에 있어서,

   순방향 경로에서 입력되는 I/Q 데이터를 원하는 형상대로 결합을 수행하여 각 IF 보드의 DSP 각 채널로 시리얼 데이터를 전송하도록 구성하고, 역방향 경로에서 각 채널카드 내부에서 구현되어 있던 Rx 경로 스위칭 로직을 메인보드로 옮겨 구성하여 IF 보드로부터 입력되는 데이터를 제어하여 전송하도록 구성된 것을 특징으로 하는 마이크로 기지국의 FA 및 섹터 풀링을 위한 구조 설계 방안.