KR20050006473A - Method of forming an active region in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 활성 영역 형성 방법에 관한 것으로, 특히 활성 영역의 면적을 최대한 증가시킬 수 있는 반도체 소자의 활성 영역 형성 방법에 관한 것이다.The present invention relates to a method of forming an active region of a semiconductor device, and more particularly, to a method of forming an active region of a semiconductor device capable of maximally increasing the area of an active region.
반도체 소자의 격리를 위하여 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 방법에는 크게 두 가지가 있다. 그 두 가지 방법으로 LOCOS 공정을 이용하는 방법과 STI(Shallow Trench Isolation) 공정을 이용하는 방법이 있는데, 소자의 집적도가 높아짐에 따라 STI 공정을 이용하여 소자 분리막을 형성하고 있다.There are two methods for forming an isolation layer in an isolation region of a semiconductor substrate for isolation of a semiconductor component. There are two methods, a LOCOS process and a shallow trench isolation (STI) process. As the degree of integration of devices increases, a device isolation layer is formed using an STI process.
한편, STI 공정을 이용하여 소자 분리막을 형성하는 경우, 트렌치의 상부 모서리에 스트레스가 발생하고 전계가 집중되며 게이트 산화막이 얇게 형성되는 문제점을 해결하기 위하여, 트렌치의 상부 모서리를 둥글게 형성하는 라운딩 처리를 실시한다. 라운딩 처리는 트렌치를 형성한 후 고온 열공정으로 트렌치의 측벽 및 저면에 산화막을 성장시켜 트렌치의 상부 모서리를 둥글게 형성하는 방법으로 진행될 수 있다. 또 다른 방법으로, 트렌치를 형성하기 위한 식각 공정 시 발생되는 식각 부산물을 이용하거나 식각률을 조절하여 트렌치의 상부 모서리를 둥글게 형성하는 방법으로 진행될 수도 있다.On the other hand, when forming the device isolation layer using the STI process, to solve the problem that the stress occurs in the upper corner of the trench, the electric field is concentrated and the gate oxide film is formed thinly, a rounding process of rounding the upper corner of the trench is formed Conduct. The rounding process may be performed by a method of forming an upper edge of the trench by growing an oxide film on the sidewalls and the bottom of the trench by forming a trench and then heating it by a high temperature thermal process. As another method, the etching may be performed by using the etching by-products generated during the etching process to form the trench or by adjusting the etching rate may proceed to the method of forming the upper corner of the trench round.
하지만, 전자의 경우는 트렌치의 측벽이 산화되면서 산회된 만큼 활성 영역(Active region)이 감소하는 단점이 있으며, 후자의 경우는 활성 영역의 간격이 좁아져 소자 격리 특성이 저하되는 단점이 있다.However, the former has a disadvantage in that the active region decreases as the sidewalls of the trench are oxidized, and the latter has a disadvantage in that device isolation characteristics are degraded due to the narrowing of the active region.
이에 대하여, 본 발명이 제시하는 반도체 소자의 활성 영역 형성 방법은 STI 공정으로 소자 분리 영역에 트렌치를 형성하고 반도체 기판의 표면보다 낮은 깊이로 트렌치에 소자 분리막을 형성한 후, 반도체 기판의 표면과 함께 소자 분리막이 얕은 깊이로 형성되어 노출된 트렌치의 상부 측벽에 에피 성장 공정으로 실리콘 단결정 성장층을 성장시켜 활성 영역을 형성함으로써, 반도체 기판 내에서는 소자 분리 간격을 일정하게 유지하면서 반도체 기판 상에서는 활성 영역의 면적을 보다 더 증가시킬 수 있다.In contrast, in the method of forming an active region of a semiconductor device according to the present invention, a trench is formed in the device isolation region by an STI process, and the device isolation film is formed in the trench to a depth lower than the surface of the semiconductor substrate. An isolation layer is formed to a shallow depth to form an active region by growing a silicon single crystal growth layer on the upper sidewall of the exposed trench by an epitaxial growth process, thereby maintaining the isolation region of the active region on the semiconductor substrate. The area can be increased even further.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming active regions of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 패드 산화막101 semiconductor substrate 102 pad oxide film
103 : 패드 질화막 104 : 트렌치103: pad nitride film 104: trench
104a : 트렌치 상부 측벽 105 : 산화막104a: trench upper sidewall 105: oxide film
106 : 절연 물질 107 : 소자 분리막106: insulating material 107: device isolation film
108 : 성장층, 활성 영역108: growth layer, active area
본 발명의 실시예에 따른 반도체 소자의 활성 영역 형성 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치에 소자 분리막을 형성하는 단계, 및 선택적 에피 성장 공정으로 반도체 기판 상에 성장층을 형성하는 단계를 포함한다.In another embodiment, a method of forming an active region of a semiconductor device includes forming a trench in an isolation region of a semiconductor substrate, forming an isolation layer in a trench, and a selective epitaxial growth process. Forming a step.
상기에서, 트렌치의 상부 측벽이 노출되도록 소자 분리막을 반도체 기판의 표면보다 낮은 깊이로 형성하여, 선택적 에피 성장 공정 시 성장층을 트렌치의 상부 측벽에도 형성할 수 있다.In an exemplary embodiment, the device isolation layer may be formed to have a lower depth than the surface of the semiconductor substrate so that the upper sidewall of the trench is exposed, so that the growth layer may be formed on the upper sidewall of the trench during the selective epitaxial growth process.
소자 분리막은 HF 계열의 용액을 이용한 식각 공정으로 소자 분리막의 상부를 식각하여 반도체 기판의 표면보다 낮은 깊이로 형성할 수 있다.The device isolation layer may be formed to a lower depth than the surface of the semiconductor substrate by etching the upper portion of the device isolation layer by an etching process using an HF-based solution.
소자 분리막은 건식 식각 공정에 의해 소자 분리막의 상부가 일부를 제거한 후, 습식 식각 공정으로 나머지 부분을 제거하여 반도체 기판의 표면보다 낮은 깊이로 형성할 수도 있다.After removing a portion of the upper portion of the device isolation layer by a dry etching process, the device isolation layer may be formed to a depth lower than the surface of the semiconductor substrate by removing the remaining portion by the wet etching process.
즉, 소자 분리막은 반도체 기판의 표면보다 0Å 내지 1000Å 정도 낮은 깊이로 형성할 수 있다.That is, the device isolation layer may be formed to a depth of about 0 to about 1000 kHz lower than the surface of the semiconductor substrate.
성장층을 형성한 후, 어닐링을 실시하여 성장층의 상부 모서리를 둥글게 라운딩 처리할 수 있으며, 어닐링 공정은 H2분위기에서 실시할 수 있다.After the growth layer is formed, annealing may be performed to round the upper edge of the growth layer, and the annealing process may be performed in an H 2 atmosphere.
또한, 성장층을 형성한 후, 성장층의 표면을 산화시켜 성장층의 상부 모서리를 둥글게 라운딩 처리할 수도 있다.In addition, after the growth layer is formed, the top edge of the growth layer may be rounded by oxidizing the surface of the growth layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 활성 영역 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a method of forming active regions of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드 질화막(103)을 순차적으로 형성한다. 이후, 식각 공정으로 소자 분리 영역의 패드 질화막(103) 및 패드 산화막(102)을 제거하고, 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(104)를 형성한다.Referring to FIG. 1A, a pad oxide film 102 and a pad nitride film 103 are sequentially formed on a semiconductor substrate 101. Thereafter, the pad nitride film 103 and the pad oxide film 102 in the device isolation region are removed by the etching process, and the semiconductor substrate 101 is etched to a predetermined depth to form the trench 104.
여기서, 패드 산화막(102)은 패드 질화막(103)과 반도체 기판(101) 계면의 스트레스를 완화시키기 위하여 형성된다. 한편, 패드 산화막(102)은 50Å 내지 200Å의 두께로 형성하며, 패드 질화막(103)은 200Å 내지 2000Å의 두께로 형성할 수 있다. 그리고, 트렌치(104)는 3000Å 내지 5000Å의 깊이로 형성하며, 트렌치(104)의 측벽 경사각(θ)이 70도 내지 85도 정도 되도록 식각 공정을 실시하여 트렌치(104)를 형성하는 것이 바람직하다.Here, the pad oxide film 102 is formed to relieve stress at the interface between the pad nitride film 103 and the semiconductor substrate 101. Meanwhile, the pad oxide film 102 may be formed to a thickness of 50 kPa to 200 kPa, and the pad nitride film 103 may be formed to a thickness of 200 kPa to 2000 kPa. The trench 104 may be formed to have a depth of 3000 kPa to 5000 kPa, and the trench 104 may be formed by performing an etching process such that the sidewall inclination angle θ of the trench 104 is about 70 to 85 degrees.
도 1b를 참조하면, 트렌치를 형성하기 위한 식각 공정 시 발생된 플라즈마 손상 등을 제거하고, 트렌치(도 1a의 104)의 상부 모서리를 둥글게 라운딩 처리하기 위하여 산소 분위기에서 산화 공정으로 트렌치(도 1a의 104)의 측벽 및 저면에 산화막(105)을 성장시킨다. 이때, 산화막(105)은 50Å 내지 300Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 1B, the trench may be trenched by an oxidation process in an oxygen atmosphere to remove plasma damage generated during the etching process for forming the trench, and to round the upper edge of the trench (104 in FIG. 1A). An oxide film 105 is grown on the sidewalls and bottom of 104. At this time, the oxide film 105 is preferably formed to a thickness of 50 kPa to 300 kPa.
이어서, 전체 상부에 절연 물질층을 형성한 후 패드 질화막(103) 상부의 절연 물질층을 제거하여 트렌치(도 1a의 104)를 절연 물질(106)로 매립한다. 이로써, 소자 분리 영역에 소자 분리막(107)이 형성된다.Subsequently, after forming the insulating material layer over the entirety, the insulating material layer on the pad nitride film 103 is removed to fill the trench (104 in FIG. 1A) with the insulating material 106. As a result, the device isolation film 107 is formed in the device isolation region.
이때, 절연 물질층(106)은 고밀도 플라즈마 화학기상 증착(High Plasma Density Chemical Vapor Deposition)법으로 형성하며, 트렌치(104)가 완전히 매립되도록 4000Å 내지 7000Å의 두께로 형성하는 것이 바람직하다. 그리고, 패드 질화막(103) 상부의 절연 물질층은 화학적 기계적 연마 공정으로 제거할 수 있다.In this case, the insulating material layer 106 is formed by a high plasma density chemical vapor deposition (High Plasma Density Chemical Vapor Deposition) method, it is preferable to form a thickness of 4000 ~ 7000 되도록 so that the trench 104 is completely embedded. The insulating material layer on the pad nitride film 103 may be removed by a chemical mechanical polishing process.
도 1c를 참조하면, 패드 질화막(도 1b의 103)을 제거한다. 패드 질화막(도 1b의 103)은 인산 용액을 이용한 습식 식각 공정으로 제거할 수 있다.Referring to FIG. 1C, the pad nitride film 103 (FIG. 1B) is removed. The pad nitride layer (103 in FIG. 1B) may be removed by a wet etching process using a phosphoric acid solution.
이어서, 반도체 기판(101)의 표면보다 높게 돌출된 소자 분리막(107)의 상부를 제거한다. 이때, 트렌치의 상부 측벽(106a)이 노출되도록, 소자 분리막(107)의 상부를 과도하게 식각하여 소자 분리막(107)의 높이를 반도체 기판(101)의 표면보다 낮추는 것이 바람직하다. 소자 분리막(107)의 식각 공정은 HF 계열의 용액을 이용하여 실시할 수 있으며, 소자 분리막(107)이 반도체 기판(101)의 표면보다 0Å 내지 1000Å 정도 낮은 깊이로 잔류되도록 실시하는 것이 바람직하다. 소자 분리막(107)의 식각 공정은 건식 식각 공정으로 소자 분리막(107)의 상부를 일부 제거한 후, 습식 식각 공정으로 나머지 부분을 제거하여, 소자 분리막(107)이 반도체 기판(101)의 표면보다 0Å 내지 1000Å 정도 낮은 깊이로 잔류되도록 실시할 수도 있다. 이로써, 트렌치의 상부 측벽(106a)이 노출된다.Subsequently, an upper portion of the device isolation layer 107 protruding higher than the surface of the semiconductor substrate 101 is removed. In this case, the upper portion of the isolation layer 107 may be excessively etched so that the upper sidewall 106a of the trench is exposed to lower the height of the isolation layer 107 than the surface of the semiconductor substrate 101. The etching process of the device isolation layer 107 may be performed by using an HF-based solution, and the device isolation layer 107 may be performed such that the device isolation layer 107 remains at a depth of about 0 to about 1000 Å below the surface of the semiconductor substrate 101. In the etching process of the device isolation layer 107, a part of the upper portion of the device isolation layer 107 is removed by a dry etching process, and then the remaining part is removed by a wet etching process, so that the device isolation layer 107 is less than the surface of the semiconductor substrate 101. It may be carried out so as to remain at a depth as low as about 1000 kPa. This exposes the upper sidewall 106a of the trench.
도 1d를 참조하면, 반도체 기판(101)의 표면과 함께 소자 분리막(107)이 얕은 깊이로 형성되어 노출된 트렌치의 상부 측벽(106a)을 성장시켜 성장층(108)을 형성한다. 성장층은 후속 공정에서 반도체 소자가 형성될 활성 영역(108)이 된다.Referring to FIG. 1D, the device isolation layer 107 is formed along with the surface of the semiconductor substrate 101 to have a shallow depth to grow the upper sidewall 106a of the exposed trench to form the growth layer 108. The growth layer becomes the active region 108 in which the semiconductor device will be formed in a subsequent process.
성장층(108)은 반도체 기판(101)의 표면과 트렌치의 상부 측벽(106a)에서만성장되도록 선택적 에피 성장 공정으로 형성하는 것이 바람직하며, 소자 분리막(107)의 폭에 따라 성장 정도를 결정하고, 바람직하게는 300Å 내지 1500Å의 두께로 성장층(108)을 형성한다. 이 때에 성장층(108)이 수평 방향으로도 성장하기 때문에 트렌치의 상부 측벽(106a)에도 성장층(108)이 형성되어 활성 영역이 보다 더 증가된다.The growth layer 108 may be formed by a selective epitaxial growth process so as to grow only on the surface of the semiconductor substrate 101 and the upper sidewall 106a of the trench, and determine the growth degree according to the width of the device isolation layer 107. Preferably, the growth layer 108 is formed to a thickness of 300 GPa to 1500 GPa. At this time, since the growth layer 108 also grows in the horizontal direction, the growth layer 108 is also formed in the upper sidewall 106a of the trench, thereby further increasing the active region.
성장층(108)을 형성한 후에는, 성장층(108)의 상부 모서리를 둥글게 라운딩 처리하기 위하여 어닐링을 실시할 수 있으며, H2분위기에서 어닐링을 실시하는 것이 바람직하다. 또한, 어닐링 대신에 성장층(108)의 표면을 산화시켜 성장층(108)의 상부 모서리를 둥글게 형성할 수도 있다.After the growth layer 108 is formed, annealing may be performed to round the upper edge of the growth layer 108, and annealing is preferably performed in an H 2 atmosphere. In addition, instead of annealing, the top surface of the growth layer 108 may be rounded by oxidizing the surface of the growth layer 108.
이후, 도면에는 도시되어 있지 않지만, 활성 영역에 웰을 형성하기 위하여 스크린 산화막을 형성하는데, 성장층(108)의 표면을 산화시켜 성장층(108)의 상부 모서리를 둥글게 형성하는 경우에는, 성장층(108) 표면에 형성된 산화막을 스크린 산화막으로 사용할 수도 있다.Thereafter, although not shown in the figure, a screen oxide film is formed in order to form wells in the active region. When the surface of the growth layer 108 is oxidized to round the upper edge of the growth layer 108, the growth layer is formed. (108) An oxide film formed on the surface may be used as the screen oxide film.
상술한 바와 같이, 본 발명은 STI 공정으로 소자 분리 영역에 트렌치를 형성하고 반도체 기판의 표면보다 낮은 깊이로 트렌치에 소자 분리막을 형성한 후, 반도체 기판의 표면과 함께 소자 분리막이 얕은 깊이로 형성되어 노출된 트렌치의 상부 측벽을 성장시켜 활성 영역을 형성함으로써, 반도체 기판 내에서는 소자 분리간격을 일정하게 유지하면서 반도체 기판 상에서는 활성 영역의 면적을 보다 더 증가시킬 수 있다.As described above, according to the present invention, after the trench is formed in the device isolation region by the STI process and the device isolation film is formed in the trench to a depth lower than the surface of the semiconductor substrate, the device isolation film is formed to have a shallow depth together with the surface of the semiconductor substrate. By growing the upper sidewall of the exposed trench to form the active region, the area of the active region on the semiconductor substrate can be further increased while maintaining the device isolation interval in the semiconductor substrate.
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