KR20050004412A - 박막 트랜지스터 표시판 - Google Patents

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트선, 상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 분리되어 있는 수리선, 상기 게이트선 및 상기 수리선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 상기 데이터선 위에 형성되어 있는 보호막, 그리고 상기 보호막 위에 형성되어 있으며 상기 드레인 전극과 전기적으로 연결되어 있는 복수의 화소 전극을 포함하고, 상기 수리선은 상기 데이터선과 소정의 거리만큼 떨어져 있고 상기 데이터선과 나란하며 상기 데이터선과 끝부분의 일부분이 중첩하게 이루어진다. 이렇게 하면, 데이터선과 수리선이 완전히 중첩하지 않게 되어 단차가 완화됨으로써 러빙 불량을 방지 할 수 있다.

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}

본 발명은 박막 트랜지스터 표시판에 관한 것으로서, 더욱 상세하게는 액정 표시 장치용 박막 트랜지스터 표시판에 관한 것이다.

액정 표시 장치는 전계를 생성하는 전계 생성 전극을 가지고 있으며 소정의 간극을 두고 떨어져 있는 두 표시판과 두 표시판 사이의 간극에 주입되어 있는 이방성 유전율을 갖는 액정층을 포함한다. 이러한 액정 표시 장치는 전계 생성 전극에 전압을 인가하여 액정층에 전계를 생성하고, 전압의 크기에 의존하는 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 화상을 표시한다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은, 한 표시판에는 복수의 화소 전극이 구비되어 있고, 다른 표시판에는 하나의 공통 전극이 전면에 걸쳐 형성되어 있는 것이다. 이 액정 표시 장치는 삼단자 소자인 박막 트랜지스터를 사용하여 화소 전극에 인가되는 전압을 스위칭함으로써 화상을 표시하며 화소 전극 및 박막 트랜지스터가 구비된 표시판을 박막 트랜지스터 표시판이라 한다.

일반적으로 박막 트랜지스터에 신호를 공급하기 위해서 두 표시판 중 하나에 게이트선 및 데이터선을 두는데, 표시판을 제조하는 공정에서 이들 신호선이 단선되는 경우가 종종 발생한다. 이러한 단선 결함(open defect)을 수리를 하기 위한 여러 가지 방법 중 하나는 각각의 데이터선 및 게이트선과 교차하는 링 형태의 수리선(repair ring)을 두어 단선된 데이터선 또는 게이트선에 인가될 신호를 수리선을 통하여 바깥쪽으로 우회하여 전달하는 것이다. 이와는 달리 게이트선과 데이터선으로 구획되는 각 화소 영역에 데이터선과 전체적으로 중첩하며 게이트선과 동일한 층으로 만들어지는 막대형 수리선과 이들과 중첩되며 데이터선과 이웃하는 다른 막대형 수리선을 두고 단선 지점만을 우회하여 신호를 전달하는 방법이 있다.

한편, 이러한 액정 표시 장치용 표시판에는 액정 분자들의 수평 또는 수직 배향을 결정하는 배향막이 도포되어 있고, 배향막을 원하는 방향으로 러빙함으로써 액정 분자들의 수평 방향을 정하는데, 데이터선과 막대형 수리선이 중첩되는 부분에서 단차가 심해져 러빙(rubbing)이 불량해지고 이에 따라 액정의 배향이 흐트러져 빛이 새는 문제점이 발생한다. 특히, 최근들어 데이터선의 아래에 반도체층을 두는 경우가 많은데 이 경우에는 단차가 더욱 커져 문제가 더욱 심각해진다.

본 발명이 이루고자 하는 기술적 과제는 러빙 불량을 방지할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 2a 및 도 2b는 각각 도 1의 박막 트랜지스터 표시판을 IIa-IIa 선 및 IIb-IIb 선을 따라 잘라 도시한 단면도이고,

도 3, 도 5, 도 7 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,

도 4a 및 도 4b는 각각 도 3의 박막 트랜지스터 표시판을 IVa-IVa 선 및 IVb-IVb' 선을 따라 잘라 도시한 단면도이고,

도 6a 및 도 6b는 각각 도 5의 박막 트랜지스터 표시판을 VIa-VIa 선 및 VIb-VIb' 선을 따라 잘라 도시한 단면도이고,

도 8a 및 도 8b는 각각 도 7의 박막 트랜지스터 표시판을 VIIIa-VIIIa 선 및 VIIIb-VIIIb' 선을 따라 잘라 도시한 단면도이고,

도 10a 및 도 10b는 각각 도 9의 박막 트랜지스터 표시판을 IXa-IXa 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도이고,

도 11은 본 발명의 다른 실시예에 따른 액정 표시 장치에서 박막 트랜지스터 표시판의 배치도이고,

도 12a 및 도 12b는 각각 도 11의 액정 표시 장치에서 박막 트랜지스터 표시판을 XIIa-XIIa' 선 및 XIIb-XIIb 선을 따라 잘라 도시한 단면도이고,

도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,

도 14a 및 도 14b는 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa 선 및 XIVb-XIVb 선을 잘라 도시한 단면도이고,

도 15, 도 18, 및 도 20은 각각 도 13 내지 도 14b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고,

도 16a 및 도 16b는 각각 도 15의 박막 트랜지스터 표시판을 XVIa-XVIa 선 및 XVIb- XVIb 선을 따라 잘라 도시한 단면도이고,

도 17a 및 도 17b는 도 15의 박막 트랜지스터 표시판을 XVIa-XVIa 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도로서 도 16a 및 도 16b 다음 단계에서의 도면이고,

도 19a 및 도 19b는 각각 도 18의 박막 트랜지스터 표시판을 XIXa-XIXa 선 및 XIXb-XIXb' 선을 따라 잘라 도시한 단면도이고,

도 21a 및 도 21b는 각각 도 20의 박막 트랜지스터 표시판을 XXIa-XXIa 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이다.

이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 박막 트랜지스터 표시판을 마련한다.

보다 상세하게는 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트선,

상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 분리되어 있는 수리선, 상기 게이트선 및 상기 수리선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 상기 데이터선 위에 형성되어 있는 보호막, 그리고 상기 보호막 위에 형성되어 있으며 상기 드레인 전극과 전기적으로 연결되어 있는 복수의화소 전극을 포함하고, 상기 수리선은 상기 데이터선과 소정의 거리만큼 떨어져 있고 상기 데이터선과 나란하며 상기 데이터선과 끝부분의 일부분이 중첩하는 박막 트랜지스터 표시판을 마련한다.

상기 보호막 아래에 형성되어 있는 복수의 색필터를 더 포함하는 것이 바람직하다.

또한, 상기 색필터는 경계 부근에서 서로 중첩하는 것이 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 기판에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2a 및 도 2b는 각각 도 1의 액정 표시 장치를 IIa-IIa 선 및 IIb-IIb' 선을 따라 잘라 도시한 단면도이며, 도 2c는 도 2a에서 동그라미 부분을 확대하여 도시한 도면이다.

도 1 내지 도 2b에 도시한 바와 같이, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 수리선(repair line)(83)이 형성되어 있다

게이트 신호를 전달하는 게이트선(121)은 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)의 일부는 아래위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다.

수리선(83)은 게이트선(121)의 사이에서 주로 세로 방향으로 뻗어 있으며 게이트선(121)과 소정의 거리만큼 이격되어 있다. 수리선(83)의 양끝 부분은 한 쪽 방향으로 구부러져 전체적으로 ??자 형태를 이룬다.

게이트선(121) 및 수리선(83)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

게이트선(121) 및 수리선(83)의 측면은 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.

게이트선(121) 및 수리선(83) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.

저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 데이터선(171)은 수리선(83)과 소정 거리만큼 이격하여 나란하게 배치되며 수리선(83)의 구부러진 양 끝부분과 일부 중첩한다. 도1에서 보는 바와 같이 수리선(83)은 데이터선(171)의 왼쪽에 위치하며 도 2a에서 보는 바와 같이 수리선(83)은 반도체(151) 및 저항성 접촉 부재(161, 165)와 중첩하지 않는다.

각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다. 데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.

저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작다. 반도체(151)는 게이트선(121)과 데이터선(171) 사이의 절연을 강화하기 위하여 게이트선(121)과 만나는 부분에서 폭이 커질 수 있다.

데이터선(171) 및 드레인 전극(175)과 노출된 반도체(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.

보호막(180)에는 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있다.

보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.

화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.

데이터 전압이 인가된 화소 전극(190)은 다른 표시판의 공통 전극(common electrode)과 함께 전기장을 생성함으로써 두 전극 사이의 액정 분자들을 재배열 시킨다.

또한 화소 전극(190)과 공통 전극은 축전기[이하 액정 축전기(liquid crystal capacitor)라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어진다.

화소 전극(190)은 이웃하는 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.

접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝 부분(129)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

마지막으로 화소 전극(190), 접촉 보조 부재(82) 및 보호막(180) 위에는 배향막(11)이 형성되어 있다. 배향막(11)은 도 1에 화살표로 나타낸 바와 같이 좌상부에서 우하부를 향하는 방향으로 러빙되어 있다.

도 3에서 알 수 있는 바와 같이, 수리선(83)과 데이터선(171)은 일부만 중첩되므로 단차가 커지는 부분은 극히 일부이다. 또한 수리선(83)과 반도체(151) 및 저항성 접촉 부재(161)가 중첩되지 않으므로 단차가 더 커지지도 않는다.

또한, 수리선(83)은 데이터선(171)의 왼쪽에 배치되고 러빙은 왼쪽에서 오른쪽으로 진행되므로 수리선(83)은 언덕을 오르는 부분에 위치하고 데이터선(171)은 언덕을 내려오는 부분에 위치한다. 그런데 언덕 등 높은 곳이 있을 경우 러빙 불량은 대개 언덕을 오를 때보다 내려갈 때에 심하게 나타난다. 반도체(151)와 저항성 접촉 부재(161, 163)의 두께를 고려하지 않는다면, 종래의 경우 내려올 때의 단차가 수리선의 두께에 데이터선의 두께를 더한 값이 되지만, 도 3의 경우에는 러빙 방향이 왼쪽에서 오른쪽을 향하는 방향이고 내려올 때의 단차는 데이터선(171)의 두께에 해당하는 값이 되므로 단차가 매우 줄어든다. 결국 러빙 불량으로 인한 빛샘이 줄어든다.

또한, 데이터선(171)의 왼쪽 부분이 수리선(83)에 의하여 가려지므로 그 부분에서의 빛샘 또한 방지된다.

그러면, 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판의 제조 방법에서 대하여 도 3 내지 10b와 앞서의 도 1 내지 도 2b를 참고로 하여 상세히 설명한다.

도 3, 도 5, 도 7 및 도 9는 각각 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서, 공정 순서대로 나열한 도면이고, 도 4a 및 도 4b, 도 6a 및 도 6b, 도 8a 및 도 8b, 그리고 도 10a 및 도 10b는 각각 도 3, 도 5, 도 7 및 도 9의 박막 트랜지스터 표시판을 IVa-IVa 선 및 IVb-IVb' 선, VIa-VIa 선 및 VIb-VIb' 선, VIIIa-VIIIa 선 및 VIIIb-VIIIb' 선, 그리고 IXa-IXa 선 및 IXb-IXb' 선을 따라 잘라 도시한 단면도이다.

먼저, 도 3 내지 4b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 증착하고 사진 식각하여 복수의 게이트 전극(123)을 포함하는 복수의 게이트선(121) 및 복수의 수리선(83)을 형성한다.

도 5 내지 도 6b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphoussilicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.

도 7 내지 도 8b에 도시한 바와 같이, 상부막 위에 감광막(미도시)을 형성하고 이를 식각 마스크로 하여 상부막을 습식 식각으로, 하부막을 건식 식각으로 차례로 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)을 형성한다. 기판 위에 금속 따위의 도전체층을 증착하고 사진 식각하여 복수의 소스 전극(173)을 포함하는 데이터선(171)과 복수의 드레인 전극(175)을 형성한다.

이어, 데이터선(171) 및 드레인 전극(175)으로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 이때 진성 반도체(151) 돌출부(154)의 상층부도 일정 두께 식각될 수 있으며, 노출된 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.

다음, 도 9 내지 도 10b에 도시한 바와 같이, 보호막(180)을 적층하고 사진 식각하여 복수의 접촉 구멍(182, 185)을 형성한다. 접촉 구멍(182, 185)은 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)을 드러낸다.

도 1 내지 도 2b에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. 화소 전극(190)과 접촉 보조 부재(82)의 재료가 IZO인 경우 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.

마지막으로 화소 전극(190) 위에 배향막(11)을 형성한다.

도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이며, 도 12a 및 도 12b는 도 11의 박막 트랜지스터 표시판을 XIVa-XIVa 선 및 XIVb-XIVb 선을 잘라 도시한 단면도이다.

도 11 내지 도 12b에 도시한 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 내지 도 2b에 도시한 액정 표시 장치의 층상 구조와 유사하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)과 액정 표시 장치 또한 서로 마주 보는 하부 및 상부 표시판(100, 200) 및 둘 사이의 액정층(3)을 포함한다.

하부 표시판(100), 즉 수리선(83)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180)에는 복수의 접촉 구멍(182, 185)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.

그러나 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판(100)은 보호막(180) 아래에 형성되어 있는 복수의 삼원색, 예를 들면 적색, 녹색 및 청색의 색필터(230R)를 더 포함한다. 이러한 색필터(230)는 도 12a에 도시한 바와 같이 경계 부분에서 중첩되어 빛을 차단하는 역할을 하며 이에 따라 상부 표시판(200)에서는 색필터뿐 아니라 블랙 매트릭스도 생략되어 있다. 또한 박막 트랜지스터의 채널 상부에 위치한 적색 또는 녹색의 색필터(230)는 박막 트랜지스터의 채널로 입사하는 단파장의 가시 광선을 차단하거나 흡수하는 역할을 한다.

색필터(230R, 230G, 230B)는 또한 보호막(180)과 함께 드레인 전극(175)을 드러내는 접촉 구멍(185)을 가지고 있다. 그리고 보호막(180)은 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있으며, 접촉 구멍(181)에는 게이트선(121)의 끝 부분(129)과 접촉하는 복수의 접촉 보조 부재(81)가 형성되어 있다. 이러한 접촉 보조 부재(81)는 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 표시판(100) 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 필요하다.

도 13 내지 도 14b를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 13은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 14a 및 도 14b는 도 13의 박막 트랜지스터 표시판을 XIVa-XIVa 선 및 XIVb-XIVb 선을 잘라 도시한 단면도이다.

도 13 내지 도 14b에서 보는 바와 같이, 본 실시예에 따른 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 내지 도 2b에 도시한 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)과 복수의 수리선(83)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180)에는 복수의 접촉 구멍(182, 185)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.

반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다. 단, 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다. 또한 보호막(180)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)을 가지고 있으며, 접촉 구멍(181)에는 게이트선(121)의 끝 부분(129)과 접촉하는 복수의 접촉 보조 부재(81)가 형성되어 있다.

그러면, 도 13 내지 도 14b의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 15 내지 도 21b 및 도 13 내지 도 14b를 참조하여 상세하게 설명한다.

도 15, 도 18 및 도 20은 각각 도 13 내지 도 14b에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도로서 공정 순서대로 나열한 도면이고, 도 16a 및 도 16b, 도 19a 및 도 19b, 그리고 도 21a 및 도 21b는 각각 도 15, 도 18 및 도 20의 박막 트랜지스터 표시판을 XVIa-XVIa 선 및 XVIb-XVIb' 선, XIXa-XIXa 선 및 XIXb-XIXb' 선, 그리고 XXIa-XXIa 선 및 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이며, 도 17a 및 도 17b는 도 15의 박막 트랜지스터 표시판을 XVIa-XVIa 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도로서 도 16a 및 도 16b 다음 단계에서의 도면이다.

먼저, 도 15 내지 16b에 도시한 바와 같이, 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 증착하고 사진 식각하여 복수의 게이트 전극(123)을 포함하는 복수의 게이트선(121) 및 복수의 수리선(83)을 형성한다.

게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)의 삼층막을 화학 기상 증착(CVD) 등으로 연속하여 적층한다.

다음, 도 17a 및 도 17b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 이어 금속 따위의 도전체층(170)을 스퍼터링 등의 방법으로 소정의 두께로 증착한 다음 그 위에 감광막(60)을 1 μm 내지 2 μm의 두께로 도포한다.

그 후, 광마스크(도시하지 않음)를 통하여 감광막(50)에 빛을 조사한 후 현상한다. 현상된 감광막의 두께는 위치에 따라 다른데, 도 17a 및 17b에서 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분과 영역(C)(이하 채널 영역이라 함)에 위치한 제2 부분은 각각 도면 부호 42와 44로 나타내었고 영역(B)(이하 기타 영역이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(42)와 제2 부분(44)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(44)의 두께를 제1 부분(42)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(lightblocking area)뿐 아니라 반투명 영역(translucent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.

적절한 공정 조건을 주면 감광막(42, 44)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 18 내지 19b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)를 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.

설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.

이러한 구조를 형성하는 순서의 한 예는 다음과 같다.

(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,

(2) 채널 영역에 위치한 감광막의 제2 부분(44) 제거,

(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고

(4) 배선 영역(A)에 위치한 감광막의 제1 부분(42) 제거.

이러한 순서의 다른 예는 다음과 같다.

(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,

(2) 채널 영역(C)에 위치한 감광막의 제2 부분(44) 제거,

(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,

(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,

(5) 배선 영역(A)에 위치한 감광막의 제1 부분(42) 제거, 그리고

(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.

감광막의 제2 부분(44)을 제거할 때 감광막의 제1 부분(42)의 두께가 줄겠지만, 감광막의 제2 부분(44)의 두께가 감광막의 제1 부분(42)보다 얇기 때문에, 하부층이 제거되거나 식각되는 것을 방지하는 제1 부분(42)이 제거되지는 않는다.

적절한 식각 조건을 선택하면, 감광막의 제3 부분 아래의 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150) 부분과 감광막의 제2 부분(44)을 동시에 제거할 수 있다. 이와 유사하게, 감광막의 제2 부분(44) 아래의 불순물 비정질 규소층(160) 부분과 감광막의 제1 부분(42)을 동시에 제거할 수 있다. 예를 들면, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 식각율로 감광막과 진성 비정질 규소층(150)[또는 불순물 비정질 규소층(160)]을 식각할 수 있다.

도전체층(170)의 표면에 감광막 찌꺼기가 남아 있으면 애싱(ashing)을 통하여 제거한다.

첫 번째 예의 단계(3) 또는 두 번째 예의 단계(4)에서, 진성 비정질 규소층(150)을 식각할 때 사용하는 식각 기체의 예로는 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 비정질 규소층(150)을 깎아낼 수 있다.

그 후, 도 20 및 도 21b에 도시한 바와 같이 질화 규소를 CVD 방법으로 약 250~1500℃ 범위에서 증착하거나, 평탄화 특성이 우수한 아크릴계의 유기 절연 물질을 도포하거나, a-Si:C:O 막 또는 a-Si:O:F 막 등을 포함하는 저유전율 절연 물질을 PECVD 방법으로 적층하여 보호막(180)을 형성한 다음, 보호막(180)을 게이트 절연막(140)과 함께 사진 식각하여 복수의 접촉 구멍(181, 182, 187)을 형성한다.

마지막으로, 도 13 내지 도 14b에 도시한 바와 같이, 500 Å 내지 1,500 Å 두께의 ITO층 또는 IZO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성하고 배향막(11)을 도포한다.

본 실시예에서는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하므로 제조 공정을 단순화할 수 있다.

이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상에서 설명한 바와 같이 본 발명에 따르면 수리선이 데이터선과 일부분만 중첩하도록 함으로써, 수리선과 데이터선의 중첩에 의하여 발생하는 단차를 완화시켜 러빙의 불량을 방지하는 동시에 빛샘 현상의 발생을 방지할 수 있다.

Claims (3)

1. 절연 기판,

   상기 절연 기판 위에 형성되어 있는 게이트선,

   상기 절연 기판 위에 형성되어 있으며 상기 게이트선과 분리되어 있는 수리선,

   상기 게이트선 및 상기 수리선 위에 형성되어 있는 게이트 절연막,

   상기 게이트 절연막 위에 형성되어 있는 반도체층,

   상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극,

   상기 데이터선 위에 형성되어 있는 보호막, 그리고

   상기 보호막 위에 형성되어 있으며 상기 드레인 전극과 전기적으로 연결되어 있는 복수의 화소 전극

   을 포함하고,

   상기 수리선은 상기 데이터선과 소정의 거리만큼 떨어져 있고 상기 데이터선과 나란하며 상기 데이터선과 끝부분의 일부분이 중첩하는 박막 트랜지스터 표시판.
2. 제1항에서,

   상기 보호막 아래에 형성되어 있는 복수의 색필터를 더 포함하는 박막 트랜지스터 표시판.
3. 제2항에서,

   상기 색필터는 경계 부근에서 서로 중첩하는 박막 트랜지스터 표시판.