KR20050004093A - 증폭 기능을 갖는 화소가 복수 배열된 증폭형 고체 촬상장치 - Google Patents

증폭 기능을 갖는 화소가 복수 배열된 증폭형 고체 촬상장치 Download PDF

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KR20050004093A
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Abstract

본 발명의 증폭형 고체 촬상장치는, 프레임마다, 신호 레벨 독출 기간, 제1 리셋 기간, 리셋 레벨 독출 기간, 제2 리셋 기간 및 제3 리셋 기간을 순서대로 반복한다. 제1 리셋 기간 및 제3 리셋 기간에 있어서, 리셋용 MOS 트랜지스터는 서브 스레숄드 전류에 의해 소프트 리셋 동작을 행하도록 설정되어 있는 한편, 제2 리셋 기간에 있어서, 리셋용 MOS 트랜지스터는 광전 변환 영역의 전위가 드레인 전위로 고정되어 하드 리셋 동작을 행하도록 설정되어 있다. 이로써, 간단한 구성으로, 리셋 노이즈 및 잔상의 양자를 감소시킬 수 있다.

Description

증폭 기능을 갖는 화소가 복수 배열된 증폭형 고체 촬상 장치{ Amplification-Type Solid-State Image Pickup Device Incorporating Plurality of Arrayed Pixels with Amplification Function}
본 발명은 증폭형 고체 촬상장치에 관한 것으로서, 더 구체적으로는, 증폭 기능을 갖는 화소가 복수 배열된 증폭형 고체 촬상장치에 관한 것이다.
각 화소마다 증폭 기능을 갖는 화소부와 그 화소부의 주변에 배치된 주사회로를 갖고, 상기 주사회로로 화소부를 주사하여 각 화소 데이터를 독출하는 증폭형 고체 촬상장치가 제안되어 왔다. 특히 화소 구성을 주변 구동회로 및 신호처리회로의 일체화에 유리한 CMOS로 구성된 화소 구조를 갖는, APS(Active Pixel Sensor}형 이미지 센서가 알려져 있다.
일반적으로, APS형 이미지 센서는, 1화소 내에 광전변환부, 증폭부, 화소선택부 및 리셋부를 구비한다. 여기서, 통상, 광전변환부는 광다이오드(PD)로 형성되지만, 증폭부, 화소 선택부 및 리셋부는 3개~4개의 MOS형 트랜지스터(Tr)로 형성되어 있다.
도14에, 1개의 광다이오드(PD)와 3개의 MOS형 트랜지스터(Tr)를 사용하여, (PD+3Tr)타입의 APS형 이미지 센서의 구성을 나타내었다(간단히, 화소부로서는 2행 2열(4화소)만을 나타내고 있다). 도14에는, 증폭용 MOS 트랜지스터(201), 리셋용 MOS 트랜지스터(202), 화소 선택용 MOS 트랜지스터(203), 광전변환 광다이오드(204), 신호선(205), 전원선(206), 화소 선택 라인(207) 및 리셋 게이트라인(280)을 나타내었다. MOS 트랜지스터(202,203)는 각각 화소 선택 라인(207) 및 리셋 게이트 라인(280)을 통해, 수직주사회로(Ⅰ)(221) 및 수직주사회로(Ⅱo)(222)에 의해 구동된다. 또한, 신호선(205)에는 정전류부하를 공급하는 MOS 트랜지스터(230)(게이트 바이어스 전압으로서 VL1이 인가되어 있다)가 접속되어 있고, 그 출력 전압은 증폭기(증폭형 MOS 트랜지스터)(231) 및 MOS 트랜지스터(232)를 통해 수평신호선(236)으로 보내진다. MOS 트랜지스터(232)는 수평클록라인(235)을 통해 수평주사회로(234)에 의해 구동된다. 수평신호선(236)에는 정전류부하를 공급하는 MOS 트랜지스터(233)(게이트 바이어스 전압으로서 VL2가 인가되어 있다)가 접속되어 있고, 그 출력 전압은 증폭기(237)를 통해 출력 OS에 전해진다.
상기 화소 구성을 갖는 도15에 나타낸 바와 같이, 리셋 트랜지스터(202)의 게이트(리셋 게이트)가 온 상태일 때 리셋 게이트 아래의 채널 전위 φRH와 리셋 드레인 전압 VDD가 VDD< φRH를 만족하면, 상기 리셋 게이트가 온일 때 광다이오드(204)의 전압은 VDD로 리셋된다. 그러나, 상기 리셋 게이트가 턴 오프된 후, 상기 광다이오드에는, 전자수로 표현되는 다음 식(1)과 같은 리셋 노이즈 △Nrn가 발생한다.
△Nrn=(kTCp)1/2/q …(1)
여기서, k는 볼츠만 상수, T는 절대온도, Cp는 광다이오드 및 그에 접속되는 영역의 용량, q는 단위 전하이다. 식(1)에서 알 수 있듯이, 상기 리셋 노이즈는 용량Cp에 의존하고, Cp가 클수록 증가한다.
도14로부터 알 수 있듯이, Cp에는 광다이오드 자체의 용량 뿐만 아니라, 증폭용 MOS 트랜지스터(201)의 게이트 용량 및 이들 상호 결합 용량도 포함된다. 이 때문에, 상기 구성의 화소에는, 리셋 노이즈 △Nrn를 감소시킬 것이 요청된다.
리셋 노이즈를 감소시키기 위해, 후술하는 소프트 리셋 동작이 제안되어 있다(예컨대, 베다브레이타 패인(Bedabrata Pain)저,"서브 스레숄드 리셋으로 동작되는 광다이오드형 CMOS 액티브 화소 이미저의 저광 레벨 성능의 해석과 향상(Analysis and enhancement of low-light level performance of photodiode-type CMOS active pixel imagers operated with sub-threshold reset)", 전하결합소자 및 차세대 이미지 센서에 대한 IEEE워크숍(IEEE Workshop on Charge-Coupled Device and Advanced Image Sensors), 1999년 6월, p.140-143)참조). 더 구체적으로, 도16에 나타낸 바와 같이, 리셋 트랜지스터(202)의 게이트(리셋 게이트)가 온일 때, VDD>φRH라면, 광다이오드(204)의 전위는 φRH부근의 서브 스레숄드 영역으로 리셋된다. 이 경우, 리셋 게이트가 오프 된 후의 광다이오드에는, 다음 식(2)과 같이, 전자수로 표현되는 노이즈 △Nrn가 발생한다.
△Nrn=(kTCp/2)1/2/q …(2)
이 경우, 전자수로 표현되는 상기 노이즈는 식(1)에 있어서의 노이즈의 (1/2)1/2=0.71배로 감소된다.
그러나, 상기 소프트 리셋 동작으로 리셋 드레인(206)의 전위를 VDD로 고정한 경우에는, 서브 스레숄드 전류로 인한 리셋 게이트의 누설은 광다이오드의 전위를 고정되지 않게 하고, 실질적으로 10프레임 이상에 달하는 상당히 긴 기간에 걸쳐 잔상이 유지된다.
상기 잔상 현상을 피하기 위해, 소프트 리셋 동작의 전에 하드 리셋 동작을 행하는 방식이 제안되어 있다. 도17은 그 회로 구성을, 도18은 그 동작 타이밍을 나타낸다. 상기 방식에서는, 소프트 리셋 동작의 전에, 한번 리셋 드레인 전위를 φRH보다 낮은 전위(VDD-△φm)로 설정한다. 이로써, 광다이오드 전위는 (VDD-△φm)로 고정되기 때문에, 서브 스레숄드 전류로 인한 누설에 의해 변위된 광다이오드의 전위가 축적 기간마다 고정되어, 잔상이 생기지 않게 된다.
도17에 나타낸 바와 같이, 이 경우의 회로 구성에서는, 도14에 나타낸 회로 구성에 비해, 전원선(310)에 DC(직류)가 아닌, 펄스형의 전위 VP(i)가 인가되는 점이 다르다. 더 구체적으로, 전위 VP(i)는, 트랜지스터(311,312) 및 펄스 VPo(i)에 의해, 두 값 사이에서 변한다. 즉, VPo(i)가 로우 레벨일 때, 트랜지스터(311)가 온으로 되어, VP(i)=VDD로 된다. VPo(i)가 하이 레벨일 때는, 트랜지스터(311)가 오프로 되고, 트랜지스터(312)의 전위 강하분 △φm만큼 VDD로부터 저하된,
VP(i)=VDD-△φm
가 전원선(310)에 인가된다.
도18에 나타낸 바와 같이, RS(i)가 하이 레벨로 될 때, 리셋 기간(T11+T12)이 설정된다. 상기 전반 기간 T11, VP(i)=VDD-△φm에 있어서, VDD-△φm< φRH로 함으로써, 광다이오드의 전위가 (VDD-△φm)로 고정된다. 즉, 하드 리셋 동작이 행해진다. 다음, 후반 기간 T12, VP(i)=VDD에 있어서, VDD> φRH로 함으로써, 광다이오드의 소프트 리셋 동작이 행해진다. 여기서, 신호 레벨의 독출은, 리셋 기간 (T11+T12)의 전에 행해지는 한편, 리셋 레벨의 독출은, 리셋 기간(T11+T12)의 후에 행해진다.
그러나, 도17 및 도18을 참조하여 설명한 소프트 리셋 동작의 전에 하드 리셋 동작을 행하는 방식에 있어서, 잔상은 피할 수 있지만, 상기 리셋 노이즈는, 식2에 나타낸 바와 같이, 통상의 리셋 동작에서 생성되는 전자수에 비해 0.71배의 노이즈 레벨로 감소될 뿐이고, 이는 고화질의 이미지 센서에는 불충분한 노이즈 레벨이다.
본 발명의 목적은, 간단한 구성으로 리셋 노이즈와 잔상의 양방을 감소시킬 수 있는 증폭형 고체 촬상장치를 제공하는 데 있다.
또한, 본 발명의 목적은, 간단한 구성으로 리셋 노이즈와 잔상의 양방을 감소시키는 동시에, 입사광 신호에 대한 출력 신호의 선형성을 유지할 수 있는 증폭형 고체 촬상장치를 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명의 증폭형 고체 촬상장치는,
각 화소가 적어도 광전 변환 영역, 상기 광전 변환 영역의 전위가 나타내는 신호를 증폭하는 신호 증폭용 전계 효과 트랜지스터, 상기 광전 변환 영역의 전하를 드레인으로 방전하기 위한 리셋용 전계 효과 트랜지스터 및 화소 선택용 전계 효과 트랜지스터로 구성되어 있는, 복수의 배열된 화소; 및
각 화소에 대해 프레임마다, 상기 광전 변환 영역의 전위 레벨이 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출되는 신호 레벨 독출 기간,
상기 리셋용 전계 효과 트랜지스터가 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하는 제1 리셋 기간,
상기 제1 리셋 기간의 소프트 리셋 동작에 의해 상기 광전 변환 영역이 도달한 전위 레벨을 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출하는 리셋 레벨 독출 기간,
상기 리셋용 전계 효과 트랜지스터가 상기 광전 변화 영역의 전위를 드레인 전위에 고정하도록 하드 리셋 동작을 행하는 제2 리셋 기간, 및
상기 리셋용 전계 효과 트랜지스터가 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하는 제3 리셋 기간을 상기 순서대로 반복하여 제어를 행하는 제어부를 포함하는 것을 특징으로 한다.
여기서 "프레임"이란 상기 고체 촬상장치의 주기적 동작의 기본이 되는 기간을 가리키고, 2차원 이미지 센서의 경우에는 1화면을 주사하는 기간에 상당한다.
상기 발명의 증폭형 고체 촬상장치에서는, 선행 프레임(주목 프레임의 직전 프레임)에 있어서 최후에 행해지는 리셋 동작은 제3 리셋 기간의 소프트 리셋 동작이다. 따라서, 주목 프레임(주목하고 있는 프레임을 가리킨다.)의 신호 레벨 독출 기간에서는, 선행 프레임에서 소프트 리셋 동작이 행해진 후에 상기 광전 변환 영역에 축적된 전하로 얻어지는 전위 레벨이 독출된다(이 때 독출된 신호를 "독출 신호 레벨"이라고 한다).
다음, 제1 리셋 기간에서는, 상기 리셋용 전계 효과 트랜지스터가 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정된다.
다음, 리셋 독출 기간에서는, 상기 제1 리셋 기간에서 소프트 리셋 동작에 의해 도달된 상기 광전 변환 영역의 전위 레벨을 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출한다(이 때 독출된 신호를 "독출 리셋 레벨"이라고 한다.) 소프트 리셋 동작에서는, 메모리 효과 때문에, 선행 프레임에서의 최후의 소프트 리셋 동작 후의 리셋 노이즈와, 주목 프레임에서의 최초의 소프트 리셋 동작 후의 리셋 노이즈 사이에 상호 관계가 발생한다. 따라서, 예컨대, 상기 독출 신호 레벨과 독출 리셋 레벨의 사이에서 상관 2중 샘플링(CDS) 동작을 행하면, 리셋 노이즈가 감소된다.
다음, 제2 리셋 기간에서는, 상기 리셋용 전계 효과 트랜지스터가 상기 광전 변환 영역의 전위를 드레인 전위에 고정하는 하드 리셋 동작을 행하도록 설정된다. 상기 광전 변환 영역의 광다이오드의 전위가 드레인 전위로 고정되기 때문에, 상기 단계에서 잔상이 생기는 문제가 해결될 수 있다.
그 후, 제3 리셋 기간에서는, 상기 리셋용 전계 효과 트랜지스터가 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정된다. 상기 소프트 리셋 동작이 행해진 후에 상기 광전 변환 영역에 축적된 전하는, 후속 프레임(주목 프레임의 직후의 프레임을 가리킨다.)에서 독출된다.
이 경우, 제2 리셋 기간에서 잔상의 문제가 해결되기 때문에, 잔상은 1 프레임에만 한정된다. 따라서, 잔상이 감소되고, 실용상 문제는 발생하지 않는다.
또한, 본 발명의 특징은, 제어부가 상기 신호 레벨 독출 기간, 제1 리셋 기간, 리셋 레벨 독출 기간, 제2 리셋 기간 및 제3 리셋 기간을 상기 순서대로 반복하도록 제어를 행하는 데 있다. 이러한 제어는, 예컨대, CPU(중앙 연산 처리 장치)에 의해 용이하게 실현된다. 따라서, 본 발명의 증폭형 고체 촬상장치는, 특별한 부품 등을 사용하지 않고, 간단하게 구성된다.
이에 따라, 본 발명의 증폭형 고체 촬상장치에 따르면, 간단한 구성으로 리셋 노이즈와 잔상의 양자를 감소시킬 수 있다.
또한, 제1 리셋 기간 및 제3 리셋 기간에서, 예컨대, N 채널형 리셋용 전계 효과 트랜지스터에 소프트 리셋 동작을 행하기 위해, 리셋용 전계 효과 트랜지스터의 게이트 전위가 하이이고, 드레인 전위가 하이인 것이 바람직하며, 또한, 상기 리셋용 전계 효과 트랜지스터에 있어서 게이트가 하이일 때의 채널 전위는 드레인 전위가 하이 레벨일 때의 드레인 전위보다 낮은 것이 바람직하다.
또한, 제2 리셋 기간에서, 예컨대, N채널형 리셋용 전계 효과 트랜지스터에 하드 리셋 동작을 행하기 위해, 상기 리셋용 전계 효과 트랜지스터에 있어서, 게이트 전위가 하이이면서 드레인의 전위가 로우 레벨로 되고, 또한, 상기 리셋용 전계 효과 트랜지스터에 있어서 게이트가 하이 레벨일 때의 채널 전위는 드레인 전위가로우 레벨일 때의 드레인 전위보다 높은 것이 바람직하다.
또한, 리셋 레벨 독출 기간에 있어서, 예컨대 N 채널형의 리셋용 전계 효과 트랜지스터의 드레인 전위는 하이 상태로 되고, 상기 리셋용 전계 효과 트랜지스터의 게이트 전위는 로우 상태로 되는 것이 바람직하다.
또한, N채널형 리셋용 전계 효과 트랜지스터의 게이트 전위에 대해, 하이 상태가 제1 하이인 상태와 제2 하이 상태의 2종류인 경우는, 제1 리셋 기간에서는 제1 하이 상태로 설정하고, 제2 리셋 기간과 제3 리셋 기간에서는, 제2 하이 상태로 설정하는 것이 바람직하다.
일 실시예의 증폭형 고체 촬상장치는, 상기 신호 레벨 독출 기간에 독출된 신호와 상기 리셋 레벨 독출 기간에 독출된 신호 사이에 상관 2중 샘플링 동작을 행하는 상관 2중 샘플링부를 포함한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상관 2중 샘플링부는, 상기 신호 레벨 독출 기간에 독출된 신호(독출 신호 레벨)와 상기 리셋 레벨 독출 기간에 독출된 신호(독출 리셋 레벨)의 사이에서 상관 2중 샘플링 동작을 행한다. 따라서, 리셋 노이즈가 더 감소된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
복수의 상기 화소가 매트릭스 형태로 배열되고,
상기 리셋용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 리셋 게이트선에 행단위로 각각 접속되고,
상기 리셋 게이트선을 통해 상기 리셋용 전계 효과 트랜지스터의 게이트에 2개의 펄스형 구동 전압을 행단위로 순차적으로 인가하는 제1 주사 회로를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에 따르면, 상기 리셋용 전계 효과 트랜지스터의 게이트 전위가 상기 제1 주사 회로에 의해 행단위로 제어될 수 있다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 화소 선택용 전계 효과 트랜지스터의 일방의 단자는 열방향으로 연장되는 신호선에 열단위로 각각 접속되고,
상기 화소 선택용 전계 효과 트랜지스터는 각각 행방향으로 연장되는 화소 선택선에 행단위로 접속되고,
상기 화소 선택선을 통해 상기 화소 선택용 전계 효과 트랜지스터의 게이트에 행단위로 두 개의 펄스형 구동 전압을 순차적으로 인가하는 제2 주사 회로를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 화소 선택용 전계 효과 트랜지스터의 게이트 전위가 상기 제2 주사 회로에 의해 행단위로 제어된다. 선택된 화소로부터의 신호는, 신호선을 통해 출력된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 리셋용 전계 효과 트랜지스터의 드레인은 열방향으로 연장되는 드레인선에 열단위로 각각 접속되고,
상기 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 두 개의 펄스형 구동 전압을 인가하는 전압 인가부를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 리셋용 전계 효과 트랜지스터의 드레인의 전위가 상기 전압 인가부에 의해 제어된다.
일 실시예의 증폭형 고체 촬상장치에 있어서, 상기 증폭용 전계 효과 트랜지스터의 드레인은 상기 드레인선에 열단위로 각각 접속되어 있다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 증폭용 전계 효과 트랜지스터의 드레인의 전위가 상기 전압 인가부에 의해 제어된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 리셋용 전계 효과 트랜지스터의 드레인은 행방향으로 연장되는 리셋 드레인선에 행단위로 각각 접속되고,
상기 리셋 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 두 개의 펄스형 구동 전압을 행단위로 순차적으로 인가하는 제3 주사 회로를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 리셋용 전계 효과 트랜지스터의 드레인 전위가 상기 제3 주사 회로에 의해 행단위로 제어된다.
일 실시예의 증폭형 고체 촬상장치는,
｜V1-Vt｜≥｜V2-Vt｜>｜V4-Vt｜ …(3)
의 관계를 만족하도록 상기 전압 V1, V2 및 V4를 설정하는 전압 설정부를 더 포함한다.
여기서, V1은 상기 제1 리셋 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압, V2는 상기 제2 리셋 기간과 제3 리셋 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압, V4는 상기 제1 및 제2 리셋 기간 이외의 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압, 그리고, Vt는 리셋용 전계 효과 트랜지스터의 스레숄드 게이트 전압을 나타낸다.
여기서, 상기 식(3)에서 기호 ｜a｜는 a의 절대값을 나타낸다.
또한, 상기 식(3)에 Vt가 포함되기 때문에, 상기 리셋용 전계 효과 트랜지스터가 P채널형과 N채널형 어느 것이라도, 본 발명은 특정된다.
상기 일 실시예의 증폭형 고체 촬상장치에 있어서, 선행 프레임의 최후에 행해진 리셋 동작은, 제3 리셋 기간의 소프트 리셋 동작이다. 상기 소프트 리셋 동작은 하드 리셋 동작을 계승하여 행해지기 때문에, 상기 소프트 리셋 동작에 의해 광전 변환 영역이 도달하는 전위는, 입사광의 세기에 관계없이, 항상 일정하게 유지된다.
선행 프레임의 제3 리셋 기간을 계승하여 광전 변환 영역에 전하를 축적하는 기간(이를 "광신호 축적 기간"이라고 한다)의 경과 후, 주목 프레임의 신호 레벨 독출 기간에서는, 상기 광전 변환 영역에 축적된 전하에 의한 전위 레벨(독출 신호 레벨)이 독출된다.
다음, 제1 리셋 기간에 있어서, 상기 리셋용 전계 효과 트랜지스터는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정된다. 여기서, ｜V1-Vt｜≥｜V2-Vt｜이기 때문에, 상기 하드 리셋 동작을 계승하여 상기 소프트 리셋 동작을 행하는 경우와 같이, 상기 소프트 리셋 동작에 의해 광전 변환 영역이 도달하는 전위는, 입사광 세기(즉, 광신호 축적 기간 동안 광전 변환 영역에 축적된 전하량)에 관계 없이 일정하게 유지된다.
다음, 리셋 레벨 독출 기간에서는, 상기 제1 리셋 기간의 소프트 리셋 동작에 의해 상기 광전 변환 영역이 도달한 전위 레벨(독출 리셋 레벨)을 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출한다. 소프트 리셋 동작에서는, 메모리 효과 때문에, 선행 프레임에 있어서 최후의 소프트 리셋 동작 후의 리셋 노이즈와, 주목 프레임에 있어서 최초의 소프트 리셋 동작 후의 리셋 노이즈 사이에 상호관계가 발생한다. 따라서, 예컨대, 상기 독출 신호 레벨과 독출 리셋 레벨의 사이에서 상관 2중 샘플링(CDS) 동작을 행하면, 리셋 노이즈가 감소된다.
또한, 상기한 바와 같이, 선행 프레임에 있어서, 제3 리셋 기간의 소프트 리셋 동작에 의해 광전 변환 영역이 도달하는 전위와, 주목 프레임에 있어서, 제1 리셋 기간의 소프트 리셋 동작에 의해 광전 변환 영역이 도달하는 전위(독출 리셋 레벨) 양자 모두가, 입사광의 세기(즉, 광신호 축적 기간 동안 광전 변환 영역에 축적된 전하량)에 관계없이, 일정하게 유지된다. 따라서, 독출 신호 레벨과 독출 리셋 레벨간의 차이로 표현되는 화소 출력 신호를, 입사광의 세기에 대해 선형적으로 변환시킬 수 있다.
다음, 제2 리셋 기간에서는, 상기 리셋용 전계 효과 트랜지스터는 상기 광전 변환 영역의 전위를 드레인 전위로 고정하는 하드 리셋 동작을 행하도록 설정되어 있다. 상기 광전 변환 영역의 전위가 드레인 전위로 고정되기 때문에, 상기 단계에서 잔상에 대한 문제점이 해결될 수 있다.
그 후, 제3 리셋 기간에서는, 상기 리셋용 전계 효과 트랜지스터는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정된다. 상기 소프트 리셋 동작이 행해진 후에 상기 광전 변환 영역에 축적된 전하는, 후속 프레임(주목 프레임 직후의 프레임을 가리킨다)에서 독출된다.
이러한 경우에 있어서, 제2 리셋 기간에서 잔상의 문제를 해결할 수 있기 때문에, 잔상은 1 프레임에만 한정된다. 따라서, 잔상이 감소되고, 실용상 문제가 없게 된다.
또한, 상기 일 실시예의 특징은, 전압 설정부에 의해 ｜V1-Vt｜≥｜V2-Vt｜>｜V4-Vt｜인 관계가 유지되면서, 제어부가 상기 신호 레벨 독출 기간, 제1 리셋 기간, 리셋 레벨 독출 기간, 제2 리셋 기간 및 제3 리셋 기간을, 상기 순서대로 반복하는 제어를 행하는 데 있다. 이러한 제어는, 예컨대 CPU(중앙연산처리장치)에 의해 용이하게 실현될 수 있다. 따라서, 본 발명의 증폭형 고체 촬상장치는, 특별한 부품 등을 사용하지 않고, 간단하게 구성된다.
이에 따라, 본 실시예의 증폭형 고체 촬상장치에 따르면, 간단한 구성으로 리셋 노이즈와 잔상의 양자를 감소시킬 수 있고, 화소 출력 신호는, 입사광의 세기에 대해 선형적으로 변할 수 있다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 전압 설정부는, 상기 제1 리셋 기간 직후의 광전 변환 영역의 전위가, 광전 변환 영역으로의 입사광 세기에 관계없이 일정하게 유지되도록, ｜V1-V2｜의 값을 소정치보다도 크게 설정하는 것을 특징으로 한다.
여기서, "소정치"라 함은 제3 리셋 기간(리셋 게이트 전위가 V2일 때)에 있어서, 채널 포텐셜과 광전 변환 영역이 도달하는 전위의 차 △V1를 말한다.
본 실시예의 증폭형 고체 촬상장치에서는, 선행 프레임에서의 제3 소프트 리셋 동작에 의해 광전 변환 영역이 도달하는 전위와, 주목 프레임에서의 제1 리셋 동작에 의해 광전 변환 영역이 도달하는 전위(독출 리셋 레벨)가 모두, 입사광 의 강도(즉, 광신호 축적 기간 동안 광전 변환 영역에 축적된 전하량)에 관계없이, 일정하게 유지된다. 따라서, 독출 신호 레벨과 독출 리셋 레벨간의 차로 표현되는 화소 출력 신호는, 입사광의 세기에 대해 선형적으로 변할 수 있다.
일 실시예의 증폭형 고체 촬상장치에 있어서, 상기 전압 설정부는, 입사광 세기에 대한 상기 광전 변환 영역의 전위 변화가, 입사광 세기가 낮을 때에는 선형적으로 변화하고, 입사광 세기가 높을 때에는 대수적으로 변화하도록, ｜V2-V4｜의 값을 소정 범위 내로 설정하는 것을 특징으로 한다.
｜V2-V4｜의 값이 충분히 클 경우, 광신호 축적 기간 동안 광전 변환되는 신호 전하는, 광전 변환 영역에 선형적으로 축적된다. 즉, 상기 증폭형 고체 촬상장치는, 실질적으로 입사광 세기의 전체 영역에서 선형 광전 변환 특성을 나타낸다. 한편, ｜V2-V4｜의 값이 충분히 작은 경우에는, 서브 스레숄드 동작으로 되고, 광전 변환 영역의 전위는 입사광의 세기에 대해 대수적으로 변화한다. 즉, 상기 증폭형 고체 촬상장치는, 실질적으로 입사광 세기의 전체 영역에서 대수형 광전 변환 특성을 나타낸다. ｜V2-V4｜값의 특정 범위 내에 있어서, 입사광 세기가 높은 영역에서는 서브 스레숄드 동작이 발생되어 대수형 광전 변환 특성을 나타내는 한편, 입사광 세기가 낮은 영역에서는, 선형 광전 변환 특성을 나타낸다. 따라서, 일 실시예의 증폭형 고체 촬상장치에 있어서, 상기한 바와 같이, 상기 전압 설정부에 의해, 입사광 세기에 대한 상기 광전 변환 영역의 전위 변화가, 입사광 세기가 낮을 때에는 선형적으로 변화하는 한편, 입사광의 세기가 높을 때에는 대수적으로 변하도록, ｜V2-V4｜의 값을 특정 범위 내로 설정한다. 이로써, 상기 증폭형 고체 촬상장치는, 대수 변환형 이미지 센서나, 선형 변환형 이미지 센서 중, 어느 것에라도 사용할 수 있게 된다.
일 실시예의 증폭형 고체 촬상장치는, 상기 신호 레벨 독출 기간에 독출된 신호와 상기 리셋 레벨 독출 기간에 독출된 신호 사이에 상관 2중 샘플링 동작을 행하는 상관 2중 샘플링부를 더 포함하는 것을 특징으로 한다.
상기 일 실시예의 증폭형 고체 촬상장치에 있어서, 상관 2중 샘플링부는, 상기 신호 레벨 독출 기간에 독출된 신호(독출 신호 레벨)와 상기 리셋 레벨 독출 기간에 독출된 신호(독출 리셋 레벨) 사이에서 상관 2중 샘플링 동작을 행한다. 이에 따라, 리셋 노이즈가 더 감소된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
복수의 상기 화소가 매트릭스 형태로 배열되고,
상기 리셋용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 리셋 게이트 선에 행단위로 각각 접속되고,
상기 전압 설정부는, 상기 리셋 게이트선을 통해 상기 리셋용 전계 효과 트랜지스터의 게이트에 행단위로, 상기 V1, V2 및 V4인 3개의 펄스형 구동 전압을 순차적으로 인가하는 제1 주사 회로를 포함한다.
상기 일 실시예의 증폭형 고체 촬상장치에 따르면, 상기 리셋용 전계 효과 트랜지스터의 게이트 전위가 상기 제1 주사 회로에 의해 행단위로 제어될 수 있다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 화소 선택용 전계 효과 트랜지스터의 일방의 단자는 열방향으로 연장되는 신호선에 열단위로 각각 접속되고,
상기 화소 선택용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 화소 선택선에 행단위로 각각 접속되고,
상기 화소 선택선을 통해 상기 화소 선택용 전계 효과 트랜지스터의 게이트에, 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제2 주사 회로를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 화소 선택용 전계 효과 트랜지스터의 게이트 전위가 상기 제2 주사 회로에 의해 행단위로 제어된다. 선택된 화소로부터의 신호는, 신호선을 통해 출력된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 리셋 전게 효과 트랜지스터의 드레인은 열방향으로 연장되는 드레인선에 열단위로 각각 접속되고,
상기 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 2개의 펄스형 구동 전압을 인가하는 전압 인가부를 제공한다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 리셋용 전계 효과 트랜지스터의 드레인 전위가 상기 전압 인가부에 의해 제어된다.
일 실시예의 증폭형 고체 촬상장치에 있어서, 상기 증폭용 전계 효과 트랜지스터의 드레인은 상기 드레인선에 열단위로 각각 접속되어 있다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 증폭용 전계 효과 트랜지스터의 드레인 전위가 상기 전압 인가부에 의해 제어된다.
일 실시예의 증폭형 고체 촬상장치에 있어서,
상기 리셋용 전계 효과 트랜지스터의 드레인은 행방향으로 연장되는 리셋 드레인선에 행단위로 각각 접속되고,
상기 리셋 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 행단위로 2개의 펄스형 구동 전위를 순차적으로 인가하는 제3 주사 회로를 제공한 다.
상기 일 실시예의 증폭형 고체 촬상장치에서는, 상기 리셋용 전계 효과 트랜지스터의 드레인 전위가 상기 제3 주사 회로에 의해 행단위로 제어된다.
도1a는, 2차원 이미지 센서의 회로 구성을 예시하는 도면이고, 도1b는 도1a에 나타낸 이미지 센서의 변형례를 나타낸 도면이다.
도2는, 본 발명의 일 실시예의 APS형 이미지 센서에 있어서, 화소의 회로 구성을 나타낸 도면이다.
도3은, 이미지 센서에 있어서, 주어진 화소의 동작 타이밍을 나타낸 도면이다.
도4는, 도3에 나타낸 동작에 따라 화소에 있어서의 광다이오드 전위의 변화를 개략적으로 나타낸 도면이다.
도5a는, 상기 화소의 동작을 해석하여 나타낸 도면이고, 도5b는, 도5a에 나타낸 타이밍에 따라 광다이오드 전위 ФPD의 변화를 해석하여 나타낸 도면이다.
도6은, 상기 화소에 있어서, 광다이오드 전위의 변화를 해석하여 나타낸 도면이다.
도7은, 입사광에 대한 상기 화소의 응답을 나타낸 도면이다.
도8a는, 본 발명의 일 실시예의 APS형 이미지 센서에 있어서, 주어진 화소의 동작 타이밍을 나타낸 도면이고, 도8b는, 도8a에 나타낸 타이밍에 따라 광다이오드 전위 ФPD를 나타낸 도면이다.
도9는, 상기 화소에 있어서, 광다이오드의 포텐셜 전위의 변화를 개략적으로 나타내는 도면이다.
도10은, 입사광에 대한 상기 화소의 응답을 나타내는 도면이다.
도11은, 리셋 게이트 전위의 변화에 따른, 입사광에 대한 화소의 응답 변화를 나타내는 도면이다.
도12는, 상기 화소에 대한 리셋 게이트 전위 ФRG를 생성하는 회로의 예를 나타낸 도면이다.
도13은, 도12에 나타낸 회로의 동작 타이밍을 나타내는 도면이다.
도14는, 종래의 APS형 이미지 센서의 4화소를 포함하는 회로 구성을 나타내는 도면이다.
도15는, 상기 이미지 센서에 있어서, 화소의 하드 리셋 동작에 의해 얻어지는 전위를 나타내는 도면이다.
도16은, 상기 이미지 센서에 있어서, 화소의 소프트 리셋 동작에 의해 얻어지는 전위를 나타내는 도면이다.
도17은, 종래의 APS형 이미지 센서의, 회로 구성의 변형예를 나타내는 도면이다.
도18은, 상기 이미지 센서의 동작 타이밍을 나타내는 도면이다.
이하, 본 발명의 증폭형 고체 촬상장치를, 도면을 참조하여 실시예와 함께 상세히 설명한다.
또한, 이하에서는 N채널형 트랜지스터(단순화를 위해, 스레숄드 게이트 전압 Vt=0으로 한다)를 채용한 경우에 대해 설명하지만, 본 발명은 이에 한정되지 않고, P 채널형 트랜지스터를 채용한 경우에 대해서도, 전압 극성을 역으로 함으로써 마찬가지로 논의될 수 있다.
(제1 실시예)
도1a는, 본 발명의 일 실시예에 있어서, APS(Active Pixel Sensor)형 2차원 이미지 센서의 회로 구성을 나타내고 있다. 또한, 상기 이미지 센서에는 복수의 화소가 매트릭스 형태로 배열되어 있지만, 이해의 편의상, 2행 1열의 두 화소(10)만을 도시하였다. 행방향은 수평방향에 대응하고, 열방향은 수직방향에 대응한다.
도2에 나타낸 바와 같이, 각 화소(10)는, 광전 변환 영역으로서의 1개의 광다이오드(PD)(4)와, 3개의 N채널형 MOS트랜지스터(Tr)(1,2,3)를(PD+3Tr 방식), 더 구체적으로, 신호 증폭용 MOS 트랜지스터(1), 리셋용 MOS 트랜지스터(2), 화소 선택용 MOS 트랜지스터(3)로 구성되어 있다.
광다이오드(4)의 애노드는 접지되어 있고, 캐소드는 신호 증폭용 MOS 트랜지스터(1)에 접속되어 있다. 신호 증폭용 MOS 트랜지스터(1)는, 광다이오드(4)의 전위(캐소드 전위, 이하 같다)가 나타내는 신호를 증폭한다. 화소 선택용 MOS 트랜지스터(3)는, 신호 증폭용 MOS 트랜지스터(1)와 신호선(5) 사이에 배치되어 있고, 상기 화소를 선택하기 위해 제공한다. 리셋용 MOS 트랜지스터(2)는, 광다이오드(4)의 캐소드와 드레인선(6) 사이에 배치되어 있고, 광다이오드(4)의 전하(캐소드 영역의 전하, 즉 전자. 이하 같다)를 드레인으로 방전하기 위해 제공된다.
도1a에 나타낸 바와 같이, 리셋용 MOS 트랜지스터(2)의 게이트는 행방향으로 연장되는 리셋 게이트선(8)에 행단위로 각각 접속되어 있다. 도시하지 않은 제1 주사회로에 의해, 2개의 펄스형 구동전압 ФRG가 리셋 게이트선(8)을 통해 리셋용 MOS 트랜지스터(2)의 게이트에 행단위로 순차적으로 인가된다. 이로써, 리셋용MOS 트랜지스터(2)의 게이트 전위가 행단위로 제어된다. 또한, 참조 기호 (i),(i+1), …은 행번호를 나타낸다. 리셋용 MOS 트랜지스터(2)의 드레인은 열방향으로 연장되는 드레인선(6)에 열단위로 각각 접속되어 있다. 도시하지 않은 전압 인가부에 의해, 2개의 펄스형 구동 전압 Vp(후술하는 도3 중에 나타내는 신호 ФRD)가 드레인선(6)을 통해 리셋용 MOS 트랜지스터(2)의 드레인에 인가된다. 이로써, 리셋용 MOS 트랜지스터(2)의 드레인 전위가 제어될 수 있다.
또한, 본 예에 있어서, 증폭용 MOS 트랜지스터(1)의 드레인도 드레인선(6)에 열단위로 각각 접속되어 있고, 리셋용 MOS 트랜지스터(2)와 상기 드레인선(6)을 공유한다(후술하는 바와 같이 드레인선(6)을 공유하지 않아도 된다). 이로써, 상기 구동 전압 Vp에 의해, 증폭용 MOS 트랜지스터(1)의 드레인 전위가 제어될 수 있다.
또한, 화소 선택용 MOS 트랜지스터(3)의 게이트는 행방향으로 연장되는 화소 선택선(7)에 행단위로 각각 접속되어 있다. 도시하지 않은 제2 주사 회로에 의해, 2개의 펄스형 구동전압 ФSEL이 화소 선택선(7)을 통해 화소 선택용 MOS 트랜지스터(3)의 게이트에 행단위로 순차적으로 인가된다. 이로써, 화소 선택용 MOS 트랜지스터(3) 게이트 전위는 행단위로 제어될 수 있다. 상기 화소 선택용 MOS 트랜지스터(3)의 일방의 단자(신호 증폭용 MOS 트랜지스터(1)와는 반대측의 단자)는 열방향으로 연장되는 수직 신호선(5)에 열단위로 각각 접속되어 있다. 선택된 화소로부터의 신호는, 수직 신호선(5)을 통해 출력된다.
수직 신호선(5)에는, 정전류 부하를 공급하는 MOS 트랜지스터(30)(도2에 나타낸 바와 같이, 게이트 바이어스 전압으로서 VL1이 인가되어 있다.)가 접속되어 있다.
수직 신호선(5)을 통해 출력되는 신호 Vout는, 상관 2중 샘플링 회로(500)로 흐른다. 상관 2중 샘플링 회로(500)에서는, 후술하는 독출 신호 레벨과 독출 리셋 레벨 사이의 차를 얻는다.
상기 2차원 이미지 센서의 전체의 동작은, 제어부로서의 CPU(중앙연산처리회로)(90)에 의해 제어된다. 2차원 매트릭스 배열의 경우, 상기 동작은 통상적으로 1행마다 1수평 주사 기간씩 순차적으로 행해지기 때문에, 화소가 집합적으로 표현되면, 상기 동작은 1수평 주사기간의 단위로 행해진다. 그러나, 특정의 화소에서 보면 항상 프레임마다 행해진다.
도3은, CPU(90)의 제어에 의해 주어진 어떤 화소의 동작 타이밍을 나타낸다. 여기서, ФSEL는 화소 선택선(7)에 인가되는 신호, ФRG는 리셋 게이트선(8)에 인가되는 신호, ФRD는 드레인선(6)에 인가되는 신호, ψPD는 광다이오드(4)의 전위, 또한 Vout은 수직 신호선(5)의 전위를 나타낸다. 1화면을 주사하는 기간은 프레임 F로 표현되어 있다. 또한, 참조 기호 (n), (n+1),…는 프레임 번호를 나타내고, 선행 프레임(주목 프레임 직전의 프레임을 가리킨다.)은 F(n)을, 주목 프레임(주목하고 있는 프레임을 가리킨다)은 F(n+1)로 나타내었다.
상기 2차원 이미지 센서에서는, 프레임 F마다, 신호 레벨 독출 기간 Ts1,제1 리셋 기간 TR1, 리셋 레벨 독출 기간 Ts2, 제2 리셋 기간 TR2및 제3 리셋 기간 TR3을 상기 순서대로 반복한다. 제1 리셋 기간 TR1및 제3 리셋 기간 TR3에 있어서, 리셋용 MOS 트랜지스터(2)는 소프트 리셋 동작을 행하도록 설정되어 있는 한편, 제2 리셋 기간 TS2에 있어서는, 리셋용 MOS 트랜지스터(2)가 하드 리셋 동작을 행하도록 설정되어 있다(바이어스 설정에 대해서는 후술한다).
이하에서는, 프레임 F(n+1)에 주목하여 설명한다.
i)우선, 신호 레벨 독출 기간 TS1에 있어서, 신호 ФSEL는 하이로 되고, 화소 선택용 MOS 트랜지스터(3)는 온이 된다. 그 결과, 광다이오드(4)의 전위 레벨은 신호 증폭용 MOS 트랜지스터(1) 및 화소 선택용 MOS 트랜지스터(3)를 통해 신호선(5)에 신호 Vout로서 독출된다.
여기서, 선행 프레임 F(n)에 있어서, 최후에 행해진 리셋 동작은, 제3 리셋 기간 TR3의 소프트 리셋 동작이다. 따라서, 주목 프레임 F(n+1)의 신호 레벨 독출 기간 TS1에 있어서, 선행 프레임 F(n)에서 행해진 소프트 리셋 동작 후, 광다이오드(4)에 축적된 전하에 의해 전위 레벨이 독출된다(이 때 독출된 신호를 "독출 신호 레벨"이라 한다).
ii)다음, 제1 리셋 기간 TR1에 있어서, 신호 ФSEL는 로우로 되고, 화소 선택용 트랜지스터(3)는 오프로 된다. 다음, 리셋용 MOS 트랜지스터(2)는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정된다.
iii)다음, 리셋 레벨 독출 기간 TS2에 있어서, 상기 신호 ФSEL가 하이로 되고, 화소 선택용 MOS 트랜지스터(3)가 온으로 된다. 그 결과, 광다이오드(4)의 전위 레벨은 신호 증폭용 MOS 트랜지스터(1) 및 화소 선택용 MOS 트랜지스터(3)를 통해 신호선(5)에 신호 Vout로서 독출된다.
여기서, 신호 레벨 독출 기간 TS1후의 전위 레벨로부터, 제1 리셋 기간 TR1의 소프트 리셋 동작에 의해 광다이오드(4)의 전위레벨이 상승한다. 따라서, 광다이오드(4)의 상승한 전위 레벨이 독출된다(이 때 독출된 신호를 "독출 리셋 레벨"이라 한다). 소프트 리셋 동작에서는 메모리 효과 때문에, 선행 프레임 F(n)에 있어서, 최후의 소프트 리셋 동작 후의 리셋 노이즈와, 주목 프레임 F(n+1)에있어서, 최초의 소프트 리셋 동작 후의 리셋 노이즈 사이에 상호관계가 생긴다. 따라서, 상관 2중 샘플링(CDS) 동작을 행하여, 상기 독출 신호 레벨과 독출 리셋 레벨 사이의 차 Veff가 얻어지면, 리셋 노이즈가 대폭 감소된다.
iv)다음, 제2 리셋 기간 TR2에 있어서, 신호 ФSEL가 로우로 되고, 화소 선택용 MOS 트랜지스터(3)는 오프로 된다. 다음, 리셋용 MOS 트랜지스터(2)가 광다이오드(4)의 전위를 드레인 전위로 고정하는 하드 리셋 동작을 행하도록 설정된다. 광다이오드의 전위는 드레인 전위로 고정되기 때문에, 상기 단계에서 잔상의 문제점이 해결될 수 있다.
v)그 후, 제3 리셋 기간 TR3에 있어서, 리셋용 MOS 트랜지스터(2)는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정되어 있다. 상기 소프트 리셋 동작이 행해진 후에 광다이오드(4)에 축적된 전하는, 프레임 F(n+1) 직후의 프레임에서 더 독출된다.
이 경우, 제2 리셋 기간 TR2에서 잔상의 문제점이 해결되기 때문에, 잔상은 1 프레임에 한정된다. 따라서, 잔상이 감소되고, 실용상 문제가 없게 된다.
또한, 프레임 F마다, 신호 레벨 독출 기간 TS1, 제1 리셋 기간 TR1, 리셋 레벨 독출 기간 TS2, 제2 리셋 기간 TR2및 제3 리셋 기간 TR3을 상기 순서대로 반복하는 제어는, CPU(90)에 의해 용이하게 실현된다. 따라서, 상기 2차원 이미지 센서는, 특별한 부품 등을 사용하지 않고, 간단하게 구성된다.
제1 리셋 기간 TR1및 제3 리셋 기간 TR3에 있어서, N채널형 리셋용 MOS 트랜지스터(2)에 소프트 리셋 동작을 행하기 위해, 리셋용 MOS 트랜지스터의 게이트 전위 및 드레인 전위가 하이인 것이 바람직하고, 또한, 리셋용 MOS 트랜지스터(2)에 있어서 게이트가 하이 전위 상태일 때의 채널 전위 ψRG(H)는, 드레인선(6)이 하이 레벨일 때의 드레인 전위 ψRD(H)보다 낮은 것이 바람직하다. 또한, 참조 기호 (L)은 로우 레벨, (H)는 하이 레벨을 나타낸다(이하 같다).
또한, 리셋 레벨 독출 기간 TS2에 있어서, N채널형 리셋용 MOS 트랜지스터에 하드 리셋 동작을 행하기 위해, 상기 리셋용 MOS 트랜지스터의 게이트 전위가 하이이면서 드레인 전위가 로우 레벨로 되는 것이 바람직하고, 또한, 리셋용 MOS 트랜지스터에 있어서 게이트 전위가 하이 레벨일 때의 채널 전위 ψRG(H)는 드레인선(6)이 로우 레벨일 때의 드레인 전위 ψRD(H)보다 높은 것이 바람직하다.
즉, 다음 식(4)의 관계가 만족되어야 한다.
ψRD(L) < ψRG(H) < ψRD(H) …(4)
또한, 리셋 레벨 독출 기간 TS2에 있어서, N채널형 리셋용 MOS 트랜지스터(2)의 드레인 전위를 하이 상태로 하고, 리셋용 MOS 트랜지스터(2)의 게이트 전위를 로우 상태로 하는 것이 바람직하다.
도4는, 도3에 나타낸 동작에 따른 화소에 있어서, 광다이오드(4)의 전위 변화를 개략적으로 나타내고 있다. 또한, 도4에는, 아래 방향으로 전위가 더 높게 되어 있다.
도시한 바와 같이, 선행 프레임 F(n)에 있어서의 최후의 소프트 리셋 동작시(제3 리셋 기간 TR3)의 광다이오드(4)의 전위는 레벨 SR2(n)로 설정되어 있다. 광입력에 따라 축적된 전하에 의해, 주목 프레임 F(n+1)의 신호를 독출하는 동안(신호 레벨 독출 기간 TS1), 광다이오드(4)의 전위는 레벨 Sig(n+1)로 된다. 그 후 최초의 소프트 리셋 동작 동안(제1 리셋 기간 TR1), 광다이오드(4)의 전위는 SR1(n+1)으로 된다. SR1(n)과 SR1(n+1)사이에는 노이즈 상관성이 있기 때문에, 그 차가 다음과 같이 얻어진다면, 리셋 노이즈를 대폭 감소시킬 수 있다:
Sig(n+1)-SR1(n+1)
그 후, 하드 리셋 동작 동안(제2 리셋 기간 TR2) 광다이오드(4)의 전위는 HR(n+1)로되고, 1프레임에 대한 잔상은 소거되고, 후행 프레임으로 이월되지 않는다. 즉, 잔상은 1프레임에만 한정된다. 최후의 소프트 리셋 동작 동안(제3 리셋 기간 TR3) 광다이오드(4)의 전위는 SR2(n+1)으로 된다. 이는, 후속 프레임을 위한 리셋 동작이다.
상기 예에서는, 증폭용 MOS 트랜지스터(1)의 드레인과 리셋용 MOS 트랜지스터(2)의 드레인은 드레인선(6)에 열단위로 각각 접속되어 있지만, 본 발명은 이에 한정되지 않고, 도1b에 나타낸 바와 같이 개별 라인으로 제공되어도 된다. 도1b의 예에서는, 리셋용 MOS 트랜지스터(2)의 드레인은 행방향으로 연장되는 리셋 드레인선(61)에 행단위로 각각 접속되어 있다. 도시하지 않은 제3 주사 회로에 의해, 2개의 펄스형 구동 전압 ФRD가 리셋 드레인선(61)을 통해, 리셋용 MOS 트랜지스터(2)의 드레인에 행단위로 순차적으로 인가된다. 이로써, 리셋용 MOS 트랜지스터(2)의 드레인 전위가 행단위로 제어될 수 있다. 한편, 증폭용 MOS 트랜지스터(1)의 드레인은 열방향으로 연장되는 드레인선(62)에 열단위로 각각 접속되어 있다. 드레인선(62)을 통해 증폭용 MOS 트랜지스터(1)의 드레인에 DC전위 VD가 인가된다. 상기 도1b의 회로는, 증폭용 MOS 트랜지스터(1)의 드레인 전위가 VD로 고정되는 것 외에는, 도3 및 도4를 참조하여 설명한 바와 같이 동작한다.
또한, 상기 트랜지스터(1,2,3)로서, N채널형 MOS 트랜지스터 이외의 전계 효과 트랜지스터를 사용할 수도 있다.
(제2 실시예)
상기 소프트 리셋 동작과 하드 리셋 동작을 조합한 방식에 있어서, 잔상 및 리셋 노이즈는 피할수 있지만, 입사광 신호에 대한 출력 신호의 선형성이 훼손될 가능성이 있다.
도5a 및 도5b에 나타낸 바와 같이, 제3 리셋 기간 TR3동안, 서브 스레숄드 전류로 인해, 선행 프레임 F(n)에서의 TR3직후의 광다이오드 전위 ψPD(A)는, 리셋 게이트 전위 RG(H)에 의해 얻어지는 채널 포텐셜 ψRG(H)보다 △V1(도6참조)만큼 더 낮은 포텐셜로 된다. 주목 프레임 F(n+1)에서의 제1 리셋 기간 TR1직전의 광다이오드 전위는, 선행 프레임 F(n)에서의 제3 리셋 기간 TR3이후의 광신호 축적 기간 TCHG동안 입사광신호에 의해 생성된 전하로 인해 강하된다. 상기 전위 강하량이 △V1이상일 경우에는, 주목 프레임의 제1 리셋 기간 TR1직후의 광다이오드 전위는, ψPD(A)와 같은 ψPD(B)로 된다.
그러나, 예를 들면, 입사광 신호의 부존재로 광신호 축적 기간 TCHG동안 전위 강하가 0일 경우에는, 주목 프레임 F(n+1)에서의 제1 리셋 기간 TR1직전의 광다이오드 전위는 ψPD(A)로 남는다. 주목 프레임 F(n+1)에서의 제1 리셋 기간 TR1동안 생성된 서브 스레숄드 전류로 인해, 광다이오드 전위는, 상기 ψPD(A)보다 △V2(도6참조) 만큼 낮은 ψPD(C)로 된다. 또한, 입사광 신호가 작아서 광신호 축적 기간 TCHG동안 전위 강하가 0에서 △V1까지의 범위 내일 경우에는, 주목 프레임 F(n+1)에서의 제1 리셋 기간 TR1직후의 광다이오드 전위는, ψPD(B)와 ψPD(C) 사이의 값으로 된다.
도7은, 입사광 세기가 변할 때, 주목 프레임의 제1 리셋 기간 TR1직후의 광다이오드 전위(포텐셜)의 변화를 나타내고 있다. 또한, 주목 프레임의 제1 리셋 기간 TR1직전의 광다이오드 전위를, 독출 신호 레벨로서 ψPD(S)로 나타낸다. 또한, 주목 프레임의 제1 리셋 기간 TR1직후의 광다이오드 전위를, 리셋 레벨로서 ФPD(R)로 나타낸다. 이 때, 화소 출력 신호 Veff는, 다음 식(5)로 표현된다.
Veff = ψPD(R) - ψPD(S) …(5)
도7에 나타낸 바와 같이, ψPD(S)는, ψPD(A)를 초기치로 하여, 입사광 세기가 증가하는 것에 비례하여 선형적으로 감소된다. 입사광의 세기가, ψPD(S)가 ψPD(A)로부터 △V1 이상 변하는 P0이상일 경우, 일정치 ψPD(B)로 된다. 그러나, 입사광의 세기가 P0이하일 경우, ψPD(R)은, 입사광 세기가 감소함에 따라 상승하고, 입사광 세기 0에 도달할 때, ψPD(A)보다 △V2만큼 더 높은 ψPD(C)로 된다. 따라서, 화소 출력 신호 Veff는, 입사광 세기가 Po 이상일 경우, 입사광 세기에 대해 선형적으로 변화하지만, 입사광 세기가 P0이하일 경우, 입사광 세기에 대해 선형적으로 변화하지 않는다. 즉, 입사광 세기가 낮을 때(입사광 세기가 0에서 P0범위일 때), 입사광 신호에 대해, 출력 신호의 선형성은 유지되지 않는다.
따라서, 이하의 실시예에서는, 간단한 구성으로, 리셋 노이즈와 잔상의 양자를 감소시킬 수 있는 동시에, 입사광 신호에 대한 출력 신호의 선형성을 유지할 수 있는 증폭형 고체 촬상장치에 대해 설명한다.
본 실시예는, 이전 실시예에 비해, 리셋 게이트선(8)을 통해, 리셋용 MOS 트랜지스터(2)의 게이트에, 후술하는 V1, V2 및 V4의 3값(도8에 나타낸)을 취한 펄스형 구동 전압 ФRG가 인가되는 점이 상이하다. 그 이외에는, 이전 실시예와 같다.
도12는, 상기 구동 전압 ФRG을 생성하는 전압 설정부로서의 리셋 게이트 전압 생성 회로의 구성을 나타내고 있다. 상기 리셋 게이트 전압 생성 회로는, 노드(311)에 각각 일방의 단자가 접속된 P채널형 MOS 트랜지스터(301,302) 및 N채널형 MOS 트랜지스터(303)와, 상기 트랜지스터(303)에 직렬로 접속된 N채널형 MOS 트랜지스터(304)를 구비하고 있다. P채널형 MOS 트랜지스터(301,302)의 타방의 단자는 각각 잔압원 V1 및 V2에 접속되어 있다. N채널형 MOS 트랜지스터(304)의 나머지 단자는 전압원 V4에 접속되어 있다. P채널형 MOS 트랜지스터(301,302)의 백게이트는 전압원 VD에 각각 접속되어 있고, N채널형 MOS 트랜지스터(303,304)의 백게이트는 그라운드(전위 0)에 각각 접속되어 있다. 각 전압원이 공급하는 V1,V2,V4 및 VD의 관계는, VD>V1>V2>V4>0 이다.
P채널형 MOS 트랜지스터(301)와 N채널형 MOS 트랜지스터(303)의 게이트에는, 상기 VD와 0의 두 값을 취하는 제어 펄스 신호 ФR1가 인가되고, P채널형 MOS 트랜지스터(302)와 N 채널형 MOS 트랜지스터(303)의 게이트에는 VD와 0의 두 값을 취하는 제어 펄스 신호 ФR2가 인가된다.
도1a에 나타낸 CPU(90)가 도13에 나타낸 타이밍에 따라 제어 펄스 신호 ФR1및 ФR2를 순차적으로 인가함으로써, 상기 전압 V1, V2 및 V4 값을 취하는 펄스형 구동 전압 ФRG가 노드(311)로부터 출력된다.
도8a는, CPU90의 제어에 의한 주어진 화소의 동작 타이밍을 나타내고 있다. 여기서, ФSEL은 화소 선택선(7)에 인가되는 신호, ФRG은 리셋 게이트선(8)에 인가되는 신호, ФRD은 드레인선(6)에 인가되는 신호를 나타낸다. 도8b는 도8a에 나타낸 타이밍에 따른 광다이오드(4)의 전위 ψPD의 변화를 나타낸다. 1화면을 주사하는 기간은 프레임 F로 나타낸다. 또한, 이전 실시예와 같이, 참조 기호 (n), (n+1), …은 프레임 번호에 해당하고, 선행 프레임은 F(n), 후속하는 주목 프레임은 F(n+1)로 표현되어 있다.
상기 2차원 이미지 센서는, 프레임 F마다, 신호 레벨 독출 기간 TS1, 제1 리셋 기간 TR1, 리셋 레벨 독출 기간 TS2, 제2 리셋 기간 TR2및 제3 리셋 기간 TR3를상기 순서대로 반복한다. 제1 리셋 기간 TR1및 제3 리셋 기간 TR3에 있어서, 리셋용 MOS 트랜지스터(2)는 소프트 리셋 동작을 행하도록 설정되어 있는 한편, 제2 리셋 기간 TS2에 있어서는, 리셋용 MOS 트랜지스터(2)가 하드 리셋 동작을 행하도록 설정되어 있다. 또한, 리셋 게이트 전위 ФRG의 값은, 제1 리셋 기간 TR1에서는 V1, 제2 및 제3 리셋 기간 TS2에서는 V2, 그 외 기간 TR3에서는 V4이다.
이하에서는, 프레임 F(n+1)에 주목하여 설명한다.
i)우선, 신호 레벨 독출 기간 TS1에 있어서, 신호 ФSEL는 하이로 되고, 화소 선택용 MOS 트랜지스터(3)가 온으로 된다. 그 결과, 광다이오드(4)의 전위 레벨이 신호 증폭용 MOS 트랜지스터(1)와 화소 선택용 MOS 트랜지스터(3)를 통해, 신호선(5)에 신호 Vout로서 독출된다.
여기서, 선행 프레임 F(n)에 있어서, 최후에 행해진 리셋 동작은, 제3 리셋 기간 TR3의 소프트 리셋 동작이다(리셋 게이트 전위 ФRG=V2). 상기 소프트 리셋 동작은 하드 리셋 동작으로 계승되어 행해지기 때문에, 상기 소프트 리셋 동작에 의해 광다이오드(4)가 도달하는 전위 ψPD(A)는, 입사광 세기에 관계없이, 항상 일정하게 된다(도9의 포텐셜 다이어그램 참조).
선행 프레임 F(n)의 제3 리셋 기간 TR3으로 계승하여 광다이오드(4)에 전하를 축적하는 광신호 축적 기간 TCHG의 경과 후, 주목 프레임 F(n+1)의 신호 레벨 독출 기간 TS1에서는, 광다이오드(4)에 축적된 전하에 의해 얻어지는 전위 레벨 ψPD(S)가 독출된다(이 때 독출된 신호를 "독출 신호 레벨"이라고 한다.).
ii)다음, 제1 리셋 기간 TR1에서는, 신호 ФSEL이 로우로 되고, 화소 선택용 MOS 트랜지스터(3)가 오프로 된다. 다음, 리셋용 MOS 트랜지스터(2)는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정되어 있다(리셋 게이트 전위 ФRG=V1).
V1≥V2 이기 때문에, 하드 리셋 동작으로 계승하여 소프트 리셋 동작을 행한 경우와 같이, 상기 소프트 리셋 동작에 의해 광다이오드(4)가 도달하는 전위 ψPD(D)는, 입사광 세기(즉, 광신호 축적 기간 TCHG동안 광다이오드(4)에 축적된 전하량)에 관계 없이, 일정해 진다.
또한, 상기 광다이오드 전위 ψPD(D)가 입사광 세기와 독립적인 것을 확인하기 위해, ｜V1-V2｜의 값을, 제3의 리셋 기간 TR3(리셋 게이트 전위 ФRG=V2일 때)에 있어서의 채널 포텐셜 ψ(V2)와 광다이오드(4)가 도달하는 전위 ψPD(A) 사이의 차 △V1보다 크게 설정하는 것이 바람직하다.
iii) 다음, 리셋 레벨 독출 기간 TS2에서는, 신호 ФSEL가 하이로 되고, 화소 선택용 MOS 트랜지스터(3)가 온으로 된다. 그 결과, 광다이오드(4)의 전위 레벨 ψPD(R)가 신호 증폭용 MOS 트랜지스터(1) 및 화소 선택용 MOS 트랜지스터(3)를 통해 신호선(5)으로 독출된다. 이 때 독출된 신호 ψPD(R)를 "독출 리셋 레벨"이라 한다.
여기서, 소프트 리셋 동작에서는 메모리 효과 때문에, 선행 프레임 F(n)에서의 최후의 소프트 리셋 동작 후의 리셋 노이즈와, 주목 프레임 F(n+1)에서의 최초의 소프트 리셋 동작 후의 리셋 노이즈 사이에는 상관성이 생긴다. 따라서, 상관 2중 샘플링(CDS)동작을 행하여, 상기 독출 신호 레벨 ψPD(S)과 독출 리셋 레벨 ψPD(R) 사이의 차(이를 "화소 출력 신호" 라 한다) Veff를 얻으면, 리셋 노이즈가 대폭 감소된다. 또한, 이 경우에 있어서, 화소 출력 신호 Veff는,
Veff = ψPD(R)-ψPD(S)
로 표현된다.
상기한 바와 같이, 선행 프레임 F(n)에서의 제3 리셋 기간 TR3의 소프트 리셋 동작에 의해 광다이오드(4)가 도달하는 전위와, 주목 프레임에서의 제1 리셋 기간 TR1의 소프트 리셋 동작에 의해 광다이오드(4)가 도달하는 전위(독출 리셋 레벨) 모두, 입사광 세기(즉, 광신호 축적 기간 TCHG동안 광다이오드(4)에 축적된 전하량)에 관계 없이, 일정하게 된다. 따라서, 도10에 나타낸 바와 같이, 독출 신호 레벨 ψPD(S)와 독출 리셋 레벨 ψPD(R) 사이의 차로 표현되는 화소 출력 신호 Veff를, 입사광 세기에 대해 선형적으로 변화시킬 수 있다.
iv)다음, 제2 리셋 기간 TR2에서는, 신호 ФSEL가 로우로 되고, 화소 선택용 트랜지스터(3)가 오프로 된다. 다음, 리셋용 MOS 트랜지스터(2)는 광다이오드(4)의 전위를 드레인 전위로 고정하는 하드 리셋 동작을 행하도록 설정되어 있다. 광다이오드(4)의 전위가 드레인 전위로 고정되기 때문에, 상기 단계에서 잔상의 문제점이 해결될 수 있다.
v)그 후, 제3 리셋 기간 TR3에서는, 리셋용 MOS 트랜지스터(2)는 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하도록 설정되어 있다(리셋 게이트 전위 ФRG=V2). 상기 소프트 리셋 동작이 행해진 후, 광다이오드(4)에 축적된 전하는, 프레임 F(n+1)의 직후 프레임에서 독출된다.
이 경우, 제2 리셋 기간 TR2에서 잔상의 문제가 해결되기 때문에, 잔상은 1프레임에만 한정된다. 따라서, 잔상이 감소되어, 실용상 문제가 없어진다.
또한, 프레임 F마다, 신호 레벨 독출 기간 TS1, 제1 리셋 기간 TR1, 리셋 레벨 독출 기간 TS2, 제2 리셋 기간 TR2및 제3 리셋 기간 TR3을 상기 순서대로 반복하는 제어는, CPU90에 의해 용이하게 실현될 수 있다. 따라서, 상기 2차원 이미지 센서는, 특별한 부품 등을 사용하지 않고, 간단하게 구성된다.
상기 예에서는, 증폭용 MOS 트랜지스터(1)의 드레인과 리셋용 MOS 트랜지스터(2)의 드레인이 열단위로 각각 공유 드레인선(6)에 접속되어 있지만, 본 발명은 이에 한정되지 않고, 도1b에 나타낸 바와 같이, 개별선으로 제공되어도 된다. 도1b의 예에서는, 리셋용 MOS 트랜지스터(2)의 드레인은 행방향으로 연장되는 리셋 드레인선(61)에 행단위로 각각 접속되어 있다. 도시하지 않은 제3 주사 회로에 의해, 2개의 펄스형 구동 전압 ΦRD가 리셋 드레인선(61)을 통해, 리셋용 MOS 트랜지스터(2)의 드레인에 행단위로 순차적으로 인가된다. 이로써, 리셋용 MOS 트랜지스터(2)의 드레인 전위가 행단위로 제어될 수 있다. 한편, 증폭용 MOS 트랜지스터(1)의 드레인은 열방향으로 연장되는 드레인선(62)에 열단위로 각각 접속되어 있다. 드레인선(62)을 통해 증폭용 MOS 트랜지스터(1)의 드레인에 DC전위 VD가 인가된다. 상기 도1b의 회로는, 증폭용 MOS 트랜지스터(1)의 드레인 전위가 VD로 고정되어 있는 것 외에는, 도8a, 도8b, 도9 및 도10을 참조하여 설명한 바와 같이 동작한다.
또한, 트랜지스터(1,2,3)로서는, N채널형 MOS 트랜지스터 이외에 전계 효과 트랜지스터를 사용할 수도 있다.
도8a에 나타낸 리셋 게이트 전위 ΦRG가 취하는 값, V2와 V4의 차 ｜V2-V4｜는, 임의로 설정가능하다. ｜V2-V4｜의 값이 충분히 큰 경우에는, 광신호 축적 기간 TCHG동안 광전변환되는 신호 전하는, 광다이오드(4)에 선형적으로 축적된다. 즉, 상기 증폭형 고체 촬상장치는, 도11의 참조 번호 80으로 나타낸 바와 같이, 실질적으로 입사광 세기의 전역에서 리니어형 광전 변환 특성을 나타낸다. ｜V2-V4｜가 감소하여 특정 범위 내로 되면, 도11의 참조번호 81로 나타낸 바와 같이, 입사광세기가 큰 영역에서 서브 스레숄드 동작으로 되고, 광다이오드(4)의 전위는 입사광 세기에 대해 대수적으로 변한다. 즉, 상기 증폭형 고체 이미지 촬상장치는 리니어형 광전 변환 특성과 대수형 광전 변환 특성을 함께 구비한 특성을 나타낸다. ｜V2-V4｜의 값이 충분히 작은 경우에는, 실질적으로 입사광 세기의 전영역에서 서브 스레숄드 동작으로 되고, 광다이오드(4)의 전위는 입사광 세기에 대해 대수적으로 변화한다. 즉, 상기 증폭형 고체 촬상장치는, 실질적으로 입사광 세기의 전영역에서 대수형 광전 변환 특성을 나타낸다. 이에 따라, ｜V2-V4｜의 값을 특정 범위 내로 설정하면, 입사광 세기가 높은 영역에서 서브 스레숄드 동작으로 되어 대수형 광전 변환 특성을 나타내는 한편, 입사광 세기가 낮은 영역에서 리니어형 광전 변환 특성을 나타낸다. 이로써, 상기 증폭형 고체 촬상장치는, 대수 변환형 이미지 센서나, 선형 변환형 이미지 센서 중, 어느 것에도 사용할 수 있게 된다.
상기 제2 리셋 기간 TR2와 제3 리셋 기간 TR3에, 상이한 리셋 게이트 전위 ΦRG를 할당할 수도 있고, 이 경우, 제3 리셋 기간 TR3에 있어서의 리셋 게이트 전위 ΦRG를 V3(단, V3≠V2)로 설정될 수 있다. 이러한 경우, 다음 두 식을 만족하면, 본 발명의 효과가 얻어질 수 있다.
｜V1-Vt｜≥｜V2-Vt｜>｜V4-Vt｜
｜V1-Vt｜≥｜V3-Vt｜>｜V4-Vt｜
즉, 간단한 구성으로 리셋 노이즈와 잔상의 양자를 감소시키는 동시에, 입사광 신호에 대한 출력 신호의 선형성을 유지할 수 있다. 단, 상기 실시예와 같이, 제2 리셋 기간 TR2와 제3 리셋 기간 TR3에서 리셋 게이트 전위 ΦRG를 공통(V3=V2)으로 하면, 리셋 게이트 전위 ΦRG를 생성하는 회로를 간소화할 수 있다.
이로써, 상기 증폭형 고체 촬상장치는, 대수 변환형 이미지 센서나, 선형 변환형 이미지 센서 중, 어느 것에도 사용할 수 있게 된다.

Claims (16)

  1. 각 화소가 적어도 광전 변환 영역, 상기 광전 변환 영역의 전위가 나타내는 신호를 증폭하는 신호 증폭용 전계 효과 트랜지스터, 상기 광전 변환 영역의 전하를 드레인으로 방전하기 위한 리셋용 전계 효과 트랜지스터 및 화소 선택용 전계 효과 트랜지스터로 구성되는, 복수 배열된 화소들과;
    상기 광전 변환 영역의 전위 레벨을 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출하는 신호 레벨 독출 기간,
    상기 리셋용 전계 효과 트랜지스터에 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하는 제1 리셋 기간,
    상기 제1 리셋 기간의 소프트 리셋 동작에 의해 상기 광전 변환 영역이 도달한 전위 레벨이 상기 신호 증폭용 전계 효과 트랜지스터를 통해 독출되는 리셋 레벨 독출 기간,
    상기 광전 변환 영역의 전위를 드레인 전위로 고정하도록 상기 리셋용 전계 효과 트랜지스터가 하드 리셋 동작을 행하는 제2 리셋 기간, 및
    상기 리셋용 전계 효과 트랜지스터에 서브 스레숄드 전류에 의한 소프트 리셋 동작을 행하는 제3 리셋 기간을 상기 순서대로 반복하도록, 각 화소의 프레임마다 제어를 행하는 제어부를 포함하는 증폭형 고체 촬상장치.
  2. 제1항에 있어서,
    신호 레벨 독출 기간에 독출된 신호와 리셋 레벨 독출 기간에 독출된 신호 사이에서 상관 2중 샘플링 동작을 행하는 상관 2중 샘플링부를 더 포함하는 증폭형 고체 촬상장치.
  3. 제1항에 있어서,
    복수의 화소들이 매트릭스 형태로 배열되고,
    리셋용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 리셋 게이트선에 행단위로 각각 접속되고,
    상기 리셋 게이트선을 통해 상기 리셋용 전계 효과 트랜지스터의 게이트에 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제1 주사 회로가 제공되는 증폭형 고체 촬상장치.
  4. 제3항에 있어서,
    화소 선택용 전계 효과 트랜지스터의 일방의 단자는 열방향으로 연장되는 신호선에 열단위로 각각 접속되고,
    화소 선택용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 화소 선택선에 행단위로 각각 접속되고,
    상기 화소 선택선을 통해 상기 화소 선택용 전계 효과 트랜지스터의 게이트에 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제2 주사 회로가 제공되는 증폭형 고체 촬상장치.
  5. 제3항에 있어서,
    상기 리셋용 전계 효과 트랜지스터의 드레인은 열방향으로 연장되는 드레인선에 열단위로 각각 접속되고,
    상기 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 2개의 펄스형 구동 전압을 인가하는 전압 인가부가 제공되는 증폭형 고체 촬상장치.
  6. 제5항에 있어서,
    증폭용 전계 효과 트랜지스터의 드레인은 열단위로 각각 상기 드레인선에 접속되어 있는 것을 특징으로 하는 증폭형 고체 촬상장치.
  7. 제3항에 있어서,
    리셋용 전계 효과 트랜지스터의 드레인은 행방향으로 연장되는 리셋 드레인선에 행단위로 각각 접속되고,
    리셋 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제3 주사 회로가 제공되는 증폭형 고체 촬상장치.
  8. 제1항에 있어서,
    제1 리셋 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압을V1, 제2 리셋 기간 및 제3 리셋 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압을 V2, 제1 및 제2 리셋 기간 이외의 기간에 있어서의 리셋용 전계 효과 트랜지스터의 게이트 전압을 V4, 리셋용 전계 효과 트랜지스터의 스레숄드 게이트 전압을 Vt로 나타낼 때,
    ｜V1-Vt｜≥｜V2-Vt｜>｜V4-Vt｜
    인 관계를 만족하도록 상기 전압 V1, V2 및 V4를 설정하는 전압 설정부를 더 포함하는 증폭형 고체 촬상장치.
  9. 제8항에 있어서,
    제1 리셋 기간 직후의 광전 변환 영역의 전위가 광전 변환 영역으로 입사하는 입사광의 세기에 관계없이 일정하게 되도록, 전압 설정부가｜V1-V2｜의 값을 특정치보다 크게 설정하는 것을 특징으로 하는 증폭형 고체 촬상장치.
  10. 제8항에 있어서,
    입사광의 세기에 대한 광전 변환 영역의 전위 변화가, 입사광의 세기가 작을 때에는 선형적인 한편, 입사광의 세기가 클 때에는 대수적으로 변하도록, 전압 설정부가 ｜V2-V4｜의 값을 특정 범위 내로 설정하는 것을 특징으로 하는 증폭형 고체 촬상장치.
  11. 제8항에 있어서,
    신호 레벨 독출 기간에 독출된 신호와 리셋 레벨 독출 기간에 독출된 신호 사이에서 상관 2중 샘플링 동작을 행하는 상관 2중 샘플링부를 더 포함하는 증폭형 고체 촬상장치.
  12. 제8항에 있어서,
    복수의 화소들이 매트릭스 형태로 배열되고,
    리셋용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 리셋 게이트선에 행단위로 각각 접속되고,
    전압 설정부는, 리셋 게이트선을 통해 리셋용 전계 효과 트랜지스터의 게이트에 행단위로, 상기 V1, V2 및 V4인 3개의 펄스형 구동 전압을 순차적으로 인가하는 제1 주사 회로를 포함하는 증폭형 고체 촬상장치.
  13. 제12항에 있어서,
    화소 선택용 전계 효과 트랜지스터의 일방의 단자는 열방향으로 연장되는 신호선에 열단위로 각각 접속되고,
    화소 선택용 전계 효과 트랜지스터의 게이트는 행방향으로 연장되는 화소 선택선에 행단위로 각각 접속되고,
    상기 화소 선택선을 통해 상기 화소 선택용 전계 효과 트랜지스터의 게이트에 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제2 주사 회로가 제공되는 증폭형 고체 촬상장치.
  14. 제12항에 있어서,
    리셋용 전계 효과 트랜지스터의 드레인은 열방향으로 연장되는 드레인선에 열단위로 각각 접속되고,
    상기 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 2개의 펄스형 구동 전압을 인가하는 전압 인가부가 제공되는 증폭형 고체 촬상장치.
  15. 제14항에 있어서,
    증폭용 전계 효과 트랜지스터의 드레인은 열단위로 각각 상기 드레인선에 접속되어 있는 것을 특징으로 하는 증폭형 고체 촬상장치.
  16. 제12항에 있어서,
    리셋용 전계 효과 트랜지스터의 드레인은 행방향으로 연장되는 리셋 드레인선에 행단위로 각각 접속되고,
    상기 리셋 드레인선을 통해 상기 리셋용 전계 효과 트랜지스터의 드레인에 행단위로 2개의 펄스형 구동 전압을 순차적으로 인가하는 제3 주사 회로가 제공되는 증폭형 고체 촬상장치.
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