KR20050000563A - 반도체 소자의 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터 제조 방법을 개시한다. 이에 의하면, 실리콘 기판의 하부 절연막 상에 제 1 금속배선의 패턴을 형성시키고, 상기 제 1 금속배선과 함께 상기 하부 절연막 상에 상부 절연막을 증착시키고, 상기 상부 절연막의 일부분에 상기 제 1 금속배선의 패턴을 노출시키는 비아홀을 형성시키고, 상기 비아홀 내에만 유전막과 확산방지층 및 텅스텐 플러그를 형성시키고, 상기 텅스텐 플러그 상에 제 2 금속배선의 패턴을 형성시킨다. 상기 유전막을 고밀도 플라즈마 화학 기상 증착 공정에 의해 증착시키므로 상기 비아홀의 하측 모서리에 상기 유전막을 충분히 두껍게 형성시킬 수 있다.
따라서, 본 발명은 상기 비아홀의 하측 모서리에서 상, 하부 전극간의 전기적인 단락을 방지할 수 있다. 그 결과, MIM(metal-insulator-metal) 구조의 커패시터의 신뢰성이 향상되고 나아가 반도체 소자의 수율이 향상될 수 있다.
Description
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 비아홀 내의 하측 모서리에 유전막을 충분히 두껍게 증착시킴으로써 상, 하부 전극간의 전기적인 단락을 방지하도록 한 반도체 소자의 커패시터 제조 방법에 관한 것이다.
일반적으로, 정확성이 높은 아나로그 커패시터를 확보하는 것은 진보된 아나로그 씨모스(advanced analog CMOS) 기술, 특히 아나로그/디지털 (analog/digital: A/D) 콘버터 또는 스위칭 커패시터 필터(switched capacitor filter) 분야의 핵심요소로서 고농도 도핑된 실리콘-절연체-실리콘(heavily doped silicon-insulator-silicon)의 형태로 구현되고 있다.
한편, 모스에프이티(MOSFET)가 소형화됨에 따라 커패시터의 충분한 유전 용량을 확보하기 위해서는 커패시터 유전막의 두께 감소가 필수적이지만, 두께 감소가 커패시터의 전압 효율(voltage coefficient)을 증가시키는데, 이는 아날로그 회로의 정밀도를 악화시킨다. 그러므로, 양호한 전압 효율 및 누설 특성을 유지하기 위해서는 커패시터의 박막화뿐만 아니라 그 특성에 맞는 물질을 개발하는 것이 절실히 요구된다. 이에 대한 새로운 대안으로서 전극 자체의 공핍이 없는 금속-절연체-금속(metal-insulator-metal: MIM) 구조의 커패시터가 주목을 받고 있다.
종래의 MIM 구조의 커패시터는 도 1에 도시된 바와 같이, 실리콘 기판(10) 상에 하부 절연막(20)이 증착/평탄화되고, 상기 하부 절연막(20) 상에 제 1 금속배선(30)을 위한 도전층(31) 및 확산방지층(33)이 동일 패턴의 적층 구조로 형성된다. 상기 확산방지층(33)을 포함한 상기 하부 절연막(20) 상에 상부 절연막(40)이 적층/평탄화되고, 상기 상부 절연막(40)의 일부분에 상기 확산방지층(33)의 표면을 노출시키기 위한 비아홀(41)이 형성된다. 상기 비아홀(41) 내의 확산방지층(33) 및 상기 비아홀(41)의 측면 상에 유전막(50)이 형성되고, 상기 유전막(50) 상에 상부 전극용 금속층(60)이 형성되고, 상기금속층(60) 상에 도전성 플러그(70)가 형성되며 상기 상부 절연막(40)과 평탄화를 이룬다. 상기 도전성 플러그(70) 상에 제 2 금속배선(80)을 위한 도전층(81) 및 확산방지층(83)이 동일 패턴의 적층 구조로 형성된다.
그런데, 종래에는 상기 유전막(50)이 도시되지 않았지만 산화막/질화막의 2층으로 구성되는 것이 일반적이다. 그러나, 상기 산화막이 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정에 의해 증착되어 왔기 때문에 상기 산화막의 갭 필링(gap filling) 능력이 우수하지 못하다.
그러므로, 상기 산화막이 상기 비아홀의 저면과 측면이 접하는 모서리 부분에서 나머지 부분보다 얇은 두께로 증착되고, 심한 경우에는 전혀 증착되지 않을 가능성이 높다. 이는 도 2에 도시된 바와 같이, 상기 비아홀(41)의 하측 모서리에서 상기 확산방지층(33)과 상기 금속층(60)의 전기적인 단락을 가져온다. 그 결과, 상기 MIM 구조의 커패시터의 신뢰성이 저하되므로 반도체소자의 신뢰성이 저하되고 반도체 소자의 수율이 저하된다.
따라서, 본 발명의 목적은 유전막용 산화막의 갭 필링을 향상시킴으로써 상부전극과 하부전극의 전기적인 단락을 방지하는데 있다.
본 발명의 다른 목적은 MIM 구조의 커패시터의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율 저하를 방지하는데 있다.
도 1은 종래 기술에 의한 금속-절연체-금속(metal-insulator-metal: MIM) 구조의 커패시터를 나타낸 단면 구조도.
도 2는 도 1의 커패시터의 상, 하부 전극용 금속층이 전기적으로 단락된 예를 나타낸 요부 확대도.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 커패시터 제조 방법은
실리콘 기판 상의 하부 절연막에 제 1 금속배선의 패턴을 형성시키는 단계; 상기 하부 절연막과 함께 상기 제 1 금속배선의 패턴 상에 상부 절연막을 형성시키는 단계; 상기 상부 절연막의 일부분에 하부 전극을 위한 상기 제 1 금속배선의 패턴을 노출시키는 비아홀을 형성시키는 단계; 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 상기 비아홀의 내부와 함께 상기 상부 절연막 상에 유전막을 형성시키는 단계; 및 상기 유전막 상에 상부 전극을 위한 도전층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 유전막을 형성시키는 단계는
상기 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 상기 비아홀의 내부와 함께 상기 상부 절연막 상에 산화막을 형성시키는 단계; 및 상기 산화막 상에 질화막을 증착시키는 단계를 포함할 수 있다.
바람직하게는, 상기 산화막을 0.26~0.34의 에칭/증착율 조건에서 증착시킬 수가 있다. 상기 산화막을 270~330Å의 두께로 증착시키는 것이 바람직하다.
이하, 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 3a 내지 도 3e는 본 발명에 의한 반도체 소자의 커패시터 제조 방법을 나타낸 단면 공정도이다.
도 3a를 참조하면, 먼저, 반도체 기판, 예를 들어 실리콘 기판(10) 상에 하부 절연막(20)을 형성시킨다. 여기서, 상기 하부 절연막(20)은 공지된 화학 기상 증착 공정에 의해 증착될 수 있는 산화막이나 고온산화막(HTO)과 같은 절연막으로 구성될 수 있고 또한 이들 산화막의 조합으로 구성될 수 있다. 상기 하부 절연막(20)의 표면은 화학적 기계적 연마 공정에 의해 평탄화된다. 한편, 상기 실리콘 기판(10)에는 도면에 도시하지 않았으나 트랜지스터를 비롯한 여러 가지 형태의 요소들이 미리 형성되어 있을 수 있고, 추가로 상기 요소들 상에 절연막을 개재한 상태로 금속배선들이 형성되어 있을 수 있다.
상기 하부 절연막(20)의 일부 영역 상에 제 1 금속배선(30)의 패턴을 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 하부 절연막(20) 상에 상기 제 1 금속배선(30)의 패턴을 위한 도전층, 예를 들어 알루미늄층(31)을 증착한 후 상기 알루미늄층(31) 상에 확산방지층, 예를 들어 Ti/TiN층(33)을 증착한다. 이때, 상기 Ti층을 50~500Å의 두께로, 상기 TiN층을 100~1500Å의 두께로 증착시키는 것이 바람직하다.
여기서, 상기 Ti/TiN층(33)은 상기 알루미늄층(31)의 알루미늄 원자가 도 3b의 상부 절연막(40)으로 확산하는 것을 방지하기 위한 금속층으로서, 상기 Ti/TiN층(33) 대신에 사용 가능한 통상적인 재질의 금속층으로 형성시킬 수도 있다.
그런 다음, 사진식각공정을 이용하여 상기 알루미늄층(31) 및 상기 Ti/TiN층(33)을 상기 금속배선(30)의 패턴으로 형성시킨다. 이때, 상기 금속배선(30)은 도시되지 않은 상기 하부 절연막(20)의 콘택홀(또는 비아홀) 내의 플러그를 거쳐 상기 실리콘 기판(10)에 전기적으로 연결되어 있음은 자명한 사실이다.
도 3b를 참조하면, 상기 금속배선(30)을 포함한 상기 하부 절연막(20) 상에 공지된 화학 기상 증착 공정에 의해 상부 절연막(40)을 증착시킨 후 상기 상부 절연막(40)의 표면을 예를 들어 화학적 기계적 연마 공정에 의해 평탄화시킨다. 여기서, 상기 상부 절연막(40)은 산화막이나 고온산화막(HTO)과 같은 절연막으로 구성될 수 있고 또한 이들 산화막의 조합으로 구성될 수 있다.
그런 다음, 사진식각공정을 이용하여 커패시터를 형성할 영역의 상부 절연막(40)에 비아홀(41)을 형성시킴으로써 상기 커패시터의 하부전극을 위한 상기 Ti/TiN층(33)의 일부분을 노출시킨다. 이때, 상기 비아홀(41)의 측면을 경사면으로 형성시키는 것이 바람직하다.
이어서, 상기 비아홀(41)의 내부와 함께 상기 상부 절연막(40) 상에 커패시터의 유전막(50)을 증착시킨다. 이때, 상기 유전막(50)은 도면에 도시하지 않았으나 하층의 산화막과 상층의 질화막으로 구성되는 것이 일반적인데, 본 발명에서는 상기 산화막을 종래의 플라즈마 강화 화학 기상 증착 공정 대신에 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDPCVD) 공정에 의해 270~330Å의 두께로 증착시킨다. 이때, 에칭/증착율은 0.26~0.34의 범위가 바람직하다. 상기 질화막은 종래와 마찬가지로 플라즈마 강화 화학 기상 증착 공정에 의해 증착시킨다.
따라서, 본 발명은 상기 산화막을 상기 비아홀(41)의 하측 모서리, 즉 상기 Ti/TiN층(33)과 상기 비아홀(41)의 측면이 접하는 부분에서도 충분히 두꺼운 두께로 증착시킬 수 있다. 이는 상기 고밀도 플라즈마 화학 기상 증착 공정이 종래의 플라즈마 강화 화학 기상 증착 공정보다 우수한 산화막의 갭 필링 능력을 갖고 있기 때문이다. 따라서, 본 발명은 MIM 구조의 커패시터의 상부 전극과 하부 전극의 전기적인 단락을 방지할 수 있다.
그런 다음, 상기 유전막(50) 상에 커패시터의 상부 전극을 위한 확산방지층과 같은 도전층, 예를 들어 Ti/TiN층(60)을 형성시킨다. 여기서, 상기 확산방지층을 상기 Ti/TiN층(60) 대신에 사용 가능한 재질의 금속층으로 형성시킬 수도 있다. 상기 Ti층을 50~500Å의 두께로, 상기 TiN층을 100~1500Å의 두께로 증착시키는 것이 바람직하다.
이어서, 상기 Ti/TiN층(60) 상에 도 3c의 제 1 플러그를 위한 도전층, 예를 들어 텅스텐층(71)을 증착시킨다. 물론, 상기 텅스텐층 대신에 사용 가능한 재질의 금속층을 사용하는 것도 가능하다.
한편, 상기 유전막(50), Ti/TiN층(60) 및 텅스텐층(71)이 상기 비아홀(41)을 완전히 채우지 않도록 이들 층의 두께를 조절하는 것이 바람직하다.
도 3c를 참조하면, 화학적 기계적 연마 공정이나 에치백 공정을 이용하여 상기 비아홀(41) 내에만 상기 유전막(50), Ti/TiN층(60) 및 텅스텐층(71)을 남기고 상기 비아홀(41) 외측의 유전막(50), Ti/TiN층(60) 및 텅스텐층(71)을 모두 제거시킨다.
도 3d를 참조하면, 상기 비아홀(41)의 내부와 함께 상기 상부 절연막(40) 상에 제 2 플러그를 위한 도전층, 예를 들어 텅스텐층(73)을 증착시킨다. 이때, 상기 텅스텐층(73)을 상기 비아홀(41)에 완전히 채울 수 있는 충분한 두께로 증착시키는 것이 바람직하다.
이어서, 화학적 기계적 연마 공정이나 에치백 공정을 이용하여 상기 비아홀(41) 내에만 상기 유전막(50), 금속층(60) 및 텅스텐층(71),(73)을 남기고 상기 비아홀(41) 외측의 상기 유전막(50), 금속층(60) 및 텅스텐층(71),(73)을 모두 제거시킨다. 따라서, 상기 텅스텐층(71),(73)으로 구성된 도전성 플러그(70)가 상기 비아홀(41) 내에 형성되며 상기 상부 절연막(40)에 평탄화를 이룬다.
한편, 상기 비아홀(41) 내에 상기 플러그(70)를 위한 텅스텐층을 1번의 증착공정에 의해 채우는 것도 가능하나, 상기 비아홀(41)의 폭이 넓은 경우에는 2번 이상의 증착공정에 의해 채우는 것이 바람직하다.
도 3e를 참조하면, 상기 플러그(70)와 함께 상기 상부 절연막(40) 상에 제 2 금속배선(80)의 패턴을 형성시킨다. 이를 좀 더 상세히 언급하면, 상기 비아홀(41) 내의 금속층과 함께 상기 상부 절연막(40) 상에 상기 제 2 금속배선(80)의 패턴을 위한 도전층, 예를 들어 알루미늄층(81)을 증착한 후 상기 알루미늄층(81) 상에 확산방지층, 예를 들어 Ti/TiN층(83)을 증착한다. 이때, 상기 Ti층을 50~500Å의 두께로, 상기 TiN층을 100~1500Å의 두께로 증착시키는 것이 바람직하다.
여기서, 상기 Ti/TiN층(83)은 상기 알루미늄층(81)의 알루미늄 원자가 상기 제 2 금속배선(80)의 패턴 상에 형성될 절연막(도시 안됨)으로 확산하는 것을 방지하기 위한 금속층으로서, 상기 Ti/TiN층(83) 대신에 사용 가능한 통상적인 재질의 금속층으로 형성시킬 수도 있다.
이후, 사진식각공정을 이용하여 상기 알루미늄층(81) 및 상기 Ti/TiN층(83)을 상기 금속배선(80)의 패턴으로 형성시킴으로써 본 발명의 MIM 구조의 커패시터를 완성시킨다.
따라서, 본 발명은 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 비아홀의 하측 모서리에도 MIM 구조의 커패시터의 유전막을 충분히 두껍게 증착시키므로 상기 비아홀의 하측 모서리에서 상, 하부 전극간의 전기적인 단락을 방지시킬 수가 있다. 이는 MIM 구조의 커패시터의 신뢰성을 향상시키고 나아가 반도체 소자의 수율을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 커패시터 제조 방법은 실리콘 기판의 하부 절연막 상에 제 1 금속배선의 패턴을 형성시키고, 상기 제 1 금속배선과 함께 상기 하부 절연막 상에 상부 절연막을 증착시키고, 상기 상부 절연막의 일부분에 상기 제 1 금속배선의 패턴을 노출시키는 비아홀을 형성시키고, 상기 비아홀 내에만 유전막과 확산방지층 및 텅스텐 플러그를 형성시키고, 상기 텅스텐 플러그 상에 제 2 금속배선의 패턴을 형성시킨다. 상기 유전막을 고밀도 플라즈마 화학 기상 증착 공정에 의해 증착시키므로 상기 비아홀의 하측 모서리에 상기 유전막을 충분히 두껍게 형성시킬 수 있다.
따라서, 본 발명은 상기 비아홀의 하측 모서리에서 상, 하부 전극간의 전기적인 단락을 방지할 수 있다. 그 결과, MIM 구조의 커패시터의 신뢰성이 향상되고 나아가 반도체 소자의 수율이 향상될 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 수정, 변형, 대체도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 실리콘 기판 상의 하부 절연막에 제 1 금속배선의 패턴을 형성시키는 단계;상기 하부 절연막과 함께 상기 제 1 금속배선의 패턴 상에 상부 절연막을 형성시키는 단계;상기 상부 절연막의 일부분에 하부 전극을 위한 상기 제 1 금속배선의 패턴을 노출시키는 비아홀을 형성시키는 단계;고밀도 플라즈마 화학 기상 증착 공정을 이용하여 상기 비아홀의 내부와 함께 상기 상부 절연막 상에 유전막을 형성시키는 단계; 및상기 유전막 상에 상부 전극을 위한 도전층을 형성시키는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 유전막을 형성시키는 단계는상기 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 상기 비아홀의 내부와 함께 상기 상부 절연막 상에 산화막을 형성시키는 단계; 및 상기 산화막 상에 질화막을 증착시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 2 항에 있어서, 상기 산화막을 0.26~0.34의 에칭/증착율 조건에서 증착시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
- 제 3 항에 있어서, 상기 산화막을 270~330Å의 두께로 증착시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
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Payment date: 20110920 Year of fee payment: 7 |
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| FPAY | Annual fee payment |
Payment date: 20120926 Year of fee payment: 8 |
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| LAPS | Lapse due to unpaid annual fee |