KR20040106576A - 트랜지스터 구조 및 그 제조 방법 - Google Patents
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Abstract
적어도 트랜지스터 구조의 일 부분이 실질상 투명한 증가형 전계 효과 트랜지스터가 개시된다. 본 발명에 따른 트랜지스터의 일 변형은 ZnO, SnO2, 또는 In2O3에서 선택된 실질상 절연성이고, 실질상 투명한 물질을 포함하는 채널층을 포함한다. 실질상 투명한 물질을 포함하는 게이트 절연층은 채널층/게이트 절연층 계면을 한정하기 위해 채널층에 인접하게 배치된다. 트랜지스터의 제 2 변형은 어닐링에 의해 제조되며 실질상 절연성인 ZnO, SnO2, 또는 In2O3에서 선택된, 실질상 투명한 물질을 포함하는 채널층을 포함한다. 이러한 트랜지스터들을 포함하는 소자들 및 그 트랜지스터들을 제조하는 방법들이 또한 개시된다.
Description
극소전자(microelectronics) 산업과 연구 커뮤니티는 인간의 눈에 보이는 전자기파 스펙트럼 부분에 투명한 전자 소자들(예로, 다이오드 그리고 트랜지스터들)을 제조하기 위한 노력을 기울이고 있다. 그러한 소자들로 구성된 회로들은 소비자-, 자동차-, 및 군사-전자 시스템들의 혁신 또는 향상에 대한 유일한 대안이 될 수 있다.
예를 들어, 활성-매트릭스 액정 디스플레이(active-matrix liquid crystal display; AMLCD)는 랩탑 컴퓨터 및 다른 정보 디스플레이 제품들에 널리 사용되고 있다. AMLCD의 동작은 각 픽쳐(picture) 또는 디스플레이 요소(픽셀)가 그 픽셀이 켜지거나 또는 꺼지도록 선택하거나 또는 어드레스할 수 있는 것과 관련되어, 대응하는 박막 트랜지스터(thin-film transistor; TFT)를 구비해야 한다. 현재, AMLCD 디스플레이들은 유리 기판(glass substrate) 상에 증착될 수 있으나, 투명하지 않은(통상적으로 비정질, 다결정, 또는 연속-입자(continuous-grain) 실리콘들이 유리 상에 TFT들을 제조하는 데에 이용된다) 트랜지스터 물질을 적용하고 있다. 따라서, 어드레싱을 위한 전자 소자가 자리 잡고 있는 디스플레이 유리 부분은 그 디스플레이를 통해서 빛을 통과시킬 수 없다. 그러므로, AMLCD 어드레싱을 위한 투명 트랜지스터들의 이용은 그 디스플레이를 통해 보다 많은 빛이 통과되도록 함으로서 디스플레이 성능을 향상시킬 것이다.
본 발명은 트랜지스터 구조에 관한 것으로서, 보다 자세하게는 투명한 트랜지스터(transparent transistor)에 관한 것이다.
실시예들은 하기의 도면들을 참조하여 보다 상세하게 설명될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 4는 도 1에 도시된 트랜지스터 구조에 대해, 드레인-소오스 전압에 대한 드레인-소오스 전류(IDS)를 게이트-소오스 전압(VGS) 함수에 따라 보여주는 그래프이다(게이트-소오스 전압은 +40 V(최상부 곡선)에서 +2 V까지 2 V씩 변한다).
도 5는 도 1에 도시된 트랜지스터 구조에 대해 VGS에 대한 IDS특성을 3 개의 서로 다른 드레인-소오스 전압 하에서 보여주는 그래프이다.
도 6은 도 1에 도시된 트랜지스터 구조에 대한 인버터 트랜스퍼 특성을 투명 박막 저항 부하(R = 70 MΩ) 및 파워 공급 전압(VDD= 40 V)을 이용하여 보여주는 그래프이다.
도 7은 도 1에 도시된 트랜지스터 구조의 소오스 또는 드레인부를 통한 광학 전송 특성을 보여주는 그래프이다.
도 8은 본 발명의 제 4 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 9는 본 발명의 제 5 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 10은 본 발명의 제 6 실시예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 11은 본 발명에 따른 트랜지스터 구조를 포함하는 AMLCD에 대한 셀 회로의 예를 보여주는 개략도이다.
도 12는 본 발명에 따른 트랜지스터 구조를 포함하는 디램(DRAM) 셀 회로의 예를 보여주는 개략도이다.
도 13은 본 발명에 따른 트랜지스터 구조를 포함하는 로직 인버터의 예를 보여주는 개략도이다.
도 14는 본 발명에 따른 트랜지스터 구조를 포함하는 인버팅 증폭기 회로의 예를 보여주는 개략도이다.
이해를 돕기 위해, 여기에 사용된 다음의 용어들에 대해 아래에 보다 상세하게 설명한다.
"증가형(enhancement-mode) 트랜지스터"는 소오스(source) 및 드레인(drain) 사이에서 0V의 게이트 전압 하에서 온-전류(on-current)에 비해서 오프-전류(off-current)가 거의 없는 트랜지스터를 의미한다. 즉, 그 트랜지스터 소자는 "보통 오프" 상태이다. 반면에, 공핍형(depletion-mode) 트랜지스터는 소오스와 드레인 사이에 0V의 게이트 전압 하에서 실질적으로 무시할 수 있는 전류 이상의 전류가 흐르는, 즉, "보통 온" 상태이다.
"게이트(gate)"는 일반적으로 트랜지스터 회로 배치에 사용되는 경우, 세 터미널 FET의 절연 게이트 터미널을 지칭한다.
"실질상 절연성(substantially insulating"은 절연물(예로, 약 1010Ω-cm 이상의 비저항을 갖는 물질들) 및 반-절연물(예로, 약 103Ω-cm에서 약 1010Ω-cm 범위의 비저항을 갖는 물질)을 포함한다.
"실질적으로 투명한(substantially transparent)"는 일반적으로 전자기파 스펙트럼의 가시 광선 영역(또는 어떤 경우에 있어서는 적외선 영역)에서 실질적인 양의 빛을 흡수하지 못하는 물질 또는 구조를 의미한다.
"수직(vertical)"은 실질적으로 기판의 표면에 직교하는 것을 의미한다.
이상의 용어들에 대한 설명은 독자들을 돕기 위해서 제공된 것 일뿐, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 이해되는 것보다 작은 범위로 해석되어서는 안되고, 또한 청구항의 범위를 제한하는 것으로 해석되어서는 안 된다.
적어도 트랜지스터 구조의 일부분이 실질적으로 투명한 증가형, 전계 효과 트랜지스터들이 여기에 개시된다. 상기 트랜지스터를 포함하는 소자 및 상기 트랜지스터의 제조 방법이 또한 개시된다.
상기 트랜지스터의 하나의 변형은 실질상 절연성이고 투명한 물질로 구성된 ZnO, SnO2, 또는 In2O3의 군에서 선택된 채널층을 포함한다. 실질상 투명한 물질로 구성된 게이트 절연층이 상기 채널층/게이트 절연층 계면을 한정하기 위하여 상기 채널에 접하여 위치해 있다. 상기 트랜지스터는 또한 상기 채널층/게이트 절연층 계면에 축적시키기 위해 상기 채널층으로부터 전자를 주입하는 소오스 및 상기 채널층으로부터 전자들을 추출할 수 있는 드레인을 포함한다.
상기 트랜지스터의 제 2 변형은 실질상 절연성 ZnO, 실질상 절연성 SnO2또는 실질상 절연성 In2O3의 군에서 선택된 실질적으로 투명한 물질로 구성된 채널층을 포함한다. 이때, 실질상 절연성 ZnO, 실질상 절연성 SnO2또는 실질상 절연성 In2O3은 어닐링(annealing)에 의해 제조된다.
게이트 절연층은 상기 채널층에 인접하여 위치해 있고, 실질적으로 투명한 물질로 구성된다. 상기 트랜지스터는 또한 소오스, 드레인, 및 게이트 전극을 포함한다.
상기 트랜지스터의 제조 방법은 게이트 절연층을 제공하는 단계, 상기 게이트 절연층의 적어도 일부분 상에 ZnO, SnO2, 또는 In2O3을 증착하는 단계, 및 상기 ZnO, SnO2, 또는 In2O3을 산화 분위기에서 약 300 내지 약 100℃의 온도에서 약 1 분 또는 약 2 시간 동안 어닐링하는 단계를 포함한다.
상기 트랜지스터들은 광전자(optoelectronic) 디스플레이 소자들에서 적어도 하나의 디스플레이 구성과 연결된 스위치(switch)로 포함될 수 있다. 다른 실시예의 소자는 상기 트랜지스터에 연결되는 실질상 투명한 커패시터로 구성된 실질적으로 투명한 디램(DRAM) 셀이다. 또 다른 상기 트랜지스터의 응용 장치는 상기 트랜지스터가 부하 소자(load device)에 연결되는 실질상 투명한 인버터(inverter)이다.
일반적으로, 상기 트랜지스터 구조는 기판(substrate), 게이트 전극(gate electrode), 게이트 절연층(gate insulating layer), 채널층(channel layer), 소오스 및 드레인을 포함한다. 상기 채널층의 표면이 상기 게이트 절연층의 표면과 접촉하도록, 상기 채널층은 상기 게이트 절연층에 인접하여 있다. 상기 채널층 표면과 상기 게이트 절연층 표면의 접촉부는 여기에서 채널층/게이트 절연층 계면으로 지시된다. 예시적인 구조에서, 상기 채널층 절연 물질은 상기 게이트 절연층 물질과 다르고, 상기 채널층/게이트 절연층 계면은 불연속의 물질 경계를 한정한다.
상기 트랜지스터 구조의 실시예의 특징은 상기 채널층/게이트 절연층 계면이 상기 소오스로부터 드레인으로의 전자의 흐름을 위하여 도전성 채널을 한정할 수 있다는 것이다. 즉, 상기 트랜지스터는 "표면-채널(surface channel)" 또는 "계면-채널(interface channel)" 소자로 분리될 수 있다. 인가된 게이트 전압은 상기 채널층/게이트 절연층 계면 영역에 전자가 축적되도록 한다. 게다가, 상기 인가된 전압은 상기 소오스로부터 상기 채널층/게이트 절연층 계면으로의 전자 주입 및 상기 드레인에 의한 그로부터의 전자 추출을 촉진한다.
상기 트랜지스터 구조의 다른 특징은 상기 구조 또는 상기 채널층 및 게이트 절연층의 조합으로부터 선택된 실시예는 전자기파의 가시 영역(또는 어떤 변수 하에서는 적외선 영역)에서 적어도 90%, 보다 구체적으로는 약 95%의 광 투과율(light transmission)을 나타낸다. 상기 구조의 부가적인 각 요소(즉, 기판, 게이트 전극, 소오스/드레인 터미널들)는 상기 트랜지스터의 사용자의 요구 사항에 따라서 선택적으로 불투명하거나, 또는 실질상 투명할 수 있다. 일 실시예에서, 상기 트랜지스터 구조는 전체로서(또는 상기 트랜지스터의 개별적인 구성들) 전자기파의 가시 영역(또는 어떤 변수 하에서는 적외선 영역)에서 적어도 50%, 보다 구체적으로는 적어도 약 70%, 가장 구체적으로는 적어도 약 90%의 광 투과율을 나타낸다.
여기에 개시된 FET의 또 다른 특징은 그것이 박막 트랜지스터(TFT)로서 쉽게제조될 수 있다는 것이다. 예를 들어, 비교적 낮은 제조 온도(예로, 800℃를 넘지 않는 온도)가 이용되고, 채널 문턱 전압을 맞추기 위해 그리고, FET 구조의 어떤 변수 하에서 소오스 및 드레인 콘택을 한정하기 위해 이온 주입을 할 필요가 없다. 그러한 TFT들은 하기에 보다 상세하게 설명되는 바와 같이, 전형적으로 광전자 소자와 관련하여 매우 유용하다.
상기 채널층은 전형적으로 실질상 절연성, 또한 실질상 투명한 물질로 형성된다. 상기 채널층의 벌크(bulk) 영역에서는 본래 무시할 수 있는 만큼 작은 양의 전자들이 이용 가능하다. 왜냐하면, 상기 채널층은 실질상 절연성 물질로 형성되기 때문이다. 게다가, 상기 실질상 절연성 채널층은 연속적인 채널층막(channel layer film)을 공유하는 다중 소자에 대해(각 소자를 한정하는 패턴된 게이트, 소오스, 및 드레인 전극을 구비하여) 고유의 전기적 절연을 제공한다. 그러한 고유의 소자 절연은 상기 채널층막의 패터닝이 불필요하다는 것을 의미한다. 왜냐하면, 상기 채널층/게이트 절연층에서 전도성은 단지 상기 패턴된 게이트 전극 하에서만 나타나기 때문이다.
상기 채널층에 대한 예시적인 물질들로는 ZnO, SnO2, 또는 In2O3을 포함한다. 절연성 ZnO, SnO2, 또는 In2O3은 어닐링 공정, 보다 구체적으로는 급속 열처리(RTA)에 의해 형성될 수 있다. 이러한 절연성 ZnO, SnO2, 또는 In2O3은 전형적으로 약 5 eV 이하의 밴드갭을 나타낸다.
예를 들어, ZnO층이 증착되고(예로, 스퍼터링(sputtering), 화학기상증착(chemical vapor deposition), 스핀 코팅, 물리기상증착(physical vapor deposition), 기상 에피택시(vapor phase epitaxy), 분자빔 에피택시 등에 의해), 이어서 실질상 산화성 분위기에서 약 300 내지 약 1000℃의 온도, 보다 구체적으로는 약 700 내지 약 800℃의 온도에서 약 1분 내지 약 2 시간 동안, 보다 구체적으로는 약 1분 내지 약 1시간 동안, 어떤 경우에 있어서는 약 1분 내지 5분 동안 어닐링 단계를 거칠 수 있다. 어떤 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 처리는 상기 ZnO층에 보다 많은 산소가 첨가되도록 하여, 그에 따라 산소 공공 농도(vacancy concentration) 또는 산소 결핍(deficiency) 정도를 감소시킬 수 있는 것으로 믿어지고 있다. ZnO에서 산소 공공들 또는 산소 결핍은 ZnO가 n-형 도전성이 되도록 할 수 있다. 예를 들어 알곤(Ar)과 같은 불활성 분위기에서 고온(예로, 적어도 약 700℃) 어닐링은 또한 절연성 ZnO를 만들어 낼 수 있다. 어떠한 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 고온 어닐은 상기 ZnO의 결정성을 향상시켜주고, 그에 따라 전자 운송 특성을 향상시킬 수 있다. 이러한 절연성 ZnO는 도핑될 수 있고, 또한 도핑되지 않을 수도 있다. 만일 도핑된다면, 예를 들어 N, Cu, Li, Na, K, Rb, P, As 및 이들의 혼합물과 같은 억셉터 도펀트(acceptor dopant)에 의한 치환형 도핑에 의해, 상기 ZnO의 비저항이 또한 향상될 수 있다.
유사하게, SnO2층이 증착되고(예로, 스퍼터링, 화학기상증착, 스핀 코팅, 물리기상증착, 기상 에피택시, 분자빔 에피택시 등에 의해), 이어서 실질상 산화성분위기에서 약 300 내지 약 1000℃의 온도, 보다 구체적으로는 약 700 내지 약 900℃의 온도에서 약 1분 내지 약 2 시간 동안, 보다 구체적으로는 약 1분 내지 약 1시간 동안, 어떤 경우에 있어서는 약 1분 내지 5분 동안 어닐링 단계를 거칠 수 있다. 어떤 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 처리는 상기 SnO2층에 보다 많은 산소가 첨가되도록 하여, 그에 따라 산소 공공 농도 또는 산소 결핍 정도를 감소시킬 수 있는 것으로 믿어지고 있다. SnO2에서 산소 공공들 또는 산소 결핍은 SnO2가 n-형 도전성이 되도록 할 수 있다. 예를 들어 알곤과 같은 불활성 분위기에서 고온(예로, 약 700℃ 이상에서) 어닐링은 또한 절연성 SnO2를 만들어 낼 수 있다. 어떠한 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 고온 어닐은 상기 SnO2의 결정성을 향상시켜주고, 그에 따라 전자 운송 특성을 향상시킬 수 있다. 예를 들어 Al, In, Ga, Bi, B, La, Sc, Y, Lu, Er, Ho, N, P, As, 및 이들의 혼합물과 같은 억셉터 도펀트에 의한 치환형 도핑에 의해, 상기 SnO2의 비저항이 또한 향상될 수 있다.
또한, 유사하게, In2O3층이 증착되고(예로, 스퍼터링, 화학기상증착, 스핀 코팅, 물리기상증착, 기상 에피택시, 분자빔 에피택시 등에 의해), 이어서 실질상 산화성 분위기에서 약 300 내지 약 1000℃의 온도, 보다 구체적으로는 약 700 내지 약 900℃의 온도에서 약 1분 내지 약 2 시간 동안, 보다 구체적으로는 약 1분 내지 약 1시간 동안, 어떤 경우에 있어서는 약 1분 내지 5분 동안 어닐링 단계를 거칠수 있다. 어떤 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 처리는 상기 In2O3층에 보다 많은 산소가 첨가되도록 하여, 그에 따라 산소 공공 농도 또는 산소 결핍 정도를 감소시킬 수 있는 것으로 믿어지고 있다. In2O3에서 산소 공공들 또는 산소 결핍은 In2O3이 n-형 도전성이 되도록 할 수 있다. 예를 들어 알곤과 같은 불활성 분위기에서 고온(예로, 약 700℃ 이상에서) 어닐링은 또한 절연성 In2O3을 만들어 낼 수 있다. 어떠한 이론에 의해 뒷받침되는 것은 아님에도 불구하고, 이러한 고온 어닐은 상기 In2O3의 결정성을 향상시켜주고, 그에 따라 전자 운송 특성을 향상시킬 수 있다. 예를 들어 Be, Mg, Ca, Sr, Ba, N, P, As, Zn, Cd, 및 이들의 혼합물과 같은 억셉터 도펀트에 의한 치환형 도핑에 의해, 상기 In2O3의 비저항이 또한 향상될 수 있다.
특정 실시예에 따르면, 상기 Zno, SnO2, 또는 In2O3층은 적어도 하나의 스퍼터 기체 및 적어도 하나의 박막-수정(film modifying) 기체를 포함하는 분위기에서 스퍼터 증착될 수 있다. 상기 박막-수정 기체는 원자 또는 원자 이하의 레벨로 박막 내로 첨가됨으로써 박막의 비저항을 높일 수 있는 어떠한 기체일 수 있다. 예를 들어, 박막-수정 기체는 그 분자, 원자, 또는 이온들이 박막 내로 첨가되어 전술한 바와 같이, 박막 내에 산소 공공 또는 결핍을 점유하는 산화성 기체일 수 있다. 다른 박막-수정 기체는 그 분자, 원자, 또는 이온들이 박막 내로 첨가되어 박막의 비저항을 높이는 도펀트 기체일 수 있다. 예시적인 스퍼터 기체들로는 Ar, Ne 및 그것들의 혼합물이 포함될 수 있다. 예시적인 산화 기체들로는 O2, N2O 및 그것들의 혼합물이 포함될 수 있다. 예시적인 도펀트 기체들로는 N2, NH3및 전술한 도펀트들을 포함하는 다른 기체들이 포함될 수 있다. 스퍼터 분위기에서 상기 기체들의 농도는 상기 박막에 요구되는 특징에 따라 달라질 수 있다. 예를 들어, 산화성 기체의 농도는 약 0 내지 약 50 체적 퍼센트(volume percent) 범위일 수 있다. 도펀트 기체의 농도는 약 0 내지 약 50 체적 퍼센트 범위일 수 있다. 스퍼터 기체의 농도는 약 0 내지 100 체적 퍼센트 범위일 수 있다. 스퍼터링 조건은 또한 상기 박막에 요구되는 특성에 따라 달라질 수 있다. 예를 들어, 온도는 약 상온에서 600℃의 범위일 수 있고, 압력은 약 1 mTorr 내지 약 50 mTorr 범위일 수 있다. 특정 실시예에서, 도핑되지 않은 ZnO 타겟은 80 체적 퍼센트의 Ar, 10 체적 퍼센트의 N2, 그리고 10 퍼센트의 O2를 포함하는 분위기에서 스퍼터 증착될 수 있다.
상기 채널층의 두께는 변할 수 있고, 특정 실시예에 따르면 약 10 내지 약 500 nm 범위일 수 있다. 상기 채널 길이는 또한 변할 수 있고, 특정 실시예에 따르면 약 1,000 내지 약 100,000 nm 범위일 수 있다.
상기 게이트 절연층은 게이트 절연체에 필요한 절연성 특징, 특히 실질상 투명한 물질을 나타내는 어떠한 물질로 형성될 수 있다. 게이트 절연 물질은 전형적으로 약 5 eV 이상의 밴드갭(band gap)을 나타낸다. 예시적인 물질로는 알루미늄-티타늄 산화막(Al2O3/TiO2), Al2O3, MgO, SiO2, 실리콘 질화막, 및 실리콘 산화질화막(silicon oxynitirde)과 같은 실질상 투명한 물질들이 포함된다. 실질상 투명한 물질의 하나의 뚜렷한 예는 원자층증착(atomic layer deposition)에 의해 형성된 알루미늄-티타늄 산화막이다. 상기 게이트 절연층의 두께는 가변적이고, 특정 실시예에 따르면 약 10 내지 약 300 nm 범위일 수 있다. 상기 게이트 절연층은 화학기상증착, 스퍼터링, 원자층증착, 또는 증발(evaporation)과 같은 기술에 의해 상기 구조에 도입될 수 있다.
소오스/드레인 터미널들은 FET의 터미널에 해당하고, 그것들 사이에서 전기장의 영향 하에서 도전이 생긴다. 디자이너들은 상기 FET가 회로에서 동작할 때 터미널에 인가되는 전압에 기초하여, 특정 소오스/드레인 터미널을 "소오스" 또는 "드레인"으로 종종 지정한다. 상기 소오스 및 드레인은 n-형 물질과 같은 적절한 도전성 물질로 형성될 수 있다. 상기 소오스 및 드레인 물질은 선택적으로 불투명한 물질이거나 또는 실질상 투명한 물질일 수 있다. 예시적인 물질들로는 인듐-주석 산화막(indium-tin oxide; ITO), Zno, SnO2, 또는 In2O3과 같은 투명한 n-형 도전체들, 또는 Al, Cu, Au, Pt, W, Ni, 또는 Ti과 같은 불투명한 금속들이 포함될 수 있다. 특히, 상기 소오스 및 드레인으로 유용한 물질은 상기 채널층 절연성 물질 내로 전자를 주입하고 추출할 수 있는 물질이다. 그러한 전자 주입 물질의 예로는 인듐-주석 산화막, LaB6, 및 ZnO:Al이 포함된다.
상기 소오스 및 드레인은 화학기상증착, 스퍼터링, 증발, 확산 또는 이온 주입을 통한 채널층 물질의 도핑과 같은 방법에 의해 상기 구조에 도입될 수 있다.상기 소오스 및 드레인 터미널들은 기하학적으로 대칭적으로 또는 비대칭적으로 제조될 수 있다.
상기 게이트 전극은 적당한 도전성 물질로 형성될 수 있다. 상기 게이트 전극 물질은 선택적으로 불투명한 물질이거나 또는 실질상 투명한 물질일 수 있다. 예시적인 게이트 전극 물질로는 인듐-주석 산화막(ITO), Zno, SnO2, 또는 In2O3과 같은 투명한 n-형 도전체, 또는 Al, Cu, Au, Pt, W, Ni, 또는 Ti과 같은 불투명한 금속들이 포함될 수 있다. 상기 게이트 전극의 두께는 변할 수 있고, 특정 실시예에 따라서는 약 50 내지 약 1000 nm 범위일 수 있다. 상기 게이트 전극은 화학기상증착, 스퍼터링, 증발 또는 도핑법에 의해 상기 구조에 도입될 수 있다.
여기에 사용된 "기판"은 다양한 공정 작동에 의해 바람직한 극소전자 배치로 전환될 수 있는 기초적인 제품(basic workpiece)인 물리적인 물질을 지시한다. 기판은 또한 웨이퍼(wafer)를 지칭하는 것일 수 있다. 웨이퍼들은 반도체, 비-반도체, 또는 반도체와 비-반도체 물질의 조합으로 형성될 수 있다. 상기 기판은 어떠한 적당한 물질로도 형성될 수 있다. 상기 기판 물질은 선택적으로 불투명한 물질이거나 또는 실질상 투명한 물질일 수 있다. 예시적인 기판 물질로는 유리 및 실리콘이 포함된다. 상기 기판의 두께는 가변적이고, 특정 실시예에 따르면 약 100 ㎛ 내지 약 1 cm 범위일 수 있다.
상기 게이트 전극, 소오스, 드레인 및 기판으로의 전기적인 접촉은 여러 가지 방법으로 제공될 수 있다. 예를 들어, 금속 라인, 트레이스(trace), 와이어(wire), 배선(interconnect), 도전체(conductor), 신호 통로(signal path) 및 신호 수단(signaling medium)들이 바람직한 전기적인 연결을 제공하기 위해 사용될 수 있다. 상기 연관된 용어들은 일반적으로 서로 바꿀 수 있고, 구체적인 것으로부터 일반적인 것 순으로 배열되어 있다. 금속 라인, 일반적으로 알루미늄(Al), 구리(Cu) 또는 Al과 Cu의 합금은 전기적인 회로의 커플링 또는 배선을 위한 신호 통로를 제공하는 도전체이다. 금속 외의 도전체들이 또한 이용될 수 있다.
예시적인 상기 트랜지스터의 n-채널 동작은 상기 게이트 전극에 양의 전압을 인가하고, 상기 소오스를 접지 시키고, 상기 드레인에 양의 전압을 인가하는 것을 포함한다. 예를 들어, 약 5 내지 약 40 V의 전압이 상기 게이트 전극 및 상기 드레인 동작에 인가될 수 있다. 문턱 전압은 약 1 내지 약 20 V 범위일 수 있다. 전자들은 상기 소오스로부터 상기 채널/게이트 절연층 계면에 생성된 도전 채널을 따라서 그리고, 상기 드레인을 통해서 상기 트랜지스터 밖으로 흐른다. 상기 계면에서 전자의 유효 이동도(effective mobility)는 특정 구조에 의존하여 달라지나, 예를 들어 약 0.05 내지 약 20 cm2V-1s-1범위일 수 있다. 상기 게이트 전극에 인가된 양의 전압을 단순히 제거함으로써 상기 트랜지스터를 꺼지게 할 수 있다. 왜냐하면 상기 트랜지스터는 증가형(enhancement-mode) 트랜지스터이기 때문이다.
여기에 개시된 상기 트랜지스터 구조는 칩, 집적 회로, 단일 소자(monolithic device), 반도체 소자, 및 극소전자 소자들로 사용될 수 있다. 극소전자의 일 예는 광전자 소자이다. 예시적인 광전자 소자로는 활성-매트릭스 액정 디스플레이(active-matrix liquid-crystal display; AMLCD)가 있다.
일 태양의 소자는 전극들과 상기 전극들 사이에 위치한 전자-광학 물질을 포함하는 구성을 포함하는 광전자 디스플레이 소자이다. 상기 투명 트랜지스터의 연결 전극은 상기 디스플레이 구성에 연결될 수 있다. 이때, 스위칭 구성과 상기 디스플레이 구성이 적어도 부분적으로 중첩된다. 여기에서 광전자 디스플레이 구성은 그 광학적인 성질이 전류 또는 전압과 같은 전기적인 양의 영향 하에서 변하는 디스플레이 구성, 예를 들어 액정 디스플레이(LCD)로 이해된다. 여기에서 설명된 상기 투명 트랜지스터는 액정 디스플레이에서 스위칭 구성으로 사용될 수 있을 정도의 높은 진동수로 상기 디스플레이 구성을 스위칭 시키기에 충분히 빠르다. 상기 디스플레이 구성은 전기적인 용어로 부속하는 투명 트랜지스터에 의해 충전되고 방전되는 커패시터로 동작한다. 상기 광전자 디스플레이 소자는 각각 자신의 투명 트랜지스터를 갖는, 예를 들어 매트릭스로 배열된 많은 디스플레이 구성을 포함할 수 있다. 상기 투명 트랜지스터들은 예를 들어, Information Display 2/02, p. 26(2002)에 실려 있는 김에 의한 "박막 트랜지스터 소자 디자인(Thin-Film-Transistor Device Design)"의 LCD 소자로 배열될 수 있다.
AMLCD 셀 회로의 하나의 예가 도 11에 도시되어 있다. 상기 AMLCD 셀 회로는 여기에 설명한 트랜지스터(60) 및 거기에 전기적으로 연결된 LCD 픽셀(61)을 포함한다. 트랜지스터(60) 및 LCD 픽셀(61)은 함께 트랜지스터/픽셀 셀(62)을 형성한다. 배열된 바와 같이, 트랜지스터(60)는 그에 대한 온/오프 입력을 받는 행 또는 제어 라인(63)에 전기적으로 접속되어 있다. 트랜지스터(60)의 소오스 전극은 LCD픽셀(61)을 제어하는 신호를 받는 열 또는 데이터 라인(64)에 전기적으로 접속되어 있다.
여기에 설명된 상기 트랜지스터 구조를 적용할 수 있는 극소전자 소자의 다른 예로는 인버터, 아날로그 증폭기(analog amplifier) 및 단일-트랜지스터 디램(dynamic random-access memory; DRAM) 등과 같은 소자들이 포함된다.
예를 들어, 그 소오스가 투명 커패시터의 하나의 터미널에 접속되고 커패시터의 다른 터미널은 접지된 투명한 증가형 트랜지스터는 투명한 단일-트랜지스터 디램 셀을 구성한다. 이러한 디램 셀에서, 정보는 커패시터의 전하로서 저장된다. 이때, 증가형 트랜지스터는 상기 커패시터 전하 상태를 제어하는 액세스 트랜지스터(access transistor)로서 역할을 한다. 이러한 디램 셀에서 일반적으로, 로직 "0"은 커패시터 전하가 거의 없고 이에 따라 작은 커패시터 전압의 경우에 해당한다. 반면에, 로직 "1"은 상기 커패시터를 충전함하고 이에 따라 파워 공급 전압에 가까워질 때까지 상기 커패시터 전압을 높임으로써 얻어진다.
여기에 설명된 디램 셀의 전체 또는 일부분은 투명하다. 투명한 커패시터를 제조하고, 디램 셀을 형성하기 위해 그것들을 투명한 트랜지스터에 연결하는 것은 다양한 방법으로 수행될 수 있다. 구체적으로, 투명 커패시터는 인듐-주석 산화막, ZnO, 또는 SnO2와 같은 물질을 이용하여 투명한 절연층을 샌드위치 시켜 형성될 수 있다.
디램 셀 회로의 하나의 구체적인 예가 도 12에 도시되어 있다. 상기 디램 셀회로는 여기에 설명된 트랜지스터(70), 및 거기에 전기적으로 연결된 스토리지 커패시터(71)를 포함한다. 트랜지스터(70) 및 스토리지 커패시터(71)는 함께 트랜지스터/커패시터 셀(72)을 형성한다. 배열된 바와 같이, 트랜지스터(70)는 드레인 전극을 통해 스토리지 커패시터(storage capacitor, 71)에 전기적으로 연결되어 있다. 트랜지스터(70)의 게이트 전극은 트랜지스터(70)에 대한 온/오프 입력을 받는 행, 또는 기록 라인(73)에 전기적으로 연결되어 있다. 트랜지스터(70)의 소오스 전극은 전기적으로 스토리지 커패시터(71) 상에 저장된 것을 제어하는 신호를 받는 열 또는 데이터 라인(74)에 연결되어 있다.
구체적인 트랜지스터 구조의 예가 도 1 내지 도 3 및 도 8 내지 도 10에 도시되어 있다. 아래에 기술된 구체적인 예는 예시적인 목적이고, 청구항의 범위를 제한하는 것으로 해석되어서는 안 된다. 도 1 내지 도 3 및 도 8 내지 도 10의 동일한 참조 부호는 다르게 지칭되지 않는 한, 동일한 구성을 지시한다.
도 1을 참조하면, 1 인치 X 1 인치 두께의 복합 기판 상에 제조된 TFT 구조(1)가 도시되어 있다. 플랫폼은 유리 기판(2), 기판(2) 상에 코팅된 200 nm 두께의 인듐-주석 산화막(ITO) 게이트 전극(3) 및 200 nm 두께의 알루미늄 티타늄 산화막 게이트 절연층(4)을 포함한다.
ZnO 채널 및 ITO 소오스/드레인 전극막이 Ar/O2(80%/20%)의 10-4Torr에서 이온빔 스퍼터링에 의해 증착된다. 이러한 증착 동안, 기판은 가열되지 않는다. ZnO 채널층(5)(100 nm 두께), ITO 소오스 전극(6)(300 nm 두께) 및 ITO 드레인 전극(7)(300 nm 두께)이 섀도우 마스크(shadow mask)를 이용하여 한정된다. 결과적인 구조는 채널층/게이트 절연층 계면(8)을 한정한다. ZnO 및 ITO 증착 전의 Ar에서의 300℃ 급속 열처리(RTA)는 노출된 표면의 흡착된 오염물을 제거하는 역할을 한다. 이에 따라, 박막 품질(특히, ITO막)이 눈에 띄게 향상된다. ZnO층의 증착 후에,RTA(전형적으로 600 내지 800℃의 온도, O2또는 Ar 분위기에서)이 ZnO 채널 비저항을 높이고, 채널층/게이트 절연층 계면(8)의 전기적인 특성을 개선하기 위해 수행된다. ITO 소오스/드레인 전극의 증착에 이어서, O2분위기에서 300℃ RTA 처리가 ITO층의 투명성을 개선하기 위해 수행된다. 트랜지스터 구조(1)에서, 소오스/드레인 전극들(6, 7)은 채널층(5)의 최상 표면상(수직으로)에 배치되고, 게이트 전극(3) 및 채널층(5)이 각각 게이트 절연층(4)의 반대편 표면상에 배치된다. 결과적으로, 구조(1)에 의하면 ITO 소오스/드레인 전극들(6, 7) 증착 전에 ZnO 채널층(5)의 고온 처리가 가능해진다. TFT 구조(1)의 특정 전기적인 그리고 물리적인 특징들이 아래에 설명되고, 도 4 내지 도 7에 도시되어 있다.
도 4를 참조하면, 문턱 전압(~15 V) 이상의 양의 게이트 전압이 상당한 드레인-소오스 전류를 얻기 위해 필요하다는 사실에 의해 증명되는 바와 같이 n-채널 증가형 동작이 얻어진다. 이러한 IDS-VDS그래프는 기본적인 FET 특징을 나타낸다. 이때, 특징적으로 중요한 것은 큰 드레인 전압에서 그래프가 평평하다는 것이다(즉, "하드(hard)" 포화를 나타낸다). 인가된 드레인 및 게이트 전압은 통상적인 FET들에 비해서 다소 크다. 이때, 게이트 및 드레인 전압은 단순히 게이트 절연체의 두께를 감소시킴으로써 통상적인 FET 동작(즉, ~5-10 V)에서 예측되는 범위까지 감소될 수 있다. TFT 구조(1)에서, 절연체 두께는 전자발광(electroluminescent) 디스플레이 장치에 최적화된 바와 같이, ~200 nm이다. 이때, 만일 다른 절연체가 20 nm의 두께로 재 변경된다면, 게이트 및 드레인 전압은 약 10 배로 감소될 것이다.
상기 구조(1)의 IDS는 여기에서 다소 작다(즉, IDS(max)는 도 4에서 약 6 ㎂이다). 보다 큰 IDS가 대부분의 장치에서 바람직할 것이다. IDS의 크기는 두 가지 인자에 의해 결정된다. 하나는 채널 전자의 유효 이동도, μeff(TFT 구조(1)에 대해 약 0.05-0.2 cm2V-1s-1)이다. 공정/소자 최적화를 통해 μeff를 약 2 내지 100 배로 개선하여 이에 따라 IDS를 증가시킬 수 있다.
도 5는 세 개의 다른 드레인 전압 하에서 상기 TFT 구조(1)의 IDS-VGS특성을 나타낸다. 이 도면은 상기 트랜지스터가 스위치로 사용될 때, "온"과 "오프" 전류 사이에 105-106배의 차이가 있다는 것을 보여준다.
도 6은 인버터로 이용되었을 때, TFT 구조(1)의 전송 특성을 보여준다. ZnO 투명 박막 저항(R = 70 MΩ)이 파워 공급 전압 VDD= 40 V 일 때, 인버터 수동 부하로 사용된다. 이 그래프로부터 15 내지 30 V 사이에서 약 15 V의 로직 스윙(swing)이 뚜렷하다. 이것은 여기에서 기술한 투명 TFT를 투명 인버터로서 사용할 수 있음을 나타낸다. 이러한 가장 간단한 실행에 있어서, 로직 인버터는 두 가지 구성 요소: 부하 소자에 연결된 트랜지스터로 이루어진다. 상기 부하 소자는 이러한 예에서 적용된 저항일 수 있다. 선택적으로, 공핍형- 또는 증가형- 트랜지스터가 또한 전형적으로 우수한 성능을 제공하는 부하 소자들로 이용될 수 있다. 로직 인버터의기본적인 특징은 그것이 로직의 부정 동작(not operation)을 수행함에 있다. 여기에서, 로직 "0(1)" 입력은 로직 "1(0)" 출력을 낸다. 인버터는 투명한 디지털 전자 소자를 달성하는 데 있어서 가장 기초적인 블록이기 때문에, 여기에 설명된 투명 로직 인버터의 성공적인 성능은 중요하다. 저항체 두께를 감소시키고, 물리적인 치수를 감소시키고, 그리고 전류 드라이브 능력을 증가시킴으로써(증가된 애스펙트비(aspect ratio) 및 유효 이동도), 투명 박막 트랜지스터를 최적화하는 것은 인버터 동작에 있어서 요구되는 파워 공급 전압을 상당히 낮출 수 있다.
로직 인버터 회로의 하나의 예가 도 13에 도시되어 있다. 상기 로직 인버터 회로는 여기에 설명된 트랜지스터(80)를 포함한다. 트랜지스터(80)의 게이트 전극은 입력 전압(Vin)에 전기적으로 연결되고, 트랜지스터(80)의 소오스 전극은 접지에 전기적으로 연결되어 있고, 그리고 트랜지스터(80)의 드레인 전극은 부하(81) 및 파워 소스(VDD)에 전기적으로 연결되어 있다. 부하(81)는 투명한 박막 저항 또는 투명한 박막 트랜지스터일 수 있다. 회로 밖으로의 전압(Vout)은 Vin이 트랜지스터(80)를 온 시키거나 또는 오프 시킴에 의해 제어된다.
투명 트랜지스터들은 또한 증폭 장치에 이용될 수 있다. 예를 들어, 여기에 설명된 인버터 구조는 또한 단순한 아날로그 인버팅 증폭기로 동작할 수 있다. 입력에 대해 적절한 DC 바이어스가 있는 경우, 작은 입력 신호(DC 바이어스에 부가된)는 상기 인버터 전송 특성에 의해 증폭될 수 있다. 그러한 단순한 증폭 배치들에 부가하여, 이러한 트랜지스터들은 최대 동작 주파수가 이러한 소자들의 낮은 이동도 때문에 비교적 낮다는 제한 하에 임의의 증폭 배치에 직접 적용될 수 있다.
인버팅 증폭 회로의 하나의 구체적인 예가 도 14에 도시되어 있다. 상기 인버팅 증폭 회로는 여기에 설명된 트랜지스터(90)를 포함한다. 트랜지스터(90)의 게이트 전극은 전압 입력 신호(Vin) 및 DC 바이어스(Vbias)에 전기적으로 연결되어 있다. 트랜지스터(90)의 소오스 전극은 접지에 전기적으로 연결되어 있고, 트랜지스터(90)의 드레인 전극은 부하(91) 및 파워 소스(VDD)에 전기적으로 연결되어 있다. 부하(91)는 투명한 박막 저항 또는 투명한 박막 트랜지스터일 수 있다.
도 7은 소오스(6) 또는 드레인(7)을 통한 TFT 구조(1)의 광 투과율을 보여준다(채널(여기에 미도시)을 통한 광 투과율은 상기 소오스 또는 드레인을 통한 것보다 높다). 전자기파의 가시 영역(450 - 700 nm)에서 평균 광 투과율은 약 90%(채널을 통해서는 약 95%)이다. 시각적으로, 상기 투명 TFT 구조는 본질적으로 눈에 보이지 않는다; 가까이서 보면, 유리 기판의 약간의 착색이 분명하다.
다른 투명한 TFT 구조(10) 버전이 도 2 에 도시되어 있다. 여기에서, 소오스 전극(11)(100 nm 두께) 및 드레인 전극(12)(100 nm 두께)이 ZnO 채널층(13)(100 nm 두께)의 끝단을 In(또는 다른 적당한 n-형 도펀트)으로 선택적으로 도핑함으로써 형성된다. 이것은 ZnO 채널막을 증착하기 전에, 소오스/드레인 섀도우 마스크를 이용하여 얇은(약 5 nm) ITO층을 이온빔 스퍼터 증착함으로써 달성된다. 이어지는 고온(~600-800℃) 어닐링 단계가 ZnO를 확산-도핑시키기 위해 수행된다. 이에 따라, n-형 도핑된 소오스/드레인 영역들(11, 12)이 형성된다. 확산-도핑 RTA는 또한 ZnO에 대한 산화 RTA로서의 역할도 한다. ITO 접촉들은 보다 좋은 전기적인 접촉을 제공하기 위해 소오스 및 드레인 영역 상에 배치될 수 있다. 기판(2), 게이트 전극(3), 게이트 절연층(4) 및 채널/게이트 절연층 계면(8)은 도 1에 도시된 바와 동일하다.
도 3을 참조하면, TFT 구조(2)의 제 3 변형에 있어서, ITO 소오스 전극(21)(300 nm 두께) 및 ITO 드레인 전극(22)(300 nm 두께)이 ZnO 채널층(23)(100 nm 두께) 형성 전에 증착된다. ZnO 채널층(23)은 이어서 ITO 소오스/드레인 전극들(21, 22) 상에 등각으로(conformally) 증착된다. ZnO의 증착 후에, 700℃ Ar 어닐이 수행되고, 300℃ 산소 어닐이 뒤따른다. 기판(2), 게이트 전극(3), 게이트 절연층(4) 및 채널층/게이트 절연층 계면(8)은 도 1에 도시된 바와 동일하다.
TFT 구조(30)의 제 4 변형이 도 8에 도시되어 있다. TFT 구조(30)는 소오스 전극(35) 및 드레인 전극(36)이 그 위에 배치되는 유리 기판(2)을 포함한다. 채널 구조(37)는 소오스 전극(35)과 드레인 전극(36) 사이에 배치되고, 유리 기판(2)에 인접한 벌크부(38)를 포함한다. 채널 구조(37)는 또한 벌크부(38)와 합해지고, 게이트 절연층(34)과 소오스 전극(35) 및 드레인 전극(36)의 각각의 사이에 배치된 계면부(39)를 포함한다. 계면부(39)는 소오스 전극(35) 및 드레인 전극(36)의 일 부분 또는 전 부분과 중첩될 수 있다. 계면부(39) 및 게이트 절연층(34)은 소오스로부터 드레인으로의 전자의 흐름을 위한 도전 채널을 한정하는 채널층/게이트 절연층(31)을 형성한다. 게이트 전극(33)은 게이트 절연층(34)의 최정상부(수직으로)에 배치되어 있다. 즉, 게이트 전극(33) 및 채널 구조(37)는 게이트 절연층(34)의반대편 표면상에 제공된다.
TFT 구조(30)는 예를 들어, 소오스 전극(35)과 드레인 전극(36)을 한정하는 박막을 증착하고 패터닝해서 제조될 수 있다. 예를 들어, 500Å ITO 소오스/드레인 전극막이 유리 기판(2) 상에 스퍼터 증착될 수 있다. 소오스 및 드레인 패터닝은 섀도우 마스킹 또는 포토리소그래피(photolithography)에 의해 수행될 수 있다. 소오스/드레인 전극막은 선택적으로 어닐될 수 있다. 채널 구조(37)가 그 다음 증착되고, 소오스 전극(35), 드레인 전극(36) 및 기판(2) 상에 패터닝될 수 있다. 예를 들어, 500Å ZnO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ZnO막은 선택적으로 어닐될 수 있다. 이어서, 게이트 절연층(34)이 증착되고, 채널 구조(37) 상에 패터닝될 수 있다. 예를 들어, 2000Å Al2O3막이 스퍼터 증착되고, 그 다음 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 비아(via)들이 소오스 전극(35) 및 드레인 전극(36)에 전기적으로 연결되기 위하여 게이트 절연층(34)을 통하여 형성될 수 있다. 상기 Al2O3막은 선택적으로 어닐된다. 게이트 전극(33)은 그 다음 증착되고, 게이트 절연층(34) 상에 패터닝된다. 예를 들어, 2000Å ITO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ITO막은 선택적으로 어닐될 수 있다.
TFT 구조(40)의 제 5 변형이 도 9에 도시되어 있다. TFT 구조(40)는 그 위에 채널층(41)이 배치되는 유리 기판(2)을 포함한다. 소오스 전극(43) 및 드레인 전극(42)은 유리 기판(2) 반대편의 채널층(41)의 표면상에 제공된다. 게이트 절연층(44)은 채널층(41), 소오스 전극(43) 및 드레인 전극(42) 상에 배치된다. 게이트 전극(45)은 게이트 절연층(44)의 최상부(수직으로) 상에 배치된다. 즉, 게이트 전극(45) 및 채널층(41)은 게이트 절연층(44)의 반대편에 제공된다. 결과적인 구조는 채널층/게이트 절연층 계면(46)을 한정한다.
TFT 구조(40)는 예를 들어, 채널층(41)을 한정하는 박막을 증착하고, 패터닝해서 제조될 수 있다. 예를 들어, 500Å ZnO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ZnO막은 선택적으로 어닐될 수 있다. 소오스 전극(43)과 드레인 전극(42)이 그 다음 증착되고 패터닝될 수 있다. 예를 들어, 500Å ITO 소오스/드레인 전극막이 스퍼터 증착되고, 그 다음 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 소오스/드레인 전극막은 선택적으로 어닐될 수 있다. 이어서, 게이트 절연층(44)이 증착되고, 채널층(41), 소오스 전극(43) 및 드레인 전극(42) 상에 패터닝될 수 있다. 예를 들어, 2000Å Al2O3막이 스퍼터 증착되고, 그 다음 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 비아(via)들이 소오스 전극(43) 및 드레인 전극(42)에 전기적으로 연결되기 위하여 게이트 절연층(44)을 통하여 형성될 수 있다. 상기 Al2O3막은 선택적으로 어닐될 수 있다. 게이트 전극(45)이 그 다음 증착되고, 게이트 절연층(44) 상에 패터닝된다. 예를 들어, 2000Å ITO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ITO막은 선택적으로 어닐될 수 있다.
TFT 구조(50)의 제 6 변형이 도 10에 도시되어 있다. TFT 구조(50)는 그 위에 채널층(51), 소오스 전극(52) 및 드레인 전극(53)이 배치되는 유리 기판(2)을 포함한다. 게이트 절연층(54)은 채널층(51), 소오스 전극(52), 및 드레인 전극(53) 상에 배치된다. 게이트 전극(55)은 게이트 절연층(54)의 최상부(수직으로) 상에 배치된다. 즉, 게이트 전극(55) 및 채널층(51)은 게이트 절연층(54)의 반대편에 제공된다. 결과적인 구조는 채널층/게이트 절연층 계면(56)을 한정한다.
TFT 구조(50)는 예를 들어, 채널층(51)을 한정하는 박막을 증착하고, 패터닝해서 제조될 수 있다. 예를 들어, 500Å ZnO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ZnO막은 선택적으로 어닐될 수 있다. 소오스 전극(52)과 드레인 전극(53)이 채널층(51)의 끝단을 In, Al, Ga, 또는 다른 적당한 n-형 도펀트로 선택적으로 도핑함으로써 형성될 수 있다. 이어서, 게이트 절연층(54)이 증착되고, 채널층(51), 소오스 전극(52) 및 드레인 전극(53) 상에 패터닝될 수 있다. 예를 들어, 2000Å Al2O3막이 스퍼터 증착되고, 그 다음 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 비아(via)들이 소오스 전극(52) 및 드레인 전극(53)에 전기적으로 연결되기 위하여 게이트 절연층(54)을 관통하여 형성될 수 있다. 상기 Al2O3막은 선택적으로 어닐될 수 있다. 게이트 전극(55)이 그 다음 증착되고, 게이트 절연층(54) 상에 패터닝된다. 예를 들어, 2000Å ITO막이 스퍼터 증착되고, 이어서 섀도우 마스킹 또는 포토리소그래피에 의해 패터닝될 수 있다. 상기 ITO막은 선택적으로 어닐될 수 있다.
다수의 실시예를 참조하여, 개시된 장치 및 방법에 대한 원리에 대해서 도시하고 설명하였지만, 이러한 장치들 및 방법들은 그러한 원리에서 벗어남이 없이 배열 및 상세 구조에서 변형될 수 있다.
본 발명에 따른 트랜지스터 구조는 칩, 집적 회로, 단일 소자(monolithic device), 반도체 소자, 및 극소전자 소자들로 사용될 수 있다. 극소전자의 일 예는 광전자 소자이다. 예시적인 광전자 소자로는 활성-매트릭스 액정 디스플레이( AMLCD)가 있다. 극소전자 소자의 다른 예로는 인버터, 아날로그 증폭기(analog amplifier) 및 단일-트랜지스터 디램 등과 같은 소자들이 포함된다.
Claims (62)
- ZnO, SnO2, 또는 In2O3에서 선택된 실질상 절연성이고, 실질상 투명한 물질로 구성된 채널층;실질적으로 투명한 물질로 구성되고, 채널층/게이트 절연층 계면을 한정하기 위하여 상기 채널층에 인접해 있는 게이트 절연층;상기 채널층/게이트 절연층 계면에 축적하기 위해, 상기 채널층으로 전자를 주입하는 소오스; 및상기 채널층으로부터 전자를 추출할 수 있는 드레인을 포함하되, 증가형 동작을 하도록 배치된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널층/게이트 절연층 계면은 상기 소오스와 상기 드레인 사이의 전자 도전 채널을 한정하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 전계 효과 트랜지스터는 박막 트랜지스터로 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널층 물질은 상기 게이트 절연층 물질과 다른 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 게이트 전극 및 기판을 더 포함하고, 상기 소오스, 드레인, 게이트 전극, 및 기판은 실질적으로 투명한 물질로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 게이트 전극 및 기판을 더 포함하고, 소오스, 드레인, 게이트 전극 또는 기판의 적어도 하나는 불투명한 물질로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 절연층은 Al2O3/TiO2로 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 5 항에 있어서, 상기 게이트 절연층은 Al2O3/TiO2또는 Al2O3으로 구성되고, 상기 소오스 및 드레인 및 게이트 전극은 각각 인듐-주석 산화막으로 구성되고, 상기 기판은 유리로 구성된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널층/게이트 절연층 계면은 불연속적인 물질 경계를 한정하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 전계 효과 트랜지스터는 전자기파의 가시 영역에서 상기 전계 효과 트랜지스터를 통하여 적어도 50%의 광 투과율을 보이는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 10 항에 있어서, 상기 광 투과율은 전자기파의 가시 영역에서 적어도 약 90%인 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널층은 이온 주입되지 않은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널층 물질은 약 5 eV 이하의 밴드갭을 보이는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 ZnO, SnO2, 또는 In2O3은 감소된 산소 공공 농도(vacancy concentration)를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
- 어닐링에 의해 제조된 실질적으로 절연성 Zno, 어닐링에 의해 제조된 실질적으로 절연성 SnO2, 또는 어닐링에 의해 제조된 실질적으로 절연성 In2O3에서 선택된실질적으로 투명한 물질로 구성된 채널층;상기 채널층에 인접한 게이트 절연층;소오스;드레인; 및게이트 전극을 포함하되, 상기 전계 효과 트랜지스터는 증가형 동작을 하도록 배치된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 게이트 절연층은 실질적으로 투명한 물질을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 16 항에 있어서, 상기 게이트 절연층은 Al2O3/TiO2를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 기판을 더 포함하고, 상기 소오스, 드레인, 게이트 전극, 및 기판은 각각 실질적으로 투명한 물질로 형성된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 기판을 더 포함하고, 상기 소오스, 드레인, 게이트 전극, 또는 기판의 적어도 하나는 불투명한 물질로 형성된 것을 특징으로 하는 전계효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층은 ZnO막을 실질상 산화성 또는 불활성 분위기에서 약 300 내지 약 1000℃의 온도에서 약 1분에서 약 2시간 동안 어닐링 함으로써 제조된 절연성 ZnO를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 20 항에 있어서, 상기 게이트 절연층은 Al2O3/TiO2또는 Al2O3을 포함하고, 상기 소오스, 드레인 및 게이트 전극은 각각 인듐-주석 산화막을 포함하고, 상기 기판은 유리를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층은 상기 게이트 절연층과 상기 소오스와 드레인 사이에 개재된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층 및 상기 게이트 전극은 각각 상기 게이트 절연층의 반대쪽 표면상에 위치된 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층은 도핑되지 않은 ZnO을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층 물질은 약 5 eV 이하의 밴드갭을 보이는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 채널층은 상기 게이트 절연층과 상기 소오스 및 드레인 사이에 개재되지 않은 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 기판을 더 포함하고, 상기 게이트 전극은 상기 기판에 인접하여 있는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 어닐된 ZnO, SnO2, 또는 In2O3은 어닐되지 않은 ZnO, SnO2, 또는 In2O3보다 낮은 산소 공공 농도를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
- ZnO, SnO2 또는 In2O3에서 선택된 무기성이고 실질상 절연성 물질을 포함하는 불연속적인 채널층; 및상기 채널층에 인접해 있는 게이트 절연층을 포함하되, 상기 조합된 채널층 및 게이트 절연층 구조는 전자기파의 가시 영역에서 적어도 약 90%이 광 투과율을 나타내고, 증가형 동작을 하도록 배치된 것을 특징으로 하는 박막 트랜지스터.
- 제 29 항에 있어서, 상기 조합된 채널층 및 게이트 절연층 구조는 전자기파의 가시 영역에서 상기 구조를 통하여 적어도 약 95%의 광 투과율을 나타내는 것을 특징으로 하는 박막 트랜지스터.
- 제 30 항에 있어서, 상기 채널층은 절연성 ZnO를 포함하는 것을 특징으로 하는 박막 트랜지스터.
- (i) ZnO, SnO2, 또는 In2O3에서 선택된 실질상 절연성, 실질상 투명한 물질을 포함하는 채널층, (ii) 채널층/게이트 절연층 계면을 한정하기 위하여 상기 채널층에 인접한 게이트 절연층, (iii) 소오스, (iv) 드레인, 및 (v) 게이트 전극을 포함하는 전계 효과 트랜지스터를 제공하는 단계; 및상기 채널층/게이트 절연층 계면에 전자 흐름을 초래하기 위해 상기 게이트 전극에 양의 전압을 인가하는 단계를 포함하되, 상기 양의 전압이 인가되지 않는 경우 실질상 전류의 흐름이 없는 것을 특징으로 하는 전계 효과 트랜지스터의 작동 방법.
- 제 32 항에 있어서, 상기 게이트 절연층은 실질상 투명한 물질을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 작동 방법.
- 제 32 항에 있어서, 상기 채널층/게이트 절연층 계면에서 흐르고 있는 상기 전자들은 약 0.05 cm2V-1s-1의 유효 이동도(effective mobility)를 갖는 것을 특징으로 하는 전계 효과 트랜지스터의 작동 방법.
- 제 32 항에 있어서, 상기 게이트 전극 및 상기 드레인에 약 5 내지 약 40 V의 전압을 인가하는 것을 특징으로 하는 전계 효과 트랜지스터의 작동 방법.
- 게이트 절연층의 표면의 적어도 일부분에 ZnO, SnO2, 또는 In2O3을 증착하는 단계; 및산화성 또는 불활성 분위기에서 약 300 내지 약 1000℃의 온도에서 약 1분 내지 약 2 시간 동안 상기 ZnO, SnO2, 또는 In2O3을 어닐링하는 단계를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, ZnO가 증착되는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, 상기 게이트 절연층은 실질상 투명한 물질을 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, 상기 어닐링 온도는 약 700 내지 약 800℃ 범위인 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, 상기 ZnO, SnO2, 또는 In2O3층상에 소오스 및 드레인을 형성하는 적어도 하나의 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, 상기 ZnO, SnO2, 또는 In2O3을 증착하기 전에, 상기 게이트 절연층 상에 소오스 및 드레인을 형성하기 위한 적어도 하나의 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 41 항에 있어서, 소오스 및 드레인을 형성하기 위한 상기 물질은 상기 게이트 절연층 상에 이온빔 스퍼터링에 의해 증착되고, 상기 ZnO의 어닐링은 상기 ZnO를 상기 소오스 및 드레인 물질로 확산 도핑하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 게이트 절연층의 표면의 적어도 일부분 상에 ZnO, SnO2, 또는 In2O3을 증착하는 단계; 및상기 ZnO, SnO2, 또는 In2O3을 처리하여, 상기 처리된 ZnO, SnO2, 또는 In2O3들이 처리되지 않은 ZnO, SnO2, 또는 In2O3에 비해 높은 비저항과 낮은 산소 공공 농도를 갖도록 하는 단계를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 1 항에 의한 증가형, 전계 효과 트랜지스터를 포함하는 스위치와 연결된 적어도 하나의 디스플레이 구성을 포함하는 것을 특징으로 하는 광전자 디스플레이 소자.
- 제 44 항에 있어서, 상기 소자는 활성-매트릭스 액정 디스플레이를 포함하는 것을 특징으로 하는 광전자 디스플레이 소자.
- 제 15 항에 의한 증가형, 전계 효과 트랜지스터를 포함하는 스위치와 연결된 적어도 하나의 디스플레이 구성을 포함하는 것을 특징으로 하는 광전자 디스플레이 소자.
- 제 46 항에 있어서, 상기 소자는 활성-매트릭스 액정 디스플레이를 포함하는 것을 특징으로 하는 광전자 디스플레이 소자.
- 제 1 항에 의한 증가형, 전계 효과 트랜지스터와 연결된 실질상 투명한 커패시터를 포함하는 실질상 투명한 디램(DRAM) 셀.
- 제 15 항에 의한 증가형, 전계 효과 트랜지스터와 연결된 실질상 투명한 커패시터를 포함하는 실질상 투명한 디램 셀.
- 제 1 항에 의한 증가형, 전계 효과 트랜지스터와 연결된 부하 소자를 포함하는 실질상 투명한 로직 인버터(logic inverter).
- 제 15 항에 의한 증가형, 전계 효과 트랜지스터와 연결된 부하 소자를 포함하는 실질상 투명한 로직 인버터.
- 제 1 항에 의한 증가형, 전계 효과 트랜지스터를 포함하는 증폭기(amplifier).
- 제 15 항에 의한 증가형, 전계 효과 트랜지스터를 포함하는 증폭기(amplifier).
- ZnO, SnO2, 또는 In2O3에서 선택된 실질상 절연성 물질을 포함하는 연속적인채널층막; 및상기 연속적인 채널층막을 따라서 각 게이트 절연층, 소오스 및 드레인이 불연속적인 전자 소자를 형성하도록 배열된 복수의 패턴된 게이트 절연층들, 소오스, 및 드레인을 포함하고, 상기 게이트 절연층은 채널층/게이트 절연층 계면을 한정하기 위해 상기 연속적인 채널층막과 인접해 있는 것을 특징으로 하는 극소전자 구조(microelectronic structure).
- 제 54 항에 있어서, 상기 연속적인 채널층막은 패턴되지 않은 것을 특징으로 하는 극소전자 구조.
- 제 37 항에 있어서, 상기 ZnO에 억셉터 도펀트를 유입하는 단계를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, ZnO, SnO2, 또는 In2O3을 증착하는 단계는 상기 ZnO, SnO2, 또는 In2O3을 적어도 하나의 스퍼터 기체 및 상기 ZnO, SnO2, 또는 In2O3에 의해 형성된 막을 수정하기 위한 적어도 하나의 기체를 포함하는 분위기에서 스퍼터 증착하는 단계를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 57 항에 있어서, 상기 막-수정 기체는 산화성 기체 및 도펀트 기체에서 선택된 적어도 하나의 기체를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 58 항에 있어서, 상기 산화성 기체는 산소를 포함하고, 상기 도펀트 기체는 질소를 포함하는 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 36 항에 있어서, 상기 ZnO, SnO2, 또는 In2O3은 약 1분 내지 약 5분 동안 어닐된 것을 특징으로 하는 증가형, 전계 효과 트랜지스터의 제조 방법.
- 제 1 항에 있어서, 상기 ZnO, SnO2, 또는 In2O3은 감소된 정도의 산소 결핍(oxygen deficiency)을 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 어닐된 ZnO, SnO2, 또는 In2O3은 어닐되지 않은 ZnO, SnO2, 또는 In2O3에 비해서 낮은 정도의 산소 결핍을 갖는 것을 특징으로 하는 전계 효과 트랜지스터.
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