KR20040094166A - 반도체소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 반도체기판상에 게이트절연막, 게이트용 폴리실리콘층 및 제 1 질화막을 순차적으로 형성하여 게이트 패턴을 형성한 후, 상기 반도체기판내에 소오스/드레인영역을 형성하는 단계; 상기 결과물의 전체상부에 제 1 층간절연막을 형성한 후 이를 평탄화하여 상기 제 1 질화막 상면을 노출시키는 단계; 상기 폴리실리콘층 상면이 노출될 때 까지 상기 제 1 질화막을 제거하여 상기 제 1 층간절연막내에 홀을 형성한 후, 상기 홀을 포함한 결과물의 전면에 금속층을 형성하는 단계; 상기 홀 내부의 금속층을 어닐링하여 금속실리사이드로 변형시킨 후, 나머지 금속층은 제거하는 단계; 상기 홀을 포함한 결과물의 전체상부에 하드마스크용 질화막을 형성한 후, 상기 제 1 층간절연막의 상면이 노출될 때 까지 상기 하드마스크용 질화막을 연마하는 단계; 상기 제 1 층간절연막을 제거한 후, 상기 결과물의 전면에 산화막과 제 2 질화막을 순차적으로 형성하는 단계; 상기 제 2 질화막의 전체 상부에 제 2 층간절연막을 형성한 후, 콘택 형성영역에 해당하는 상기 제 2 층간절연막을 일부 제거하여 콘택홀을 형성하고 추가로 콘택 형성영역에 해당하는 상기 제 2 질화막을 일부 제거하여 상기 게이트라인의 측벽에 스페이서를 형성하는 단계; 및 상기 콘택홀내에 도전층을 형성하여 콘택을 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는 게이트를 금속층으로 전환시킴으로써 게이트저항도 낮추면서 자기정합콘택(Self Aligned Contact)을 가능하게 하는 반도체소자의 게이트 형성방법에 관한 것이다.
일반적으로 디램셀은 게이트사이에 플러그콘택을 형성함에 있어 SAC(Self Alignment Contact)식각공정을 사용하고 있다.
이는 게이트의 상부 및 좌우측벽을 질화막으로 덮어서 콘택과 게이트가 연결되는 것을 방지하기 위함이다.
종래기술에서는 도 1에 도시된 바와 같이, 실리콘기판에 폴리실리콘(2), 텅스텐실리사이드(4) 및 질화막(6)을 적층하여 이루어진 게이트패턴이 형성된다.
이러한 게이트 패턴을 덮는 스페이서용 질화막(8)을 형성한 후 상기 게이트 패턴 사이에 폴리실리콘으로 콘택(9)을 형성한다.
이러한 디램셀에서는 셀 사이즈가 축소되면서 게이트 저항이 감소하는 것을 보상하기 위해 게이트 두께(T)를 증가시키게 된다.
그러나, 이러한 게이트 두께(T)를 증가시키게 되면 콘택홀 내부를 폴리실리콘으로 채우는데 어려움이 있을 뿐만 아니라 콘택과 연결되는 비트라인과의 캐패시턴스(도 1의 흰색 화살표)가 증가하여 공정마진이 부족해지는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 게이트를 금속층으로 전환시킴으로써 게이트 저항을 감소시킬 뿐만 아니라 주변 콘택을 통한 다른 전도층과의 캐패시턴스를 증가시킬 수 있는 반도체소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 사진.
도 2a 내지 도 2l은 본 발명에 따른 반도체소자의 게이트 형성방법을 도시한 공정별 도면.
(도면의 주요부분에 대한 부호설명)
100 : 실리콘기판 102 : 소자분리막
104 : 게이트산화막 106, 206 : 폴리실리콘층
108 : 제 1 질화막 110, 210 : 제 1 층간산화막
111 : 홀 112 : Co, Ni, Ti금속층
114, 214 : 금속실리사이드 115, 215 : 게이트라인
116, 116a, 216, 216a : 하드마스크용 질화막
118, 118a : 산화막 120, 120a : 제 2 질화막
122 : 제 2 층간산화막 123 : 콘택홀
124 : 플러그용 폴리실리콘층 124a : 콘택
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 게이트절연막, 게이트용 폴리실리콘층 및 제 1 질화막을 순차적으로 형성하여 게이트 패턴을 형성한 후, 상기 반도체기판내에 소오스/드레인영역을 형성하는 단계; 상기 결과물의 전체상부에 제 1 층간절연막을 형성한 후 이를 평탄화하여 상기 제 1 질화막 상면을 노출시키는 단계; 상기 폴리실리콘층 상면이 노출될 때 까지 상기 제 1 질화막을 제거하여 상기 제 1 층간절연막내에 홀을 형성한 후, 상기 홀을 포함한 결과물의 전면에 금속층을 형성하는 단계; 상기 홀 내부의 금속층을 어닐링하여 금속실리사이드로 변형시킨 후, 나머지 금속층은 제거하는 단계; 상기 홀을 포함한 결과물의 전체상부에 하드마스크용 질화막을 형성한 후, 상기 제 1 층간절연막의 상면이 노출될 때 까지 상기 하드마스크용 질화막을 연마하는 단계; 상기 제 1 층간절연막을 제거한 후, 상기 결과물의 전면에 산화막과 제 2 질화막을 순차적으로 형성하는 단계; 상기 제 2 질화막의 전체 상부에 제 2 층간절연막을 형성한 후, 콘택 형성영역에 해당하는 상기 제 2 층간절연막을 일부 제거하여 콘택홀을 형성하고 추가로 콘택 형성영역에 해당하는 상기 제 2 질화막을 일부 제거하여 상기 게이트라인의 측벽에 스페이서를 형성하는 단계; 및 상기 콘택홀내에 도전층을 형성하여 콘택을 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2l은 본 발명에 따른 반도체소자의 게이트 형성방법을 도시한 공정별 도면이다.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)에 소자분리막(102), 게이트산화막(104), 폴리실리콘층(106) 및 제 1 질화막(108)을 순차적으로 적층하여 이루어진 게이트 패턴을 형성한 후, 이온주입을 통해 트랜지스터의 소오스/드레인영역(107)을 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 결과물의 전체상부에 제 1 층간산화막(110)을 증착하여 매립한 후 이를 평탄화하여 상기 제 1 질화막(108)의 상면을 노출시킨다.
이어서, 도 2c 및 도 2d에 도시된 바와 같이, 상기 노출된 제 1 질화막(108)을 제거하여 상기 폴리실리콘층(106) 상면을 노출시키는 홀(111)을 형성한 후, 상기 홀(111)을 포함한 결과물의 전면에 Co, Ti 또는 Ni 금속층(112)을 증착한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 결과물의 전면에 고온의 열을 가하면 상기 폴리실리콘층(106)과 그에 접한 Co금속층(112)이 반응하여 코발트실리사이드(114)가 형성되어 상기 폴리실리콘층(104) 및 상기 코발트실리사이드(114)로 이루어진 게이트라인(115)이 형성된다.
이어서, 상기 Co금속층(112)을 녹이는 용액으로 Co금속층(112)을 제거하면 상기 폴리실리콘층(106)과 반응한 코발트실리사이드(114)만 잔류하고 상기 폴리실리콘층(106)과 접하지 못해 반응하지 못한 Co금속층은 모두 제거된다.
그 다음, 도 2f에 도시된 바와 같이, 상기 결과물의 전체상부에 하드마스크용 질화막(116)을 증착하여 상기 홀(111)을 매립한다.
이어서, 도 2g에 도시된 바와 같이, 상기 제 1 층간산화막(110) 상면이 노출될 때 까지 상기 증착된 하드마스크용 질화막(116)을 CMP(Chemical & Mechanical Polishing)공정으로 연마하여 상기 하드마스크용 질화막(116a)을 잔류시킨 후, 상기 제 1 층간산화막(110)을 전부 제거한다.
그 다음, 도 2h에 도시된 바와 같이, 상기 결과물의 전면에 산화막(118)과 제 2 질화막(120)을 순차적으로 적층한다.
이어서, 도 2i에 도시된 바와 같이, 상기 결과물의 전체 상부에 제 2 층간산화막(122)을 증착한 후, 포토레지스트(PR)를 패터닝하여 콘택 형성영역을 개구시킨다.
그 다음, 도 2j에 도시된 바와 같이, 상기 패터닝된 포토레지스트(PR)를 마스크로 하여 상기 제 2 층간산화막(122)과 상기 제 2 질화막(120)을 순차적으로 식각하면 상기 게이트라인(115)의 측벽에 스페이서(120a)가 형성됨과 동시에 콘택홀(123)이 형성된다.
이어서, 도 2k에 도시된 바와 같이, 상기 콘택홀(123)을 포함한 결과물의 전체상부에 플러그용 폴리실리콘층(124)을 증착하여 상기 개구된 콘택형성영역을 매립한다.
그 다음, 도 2l에 도시된 바와 같이, 상기 플러그용 폴리실리콘층(124)을 CMP공정으로 연마하면 후속의 전도층과의 연결을 위한 콘택(124a)이 형성된다.
이와 같이, 종래에는 폴리실리콘/텅스텐실리사이드를 적층하여 형성하던 게이트에 비해 게이트라인(115)의 두께(T)를 낮출 수 있으며, 이로 인해 인접한 콘택과의 캐패시턴스가 감소하게 된다.
또한, 종래에 비해 저항은 더욱 낮아지게 되면서 게이트라인(115)의 상부에 잔류질화막(116a)이 존재하게 되어 자기정합콘택도 형성할 수 있다.
한편, 본 발명의 다른 실시예를 도 3a 내지 도 3d를 참조하여 설명하면 다음과 같다.
이하에서는 앞서 설명한 실시예와 동일한 부분에 대해서는 설명의 편의상 생략한다. 즉, 코발트실리사이드(214)를 형성하여 폴리실리콘층(204) 및 코발트실리사이드(214)로 이루어진 게이트라인(215)을 형성하는 단계까지는 앞서 설명한 실시예와 동일하므로 생략한다.
먼저, 도 3a에 도시된 바와 같이, 폴리실리콘층(204)과 코발트실리사이드(214)로 이루어진 게이트라인(215)의 상부에 형성된 홀의 넓이를습식식각방법을 이용하여 증가시킨 후 상기 결과물의 전체상부에 하드마스크용 질화막(216)을 증착한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 하드마스크용 질화막(216)을 CMP공정으로 연마하여 잔류질화막(216a)을 형성하고 층간산화막(220)의 상면을 노출시킨다.
이어서, 도 3c에 도시된 바와 같이, 상기 결과물의 전체 상부에 포토레지스트(PR)를 증착한 후, 상기 포토레지스트(PR)를 패터닝하여 콘택 형성영역을 개구시킨다.
그 다음, 상기 패터닝된 포토레지스트(PR)를 마스크로 한 식각공정을 진행하여 상기 게이트라인(215)의 측벽에 스페이서(220a)를 형성한다.
이어서, 도 3d에 도시된 바와 같이, 상기 패터닝된 포토레지스트(PR)를 제거한 후 상기 결과물의 전체상부에 플러그용 폴리실리콘층(224)을 증착하여 상기 개구된 콘택형성영역을 매립한다.
그 다음, 상기 플러그용 폴리실리콘층(224)을 CMP공정으로 연마하면 후속의 전도층과의 연결을 위한 콘택(224a)이 형성된다.
상술한 바와 같이, 본 발명은 게이트라인의 상부층을 금속층으로 형성함으로써 게이트라인의 저항을 감소시키고, 게이트라인의 높이를 낮게 형성함으로써 인접한 콘택을 통한 다른 전도층과의 캐패시턴스를 감소시킬 수 있다는 효과가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 반도체기판상에 게이트절연막, 게이트용 폴리실리콘층 및 제 1 질화막을 순차적으로 형성하여 게이트 패턴을 형성한 후, 상기 반도체기판내에 소오스/드레인영역을 형성하는 단계;상기 결과물의 전체상부에 제 1 층간절연막을 형성한 후 이를 평탄화하여 상기 제 1 질화막 상면을 노출시키는 단계;상기 폴리실리콘층 상면이 노출될 때 까지 상기 제 1 질화막을 제거하여 상기 제 1 층간절연막내에 홀을 형성한 후, 상기 홀을 포함한 결과물의 전면에 금속층을 형성하는 단계;상기 홀 내부의 금속층을 어닐링하여 금속실리사이드로 변형시킨 후, 나머지 금속층은 제거하는 단계;상기 홀을 포함한 결과물의 전체상부에 하드마스크용 질화막을 형성한 후, 상기 제 1 층간절연막의 상면이 노출될 때 까지 상기 하드마스크용 질화막을 연마하는 단계;상기 제 1 층간절연막을 제거한 후, 상기 결과물의 전면에 산화막과 제 2 질화막을 순차적으로 형성하는 단계;상기 제 2 질화막의 전체 상부에 제 2 층간절연막을 형성한 후, 콘택 형성영역에 해당하는 상기 제 2 층간절연막을 일부 제거하여 콘택홀을 형성하고 추가로 콘택 형성영역에 해당하는 상기 제 2 질화막을 일부 제거하여 상기 게이트라인의측벽에 스페이서를 형성하는 단계; 및상기 콘택홀내에 도전층을 형성하여 콘택을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 금속층은 Co, Ti 또는 Ni 금속층인 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 반도체기판상에 게이트절연막, 게이트용 폴리실리콘층 및 제 1 질화막을 순차적으로 형성하여 게이트 패턴을 형성한 후, 상기 반도체기판내에 소오스/드레인영역을 형성하는 단계;상기 결과물의 전체상부에 제 1 층간절연막을 형성한 후 이를 평탄화하여 상기 게이트패턴의 제 1 질화막 상면을 노출시키는 단계;상기 폴리실리콘층 상면이 노출될 때 까지 상기 제 1 질화막을 제거하여 상기 제 1 층간절연막내에 홀을 형성한 후, 상기 홀을 포함한 결과물의 전면에 금속층을 형성하는 단계;상기 홀 내부의 금속층을 어닐링하여 금속실리사이드로 변형시킨 후, 나머지 금속층은 제거하는 단계;상기 홀의 측벽 층간절연막을 일부 제거하여 상기 홀의 넓이를 확대시키는 단계;상기 홀을 포함한 결과물의 전체상부에 하드마스크용 질화막을 형성한 후,상기 제 1 층간절연막의 상면이 노출될 때 까지 상기 하드마스크용 질화막을 연마하는 단계;상기 하드마스크용 질화막을 마스크로 하여 콘택형성영역의 제 1 층간절연막을 일부 제거하여 상기 게이트라인의 측벽에 스페이서를 형성함과 동시에 콘택홀을 형성하는 단계; 및상기 콘택홀내에 도전층을 형성하여 콘택을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 금속층은 Co, Ti 또는 Ni 금속층인 것을 특징으로 하는 반도체소자의 게이트 형성방법.
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Legal Events
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| PA0201 | Request for examination |
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| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20100127 |
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Comment text: Registration of Establishment Patent event date: 20100225 Patent event code: PR07011E01D |
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Payment date: 20100226 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration | ||
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