KR20040086398A - 트랜스포머를 이용한 플라스마 패널 전원공급 및 제어 수단 - Google Patents

트랜스포머를 이용한 플라스마 패널 전원공급 및 제어 수단 Download PDF

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KR20040086398A
KR20040086398A KR10-2004-7012820A KR20047012820A KR20040086398A KR 20040086398 A KR20040086398 A KR 20040086398A KR 20047012820 A KR20047012820 A KR 20047012820A KR 20040086398 A KR20040086398 A KR 20040086398A
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electrodes
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KR10-2004-7012820A
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도미니끄 가그노
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톰슨 라이센싱 소시에떼 아노님
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Abstract

본 발명은 트랜스포머를 사용하는 플라즈마 패널에 전원공급하고 제어하기 위한 수단에 과한 것이다. 더 상세하게, 본 발명은, 서스테인 전극 망(Y, Y')이 제공되어 있는 플라즈마 패널(1)에 관한 것이다. 본 발명에 따라 상기 수단은: 적어도 하나의 트랜스포머(Tg)로서, 각각은 중간 스위치 없이 상기 패널의 서스테인 전극들에 전원공급하도록 의도된 하나의 일차 회로(Pg) 및 복수의 이차 회로(Sgi)를 포함하는, 적어도 하나의 트랜스포머(Tg); 및 - 서스테인 펄스 발생기 및 이 발생기를 트랜스포머(들)(Tg)의 일차 회로(들)(Pg)에 연결시키기 위한 수단으로서, 이들은, 상기 트랜스포머(들)(Tg)의 인덕턴스들이, 바람직하게는 회로 내의 임의의 다른 특별한 인덕턴스없이, 이들 서스테인 전극들 사이에 용량성 에너지를 회복 및 재-주입하기 위하여 협력하도록 설계된, 서스테인 펄스 발생기 및 이 발생기를 트랜스포머(들)의 일차 회로(들)에 연결시키기 위한 수단을 포함한다. 본 발명의 상기 수단은 특히 경제적이다.

Description

트랜스포머를 이용한 플라스마 패널 전원공급 및 제어 수단{MEANS OF POWERING AND CONTROLLING A PLASMA PANEL USING TRANSFORMERS}
메모리 효과를 가진 AC 플라즈마 디스플레이 패널(즉 PDP)은 일반적으로 그 사이에 방전 가스를 포함하는 공간을 둔 두 개의 평행 플레이트를 포함한다. 상기 패널은 이 플레이트 사이에서 이들 플레이트의 내측면 상에 몇개의 전극 어레이, 즉
- 플레이트 사이의 공간에서, 그 교차지점에서 발광 방전 영역(luminous discharge region)이 한정되는, 어드레싱을 위해 사용되는 일반적으로 두개의 교차된 전극 어레이; 및
- 특히 메모리 효과를 제공하기 위한, 유전층으로 덮혀있는, 서스테인닝을 위해 사용되는 적어도 두 개의 전극 어레이를 가진다.
코플레이너 패널(coplanar panel)의 경우, 두 개의 서스테인 어레이는, 병렬로 전체 방향으로 동일한 패널 상에 배치된 전극들로부터 형성된다. 일 서스테인 어레이의 각각의 전극은 다른 서스테인 어레이의 일 전극과 함께, 전체적으로 패널의 픽셀 라인을 따라 분포되는 일련의 발광 방전 영역을 그 사이에서 한정하는 전극쌍을 형성한다.
매트릭스 패널(matrix panel)의 경우, 두 개의 서스테인 어레이는 더 이상 코플레이너 상에 있지 않고 서로 다른 플레이트 상에 위치된다.
발광 방전 영역들은 패널 상에서 2-차원 매트릭스를 형성하며, 각각의 영역은 이 매트릭스가 디스플레이될 영상을 디스플레이할 수 있도록 광을 방출할 수 있다.
일반적으로, 이들 전극 어레이들 중 적어도 하나는 어드레싱 및 서스테이닝 둘 모두를 위해 사용된다.
인접하는 방전 영역들, 즉 적어도 서로 다른 색을 방출하는 방전 영역들은, 일반적으로 경계 리브(rib)들에 의해 둘러싸여 있다. 이들 경계 리브들은 일반적으로 플레이들 사이에서 스페이서로서 사용된다.
발광 방전 영역의 벽은 일반적으로 발광 방전의 자외선 방사에 감응하는 형광체로 부분적으로 코팅되어 있고; 인접하는 방전 영역들은 서로 다른 원색(primary colour)을 방출하는 형광체가 제공됨으로써 3개의 인접하는 영역들의 조합이 하나의 영상 엘리먼트 즉 픽셀을 형성하도록 한다.
플라즈마 패널이 동작 중일 때, 영상을 디스플레이하기 위하여, 방전 영역 매트릭스가 활성화되도록 하는 또는 활성화되지 않도록 하는 일련의 스캔, 또는 서브스캔이 수행되며; 각각의 스캔 또는 서브스캔은 일반적으로 다음의 위상들, 즉
- 먼저, 활성화될 방전 영역들의 유전층 부분에 전기 전하를 축적시킬 목적으로, 이들 영역들에서 교차하는 어드레스 전극들 사이에 적어도 하나의 전압 펄스를 인가하는, 선택적 어드레싱 위상(QW); 및 그후
- 일련의 전압 펄스들이 서스테인 전극쌍 사이에 인가되어 이전에 어드레싱되었던 방전 영역들에서만 일련의 발광 방전을 야기시키는, 비-선택적 서스테인 위상(QS)을 포함한다.
패널에 대한 특정 스캔 또는 서브스캔은, 특정 전압 펄스들의 인가와 관련되는, 소거 위상 또는 점화(priming) 위상와 같은 다른 위상들을 추가로 포함할 수 있는데, 이들 펄스들은 홀드 전압 레벨(높은 또는 낮은)의 면에서 뿐만 아니라 전압 상승 및/또는 하강 경사의 면에서도 일반적으로 특별한 특성을 가진다.
패널의 서로 다른 어레이들의 전극들 사이에, 방금 기술된 바와 같은, 전압 펄스를 인가하는 것은, 이들 전극들이 그 사이에 형성되는 전기 커패시터의 충전 및 방전 사이클을 야기시킨다. 서스테인 위상은 단연 가장 높은 수의 충전 및 방전 사이클을 나타내기 때문에, 서스테인 펄스를 생성하기 위해서는, 전극들 사이의 용량성 에너지가 회복 및 재-주입되도록 하는 공진 회로를 가지는 발생기(generator)를 사용하는 것이 당업계의 관행이다.
본 발명은 플라즈마 디스플레이 패널을 제어하는 전원공급 및 구동 수단에 관한 것이다.
도 2는 본 발명의 제 1 실시예에 따른 패널의 개략적인 전면도이고; 도 1은 이 패널의 부분 단면도이며 이 패널의 후방 플레이트의 외측 면 상에 배치되어 고정된 자기 연결(magnetic coupling) 트랜스포머의 부분 단면도.
도 3은 도 1 및 도 2의 패널의 개략적인 후면도로서, 또한 이 패널을 위한 전원공급 및 구동 수단을 보여주는 도면.
도 4 내지 도 7은 본 발명의 제 1 실시예에 따라 도 1 내지 도 3의 패널을 구동하기 위한 서스테인 위상에 관한 것이며 한 서스테인 주기의 전체, 즉 유도성 에너지(inductive energy)를 저장하기 위한 제 1 시점과, 유도성 에너지를 회복하기 위한 제 2 시점과, 유도성 에너지를 저장하기 위한 제 2 시점, 및 유도성 에너지를 회복하기 위한 제 1 시점을 각각 도시하는 개략도.
도 8 및 도 9는 본 발명의 제 1 실시예에 따라 도 1 내지 도 3의 패널을 구동하기 위한 어드레스 위상에 관한 것으로, 이 위상 동안에 패널의 코플레이너 전극들의 바이어스 진동 위상을 예시하며, 각각 한 진동의 첫번째 반-파장 동안 및 두번째 반-파장 동안, 라인 및 열 구동기의 상태와 패널의 트랜스포머들 중 하나를 위한 전원공급 회로의 상태를 도시하는 개략도.
도 10은 도 1 내지 도 3의 패널의 3개의 서로 다른 어레이 Y, Y' 및 X 에 소속하는 전극들에 대한 전압 타이밍도를 개략적으로 도시하는 도면.
도 11은 어드레스 위상 동안 도 1 내지 도 3의 패널의 코플레이너 전극들에 인가되는 전압들을 도 10에서보다 더 상세하게 도시하는 도면.
도 12는 서스테인 위상 동안 도 1 내지 도 3의 패널의 코플레이너 전극들 사이의 전압차를 도 10에서보다 더 상세하게 도시하는 도면.
도 13a, 도 14a, 및 도 15a는, 본 발명의 제 2 실시예에 따라 도 19의 패널을 구동하기 위한 서스테인 위상에 관한 것이며, 한 서스테인 주기의 절반, 즉 유도성 에너지를 저장하기 위한 제 1 시점과, 극성을 반전시키기 위한 제 1 시점, 및 유도성 에너지를 회복하기 위한 제 2 시점을 각각 도시하며; 도 13b, 도 14b, 및 도 15b는 한 서스테인 주기 동안 구형파(square-wave) 전압 신호 및 자화 강도를 도시하며, 두꺼운 라인 부분은 이 주기에서 도 13a, 도 14a, 및 도 15a에서 각각 도시되어 있는 시점에 대응하는 도면.
도 16a, 도 17a, 및 도 18a는, 본 발명의 제 2 실시예에 따라 도 19의 패널을 구동하기 위한 어드레스 위상에 관한 것이며, 이 위상 동안 패널의 코플레이너 전극들을 바이어싱하기 위한 하나의 진동 주기의 절반, 즉 유도성 에너지를 저장하기 위한 제 1 시점과, 극성을 반전시키기 위한 제 1 시점, 및 유도성 에너지를 회복하기 위한 제 2 시점을 각각 도시하며; 도 16b, 도 17b, 및 도 18b는 한 바이어스 진동 주기 동안 구형파 전압 신호 및 자화 강도를 도시하며, 두꺼운 라인 부분은 이 주기에서 도 16a, 도 17a, 및 도 18a에서 각각 도시되어 있는 시점에 대응하는 도면.
도 19는 본 발명의 제 2 실시예에 따른 플라즈마 패널을, 도 1의 플라즈마 패널과 동일한 형태로, 도시하는 개략도.
도 20은 어드레스 위상와 관련되는 도 11과 유사한 도면.
타이밍도를 도시하는 도면들은, 비율대로 도시된 경우에는 명료하게 나타나지 않을 특정한 세부사항을 나타내기 위하여, 축척에 따라 그려지지 않았다.
만족스러운 효율을 유지하기 위하여 용량성 에너지를 회복할 필요 및 양호한 비디오 영상 디스플레이에 적절하도록 패널을 구동하기 위하여, 상기 패널의 서로 다른 어레이들의 전극들 사이에 전압 펄스를 인가하는 것은, 복잡하고 값비싼 회로가 사용되어야만 한다는 것을 의미한다. 본 발명의 목적은 특히, 종래 기술에 의한 것보다 저렴한 전원공급 및 구동 수단을 제공하는 것이며 또한 이들 수단을 위하여 적절한 바람직한 구동 방법을 제공하는 것이다.
이를 위하여, 본 발명의 주제는 메모리 효과를 가진 AC 플라즈마 패널을 위한 전원공급 및 구동 수단으로서:
- 방전 가스를 포함하는 공간을 그 사이에 둔 두 개의 평행 플레이트와;
- 제 1 서스테인 전극 어레이 및 적어도 하나의 제 2 서스테인 전극 어레이로서, 이들은 적어도 상기 제 1 어레이의 전극과 상기 제 2 어레이의 인접한 전극이 쌍을 이루도록 연관됨으로써 동일 쌍의 전극들이 그 사이에서 상기 플레이트 사이의 공간 내에 일련의 발광 방전 영역들을 한정하도록 하는, 제 1 서스테인 전극 어레이 및 적어도 하나의 제 2 서스테인 전극 어레이와;
- 메모리 효과를 제공하기 위하여 상기 서스테인 어레이들 중 적어도 하나를 덮는 유전층을 포함하는,
메모리 효과를 가진 AC 플라즈마 패널을 위한 전원공급 및 구동 수단에 있어서, 상기 전원공급 및 구동 수단은:
- 적어도 하나의 트랜스포머(transformer)로서, 각각의 트랜스포머는 하나의 일차 회로와 상기 일차 회로에 자기적으로 연결된 복수의 이차 회로를 포함하며, 각각은 중간 스위치없이 상기 패널의 한 쌍의 전극들 중 하나 및 다른 하나에 각각 연결되도록 의도된 하나의 높은 단자 및 하나의 낮은 단자가 제공된, 적어도 하나의 트랜스포머와;
- 상기 적어도 하나의 트랜스포머의 상기 일차 회로 또는 회로들의 단자측에 있는 일차 서스테인 전압 펄스 발생기로서:
- 상기 일차 회로 또는 회로들에 자기적으로 연결된 각각의 이차 회로는, 그 높은 단자 및 낮은 단자 사이에서, 교대하는 높은 평탄부(plateau) 및 낮은 평탄부를 가지는 일련의 전압 펄스로서, 상기 전압 펄스는, 이 평탄부 동안에, 이들 단자들에 연결된 전극들 사이에 위치하며 예비-활성화되었던 방전 영역에서만 발광 방전을 야기시킬 수 있는, 일련의 전압 펄스들을 전달할 수 있도록 설계되고;
- 상기 트랜스포머(들)의 상기 일차 회로 또는 회로들의 인덕턴스 및 상기 이차 회로의 인덕턴스가 상기 전극들 사이에 용량성 에너지를 회복하고 재-주입할 수 있도록 협력하도록 설계된, 일차 서스테인 전압 펄스 발생기를 포함하는 것을 특징으로 한다.
방전 영역들은 특히 선택적인 어드레싱 수단을 사용하여 현재까지 알려진 방식으로 예비-활성화된다. 메모리 효과는 각각의 예비-활성화된 방전 영역이 각각의 방전 후 활성화된 채 유지되도록 한다. 유리하게 및 통상적으로, 재생가능하고 사용가능한 메모리 효과를 얻기 위하여 방전은 서스테인 펄스 홀드 동안에 이루어지며; 이들 홀드 동안에, 서스테인 전압을 대체로 일정하다.
트랜스포머(들)의 권선비(turn ratio)는, 일차 회로(들)에 인가된 전압 펄스들이 이차 회로의 단자들에서, 다시 말해 서스테인 전극들 사이에서, 적절한 진폭의 서스테인 전압 펄스들을 야기시킬 수 있도록 설계된다. 용어 "적절한 진폭"이란 이들 전극들에 의하여 전원공급되었고 예비-활성화되었던 방전 영역들에서만 방전이 얻어질 수 있도록 허용하는 진폭을 의미하는 것으로 이해된다.
종래의 방법에서와 같이, 용량성 에너지는 각각의 서스테인 펄스 절반-사이클(half-cycle) 사이에 회복되고 재-주입되며; 이는 패널의 커패시터와 같은 커패시터, 및 인덕터를 포함하는 유도성-용량성 공진 회로를 통해 성취된다. 본 발명에 따라, 각 회로의 인덕턴스는 대응하는 트랜스포머의 인덕턴스에 의해 형성된다. 바람직하게, 패널 전원공급 및 구동 수단은 트랜스포머(들)의 일차 회로(들)의 인덕턴스 및 이차 회로(들)의 인덕턴스 외에는 용량성 에너지의 회복 및 재-주입을 위한 다른 특별한 인덕터스를 포함하지 않는다.
따라서, 트랜스포머는 두 개의 기능을 가지며, 패널 전원공급 및 구동 수단은 특히 저렴하다.
일차 전압 펄스 발생기에 부합하기 위하여, 적절하게 제어된 스위치들과 다이오들이, 본 발명의 상세한 실시예에서 나중에 설명되는 바와 같이, 특히 사용되는데, 여기서 이들 스위치들은 상기 발생기를 상기 일차 회로에 연결시키는 수단으로서 고려될 것이다.
요약하면, 플라즈마 패널에 종래에 서스테인 전극 어레이들이 제공되어 있는 경우, 본 발명에 따라 상기 패널에 전원공급하고 구동하기 위한 수단은:
- 적어도 하나의 트랜스포머로서, 각각은 중간 스위치 없이 상기 패널의 서스테인 전극들에 전원공급하도록 의도된 하나의 일차 회로 및 복수의 이차 회로를 포함하는, 적어도 하나의 트랜스포머; 및
- 서스테인 펄스 발생기 및 이 발생기를 트랜스포머(들)의 일차 회로(들)에연결시키기 위한 수단으로서, 이들은, 상기 트랜스포머(들)의 인덕턴스들이, 바람직하게는 회로 내의 임의의 다른 특별한 인덕턴스없이, 이들 서스테인 전극들 사이에 용량성 에너지를 회복 및 재-주입하기 위하여 협력하도록 설계된, 서스테인 펄스 발생기 및 이 발생기를 트랜스포머(들)의 일차 회로(들)에 연결시키기 위한 수단을 포함한다.
바람직하게, 패널 전원공급 및 구동 수단은, 하나의 서스테인 쌍의 전극들 사이에 배치된 상기 패널의 적어도 임의의 하나의 방전 영역을 미리 선택적으로 활성화 또는 활성화해제할 목적으로, 상기 전극 쌍에 전원공급하는 이차 회로에 쓰기 전압 펄스 또는 소거 전압 펄스를 인가하도록 설계된 쓰기 또는 소거 수단을 포함한다.
더 상세하게는, 이 쓰기 전압 펄스는 이 이차 회로의 일 단자, 즉 바람직하게는 높은 단자 및 낮은 단자 사이에 배치된 "중간" 단자에 인가된다. 따라서, 이 이차 회로에 연결된 전극들에게는 쓰기 신호 또는 소거 신호가 제공된다.
일반적으로, 플라즈마 패널은 플레이트 사이의 공간 내의 상기 방전 영역들에서 상기 제 1 및 상기 적어도 제 2 서스테인 어레이의 전극들을 교차하는 적어도 하나의 데이터 전극 어레이를 더 포함한다.
통상적으로, 이 경우 상기 쓰기 또는 소거 수단은 상기 데이터 전극들 각각을 구동하도록 설계된 열 구동기(column driver)들의 조합을 일반적으로 더 포함한다. 패널 어드레스 동작의 경우, 선택적 쓰기 또는 소거 동작과 유사하게, 활성화될 또는 활성화해제될 이들 방전 영역들을 교차하는 데이터 전극들을 위한 상기 구동기를 사용하여, 데이터 전압 펄스가 일반적으로 이들 영역들을 또한 교차하는 서스테인 전극들에, 이들 전극들에 인가되는 쓰기 또는 소거 전압 펄스와 동기를 맞춰, 어드레스 단자를 통해 인가된다. 따라서 이들 서스테인 전극들은 또한 어드레싱에도 사용된다.
따라서, 서스테인 위상 전에 방전 영역을 활성화하기 위한 쓰기 동작, 또는 방전 영역을 활성화해제하고 서스테인 위상을 선택적으로 종료시키기 위한 소거 동작과 같은, 플라즈마 패널을 구동하기 위한 동작들을 선택하는 어드레싱 수단이 얻어진다.
본 발명에 따라, 또한 쓰기 또는 소거 수단 중 어느 것이든 이차 회로의 어드레스 단자에 연결되어지도록 더 의도되는지에 관계없이 서스테인 펄스 발생기는 일차 회로에 연결되어 있기 때문에, 종래 기술에서와 같이, 서스테인 전류는 더이상 라인 구동기(line driver)를 통해 흐르지 않으며; 따라서 이들 라인 구동기에 대해 더 저렴한 부품을 사용하는 것이 가능하다.
바람직하게, 패널 전원공급 및 구동 수단은 복수의 H개의 트랜스포머를 포함한다. 또한, 쓰기 또는 소거 수단은 L 개의 라인 구동기들의 조합을 포함하며, 각각의 구동기는 복수의 H개의 이차 회로에 쓰기 전압 펄스 또는 소거 전압 펄스를 인가하도록 의도되며 또한 이런 목적으로 출력단을 경유하여 각각의 H 개의 트랜스포머에 대하여 하나의 단일 이차 회로를 어드레싱하기 위한 중간 어드레스 단자라고 불리우는 부분에 연결되어 있고, 각각의 어드레스 단자는, 그 이차 회로 내의 그 높은 단자와 그 낮은 단자 사이에서, 배치되어 있고, 상기 L 은 패널의 전극쌍의 총 수를 트랜스포머의 수 H에 의해 나눈 수와 같은 라인의 수에 대응한다.
통상적으로, 각각의 라인 구동기는, 명령에 따라, "일련의" 또는 한 라인의 방전 영역들에 이용되는 패널의 한 전극쌍에 쓰기 전압 펄스들을 인가하도록 의도된다.
따라서, 각각의 이차 회로는 한 쌍의 전극에 전원공급하기 위한 두 개의 출력 단 단자들과, 낮은 단자의 전위와 높은 단자의 전위 사이의 중간 전위를 가지며 본 발명에 따라 라인 구동기의 출력단에 연결되어 있는 어드레스 단자로서 지칭되는 중간 단자를 구비한다.
바람직하게, 각각의 이차 회로에 있어서, 이 어드레스 단자는 이차 회로의 중간-지점에 대응함으로써, 이 단자의 전위가 각각의 전극 전원공급 단자의 전위로부터 등거리에 있도록 한다.
복수의 H개의 트랜스포머가 존재하며, 이 트랜스포머의 이차 회로들은 직접 임의의 스위치 없이 패널의 서스테인 전극 쌍들에 전원공급하기 때문에, 각각의 트랜스포머는 패널의 전극쌍 그룹 g 또는 라인의 그룹에 전원공급한다. 따라서 패널의 모든 라인들은 H개의 라인 그룹으로 세분되고, 각각의 그룹은 하나의 트랜스포머에 대응한다.
각 구동기의 출력단은, 본 발명에 따라, 각 트랜스포머의 이차 회로에 연결되어 있기 때문에, 동일한 라인 구동기가 각 라인 그룹의 임의의 라인에 대해 이용되는데, 다시 말해서 H개의 트랜스포머가 존재하므로 동일한 라인 구동기가 전체 H개의 라인들을 구동한다. 종래 기술의 시스템과 비교하면, 필요한 라인 구동기의수는 트랜스포머의 수 H에 의해 나뉘어질 수 있으며, 이는 경제적인 관점에서 크게 유리하다.
바람직하게, 패널 전원공급 및 구동 수단은 쓰기 또는 소거 바이어스 펄스 발생기 및 이 발생기를 트랜스포머의 일차 회로에 연결하기 위한 수단을 더 포함하며, 이들은, 일련의 쓰기 또는 소거 바이어스 펄스 및 역 바이어스 펄스로부터 형성된 쓰기 또는 소거 진동의 트레인을 얻기 위하여, 트랜스포머의 일차 회로의 인덕턴스와 이차 회로의 인덕턴스가 각각의 바이어스 펄스 이후 역 바이어스 펄스를 생성하는데 협력할 수 있도록 설계된다.
서스테인 전극의 바이어싱은 서스테인 위상 이전에 패널 어드레스 위상 동안 이루어진다. 따라서, 본 발명에 따라, 바이어스 펄스들은 서스테인 전극 전원공급 트랜스포머들을 통해 서스테인 전극들에 인가되며, 이는 그 지속시간을 제한한다. 따라서 이들 펄스들은 트랜스포머 또는 트랜스포머들의 진동의 첫번째 절반-사이클에 대응하며, 두번째 절반-사이클은 역 바이어스 펄스에 대응한다. 트랜스포머(들)의 진동 파형은 일반적으로 비대칭인데, 즉 첫번째 절반-사이클은 길고 낮은 진폭을 가지는 두번째 절반-사이클에 비하여 짧고 큰 진폭을 가진다.
바람직하게, 쓰기 또는 소거 수단은, 임의의 하나의 이차 회로에 인가되는 각각의 쓰기 전압 펄스 또는 소거 전압 펄스가, 상기 이차 회로에 자기적으로 연결된 일차 회로에 하나의 쓰기 또는 소거 펄스가 인가되는 동안에, 인가되도록 설계된다.
본 발명의 바람직한 일 실시예에 따라, 쓰기 또는 소거 수단은 동일 일차 회로에 연결되어 있는 여러 이차 회로에, 상기 일차 회로에 하나의 바이어스 펄스가 인가되는 동안, 복수의 쓰기 전압 펄스 또는 소거 전압 펄스를 인가하도록 설계된다.
본 배열은 하나의 바이어스 펄스 동안 패널의 여러 라인들 또는 쌍들을 어드레싱하는 것을 가능하게 하는데; 바이어스 및 서스테인 트랜스포머의 수가 H와 같다는 사실을 고려하면, 만약 하나의 바이어스 펄스 동안 어드레싱가능한 라인의 수가 N이라고 할 때, 패널의 모든 라인을 어드레싱하는데 필요할 각각의 일차 트랜스포머 회로의 바이어스 펄스들 또는 진동들의 총 수는 M 과 같을 것이며, 여기서 M은 곱 H ×M ×N이 어드레싱될 라인의 총 수와 같도록 하는 수이고; 이후에 더 자세히 설명될 도 20은 이런 관점을 예시한다.
각각의 일차 트랜스포머 회로에 인가되는 진동의 이 총 수(M)은, 쓰기 또는 소거 바이어스 펄스 발생기에 의해 트랜스포머의 일차 회로에 인가되는 진동의 트레인의 길이를 고정시킨다.
바람직하게, 패널 전원공급 및 구동 수단은, 하나의 일차 회로에서 쓰기 또는 소거 진동의 트레인을 트리거링하는 수단 및 이전 진동 트레인의 첫번째 바이어스 펄스의 종료 직후 각각의 다른 일차 회로의 바이어스 진동의 새로운 트레인을 트리거링하는 수단을 포함한다.
본 배열은 선택적인 쓰기 또는 소거 바이어스 동작들을 인터리브하는 것(interleave)과 패널의 어드레싱을 짧아지게 하는 것을 가능하게 한다.
마지막으로, 본 발명의 주제는, 메모리 효과를 가진 AC 플라즈마 패널을 포함하는, 영상 디스플레이 시스템으로서:
- 방전 가스를 포함하는 공간을 그 사이에 둔 두 개의 평행 플레이트와;
- 제 1 서스테인 전극 어레이 및 적어도 하나의 제 2 서스테인 전극 어레이로서, 이들은 적어도 상기 제 1 어레이의 전극과 상기 제 2 어레이의 인접한 전극이 쌍을 이루도록 연관됨으로써 동일 쌍의 전극들이 그 사이에서 상기 플레이트 사이의 공간 내에 일련의 발광 방전 영역들을 한정하도록 하는, 제 1 서스테인 전극 어레이 및 적어도 하나의 제 2 서스테인 전극 어레이와;
- 메모리 효과를 제공하기 위하여 상기 서스테인 어레이들 중 적어도 하나를 덮는 유전층을 포함하는,
메모리 효과를 가진 AC 플라즈마 패널을 포함하는 영상 디스플레이 시스템에 있어서, 상기 시스템은, 상기 패널과 연관되어 상기 패널을 전원공급하고 구동할 수 있는, 본 발명에 따른, 전원공급 및 구동 수단을 포함하는 것을 특징으로 한다.
바람직하게, 상기 적어도 하나의 트랜스포머는 상기 플레이트 중 하나의 외부면 상에 배치되고 상기 외부면에 고정된다.
바람직하게, 복수의 트랜스포머의 경우, 각각의 트랜스포머는 트랜스포머의 이차 회로에 연결되어 있는 전극쌍들의 평균 높이에 대응하는 높이에서 이 외부면 상에 배치된다.
본 발명은 비-제한적인 예시 및 첨부된 도면을 참조하여 주어지는 아래의 상세한 설명을 읽음으로써 더욱 명확하게 이해될 것이다.
이제 본 발명의 제 1 실시예에 따른 전원공급 및 구동 수단이 제공되어 있는 영상 디스플레이 시스템이 기술될 것이다.
메모리 효과를 가진 AC 코플레이너 플라즈마 디스플레이 패널(1)(또는 PDP)이 도 1 및 도 2에 도시되어 있다. 상기 패널(1)은 방전 가스를 포함하는 폐쇄된 공간(4)을 그 사이에 둔 후방 플레이트(2)와 전방 플레이트(3)를 포함한다.
전방 플레이트(3)는 수평하게 배향되어 있으며 특히 방전 서스테인 위상에서 사용되도록 의도된 코플레이너 전극(coplanar electrode)들로 된 2개의 어레이 Y, Y'을 구비한다. 코플레이너 어레이들 중 하나의 각 전극은 다른 어레이의 일 전극과 쌍을 이루며 이 쌍을 이용하여 플레이트들 사이의 공간(4) 내에서 한 라인의 방전 영역들을 한정한다. 일 예를 들면, 여기서 패널의 라인들은 L개의 라인들로 된 그룹 8개로 분산된다. 본 발명에서 벗어나지 않고도 명백하게 임의의 라인 그룹 수 H가 고려될 수 있다. 도 1에 도시된 바와 같이, 코플레이너 전극들은 연속적인 쌍들(P)에 의해서 식별되며, 즉 도시된 전극들의 경우, 제 1 라인 그룹의 제 1 쌍(P11)의 경우에는 Y11, Y'11, ..., 동일 그룹의 제 3 쌍(P13)의 경우에는 Y13, Y'13, ..., 동일 그룹의 제 6 쌍의 경우에는 Y16, Y'16으로 식별되고, 또한, 그 다음 전극들(미도시됨)에 있어서, 즉 Y17, Y'17, ..., 나중에는 제 1 그룹의 마지막 쌍(P1L)의 경우 Y1L, Y'1L, ..., g 그룹 라인에 있어서는 Yg1, Y'g1, ..., Ygi, Y'gi, ..., YgL,Y'gl, 그리고 마지막으로 제 8 라인 그룹에 있어서는 Y81, Y'81, ..., Y8L, Y'8L으로 식별된다.
후방 플레이트(2)는 코플레이너 전극들에 대해 수직으로 배치되는 데이터 전극들이라고 불리우는 P 개의 전극들(X1, ..., Xk, ..., Xp)로 된 하나의 단일 어레이(X)를 구비한다. 이 어레이는 도 2에서는 도시되어 있지 않다. 이 어레이(X)의 전극들과 다른 플레이트의 코플레이너 어레이의 쌍들(Y, Y')의 교차는, 플레이트들 사이의 공간(4) 내에 분포된 방전 영역들의 2-차원적인 매트릭스를 형성한다. 따라서 방전 영역들은 어레이 X의 각 전극을 따라 열(column)들의 형태로 분포된다. 패널을 구동하기 위한 어드레스 위상 동안, 이 어레이의 각 전극(Xk)은 코플레이너 어레이들 중 한 어레이(Y)의 각 전극(Ygi)과, 적어도 상기 전극(Xk)이 이들 전극들(Xk, Ygi)의 교차지점에 위치하는 방전 영역(Ck-gi)을 활성화시킬 예정인 때에, 협력하도록 의도된다. 따라서, 어레이(Y)의 전극들은 어드레싱 및 서스테이닝 둘 모두에 사용되는 반면, 어레이(Y')의 전극들은 오직 서스테이닝을 위해서만 사용된다는 점을 알 수 있다.
통상적으로, 코플레이너 전극 어레이들(Y, Y')은 일반적으로 MgO 에 기초하고 있는 유전층과 얇은 보호층으로 덮혀있다. 이들 층들은 도시되어 있지는 않다. 유전층은 메모리 효과를 제공한다. 이 유전층은 일반적으로 전방 플레이트 전체를 코팅하는 하나의 연속층이다. 반대로 이 연속층은 불연속적이며 전극들 자체에만코팅될 수도 있다. 후방 플레이트와 전극 어레이(X)는, 방전에 의한 여기 상태 하에서, 각각 적, 녹, 청색으로 광을 방출하도록 의도된 교호하는 형광체 밴드들로 덮혀있다. 이들 밴드들 사이와 이 어레이(X)의 전극들 사이에는, 서로 다른 색깔의 방전 영역 열을 분리시키고 또한 플레이트(2, 3)를 분리시키기 위한 경계 리브들이 있다. 이들 경계 리브들은 도시되어 있지 않다.
도 3을 참조하면, 이 플라즈마 패널(1)의 후방에서, 이 패널의 일측 상에, 제 1 그룹의 전극들(Y11- Y1L), 그리고 그 어레이(Y)의 다른 그룹들, 즉 마지막 그룹의 전극들(Y81- Y8L)에 이르기까지 돌출하고, 또한 이 패널의 다른측 상에, 제 1 그룹의 전극들(Y'11- Y'1L), 그리고 그 어레이(Y')의 다른 그룹들, 즉 마지막 그룹의 전극들(Y'81- Y'8L)에 이르기까지 돌출한다.
본 발명의 본질적인 특징에 따라, 각각의 전극 그룹(g)에 있어서, 동일 전극 그룹(g)의 각 쌍(Pgi)의 두 전극(Ygi, Y'gi)은 이 그룹(g)과 연관되어 있는 트랜스포머(Tg)의 이차 회로(Sgi)의 높은 SHgi단자 및 낮은 SBgi단자에 중간 스위치 없이 직접 연결된다. 각 트랜스포머(Tg)는, 이 트랜스포머를 단면으로 부분적으로 도시하고 있는 도 1을 참조하면, 하나의 일차 회로(Pg), 각각이 그룹(g)의 서스테인 전극들의 쌍 하나에 전원공급하는 L 개의 이차 회로(Sg1, ..., Sgi, ..., SgL), 및 상기 일차 회로 (Pg)를 이들 이차 회로 모두에 자기적으로 연결하기 위한 수단(Mg)를 포함한다. 코플레이너 전극들이 직접 이차 회로들에 연결되기 때문에, 이들 전극들에 전원공급되는 전류는 임의의 스위치 및 특히 임의의 라인 구동기를 전혀 통과하지 않는다. 도 1에 도시된 바와 같이, 각 트랜스포머(Tg)는 또한 여기서 그 일차 회로(Pg)와 그 여러 이차 회로들(Sgi)사이에 배치된 전기 절연 시트(5)를 가진다.
동일한 코플레이너 전극 그룹(g)의 모든 쌍들(Pgi)은 동일 트랜스포머(Tg)의 여러 이차 회로들(Sgi)를 통해 전원공급된다. 여기서 8개의 전극 라인 그룹이 존재하기 때문에, 패널은 8개의 트랜스포머(T1, ..., Tg, ..., T8)를 포함한다.
각각의 이차 회로(Sgi)는, 임의의 중간 스위치 없이 동일 전극 쌍(Pgi)의 전극(Ygi)와 전극(Y'gi)에 각각 직접 연결된 "높은" SHgi단자 및 "낮은" SBgi단자와는 별개로, 이 이차 회로의 대략 중간 지점에 연결되어 있는 즉 높은 단자와 낮은 단자 사이의 중간 전위를 가진 어드레스 단자를 구비한다. 도 3에 도시된 본 발명의 바람직한 변형예에 따라, 각각의 트랜스포머(T1, ..., Tg, ..., T8)를 위한 하나의 단일 이차 회로(Sgi)의 어드레스 단자들은 함께 연결되어 여러 그룹들 즉 그룹 1, ..., 그룹 g, ..., 그룹 8의 i 번째의 모든 라인들 또는 전극 쌍들(Pgi)의 이차 회로들(Sgi)의 중간 지점들의 하나의 공통 단자(SMi)를 형성한다. 그룹 당 L 개의 라인 또는 L 개의 쌍이 존재할 경우, 총 L 개의 이차 회로 어드레스 단자(SM1, ...,SMi, ..., SML)가 존재한다. 따라서, 이후에 알게될 바와 같이, 패널 구동 수단은 오직 적은 수의 라인 구동기만을 구비하며, 각 라인 구동기는 각 그룹 내에서 하나의 라인을, 다시 말해서 여기서는 총 8개의 라인을 구동하는데 사용된다.
도 3 내지 도 9에 도시된 제 1 실시예에 따라, 각각의 일차 회로(Pg)는 여기서, 그 "높은" PHg단자 및 "낮은" PBg단자와는 별개로, 이 일차 회로의 대략 중간-지점에 연결된 다시 말해서 높은 단자 및 낮은 단자 사이의 중간 전위를 가진 중간 단자를 구비한다. 도 3에 역시 도시되어 있는 본 발명의 바람직한 변형예에 따라, 여러 트랜스포머(T1, ..., Tg, ..., T8)의 여러 일차 회로(Pg)의 중간 단자들은 함께 연결되어 일차 회로들(Pg)의 중간 지점들의 하나의 단일 공통 단자(PM)를 형성한다. 따라서, 이후에 알게 될 것과 같이, 패널 구동 수단은 단지 하나의 단일 서스테인 스위치(Rs)및 단지 하나의 단일한 쓰기 바이어스 스위치(Rw)만을 구비하며, 이 스위치들은 이 일차회로들의 중간 지점들의 공통 출력 단자(PM)를 서스테인 발생기(Gs)의 고 전위(Vs)또는 코플레이너 쓰기 바이어스 발생기(Gw)의 고 전위(Vw)중 어느 하나에 연결시키는 것을 가능하게 한다. 따라서 이 두 스위치들(Rs, Rw)은 이들 발생기들 중 하나 또는 다른 하나를 트랜스포머들의 일차 회로들(Pg)에 연결시키기 위한 수단으로서 이용된다. 도 3에서, 이들 두 스위치(Rs, Rw) 및 이들 두 발생기 (Gs, Gw)는 패널 구동 수단의 동일한 전력 서브조립체(13)로 함께 그룹화된다.더 나아가 저장 커패시터(Cs및 Cw)(미도시됨)는, 서스테인 위상 동안 이후에 기술되는 바와 같이 트랜스포머의 유도성 에너지를 회복하기 위하여 서스테인 발생기(Gs)및 쓰기 바이어스 발생기(Gw)의 단자에 각각 연결된다. 이 커패시터는 발생기의 내부 커패시터일 수 있기 때문에, 모든 도면에서 항상 보여지는 것은 아니다.
플라즈마 패널(1)을 위한 전원공급 및 구동 수단은, 이미 기술된 요소들과 특징들에 추가하여:
- 트랜스포머들(Tg)의 각 일차 회로(Pg)를 위한 두 "높은" PHg전원공급 단자 및 "낮은" PBg전원공급 단자 각각에 있는, "높은" 스위치(RPH.g) 및 "낮은" 스위치(RPB.g)로서, 각각의 스위치는 하나의 "높은" 다이오드(DPH.g)및 하나의 "낮은" 다이오드(DPB.g)를 구비하며, 상기 다이오드는 병렬로 상기 일차 회로를 향하여 순방향으로(on-wise) 배향되어 있고(이 다이오드는 도 3에는 도시되어 있지 않으나, 도 4 내지 도 9에서는 도시되어 있다); 이들 스위치와 이들 다이오드는 전원 서브조립체(13)와 함께 일차 서스테인 AC 전압 펄스 발생기를 형성하며, 이 발생기는 트랜스포머의 일차 및 이차 회로의 인덕턴스와 결합하여, 아래에 설명된 바와 같이:
한편으로, 각각 대략 일정한 높은 및 낮은 홀드 전압 레벨을 가지는 교호하는 양의 전압 펄스 및 음의 전압 펄스를 생성하는 것 및
다른 한편으로, 패널의 용량성 에너지(capacitive energy)를 회복하고 이 에너지를 패널로 재-주입하는 것을 가능하게 하는, 각각 "높은" 다이오드(DPH.g) 및 "낮은" 다이오드(DPB.g)를 구비하는 "높은" 스위치(RPH.g) 및 "낮은" 스위치(RPB.g)와;
- 중간 전압(VM)을 생성하는 중간-전압 발생기(GM) 및 쓰기 전압(VE)을 생성하는 쓰기 전압 발생기(GE)로서, 이들 발생기는 각자의 고 전위 출력단을 통해 직렬로 연결되어 있는(도 8 및 도 9 참조), 중간-전압 발생기(GM)및 쓰기 전압 발생기(GE)와;
- 각각의 트랜스포머(T1, ..., Tg, ..., T8)의 하나의 이차 회로(Sgi)를 동시에 구동하기 위하여 L 개의 라인 구동기들을 이들 회로들에 공통인 중간-지점(SMi)을 통해 결합하는 서브조립체(11)로서; 각 트랜스포머가 L 개의 라인들에 전원공급하기 때문에, 본 서브조립체(11)는 L 개의 스위치 쌍을 포함하며, 스위치 쌍 중 하나는 중간-전압 스위치(RSMi)이고 다른 하나는 쓰기 전압 스위치(RSMEi)이며, 이들은 직렬로 연결되어 있고,
이들의 공통 지점은 여러 트랜스포머들(Tg)의 이차 회로들(Sgi)의 중간-지점(SMi)에 연결되어 있고
이들의 최외각 단자들은, 상기 중간-지점(SMi)이 중간-전압스위치(RSMi)가 닫혀(다른 스위치는 열려) 있을 때 전위 VM이고 중간-전압 스위치(RSMEi)가 닫혀(다른 스위치는 열려) 있을 때 전위 VM- VE인 방식으로, 중간-전압 발생기(GM)의 단자와 쓰기 발생기(GE)의 단자에 연결되어 있는 (도 3, 도 8 및 도 9를 참조), 서브조립체(11)와;
- P 개의 열 구동기들을 결합하는 서브조립체(14)로서, P 개의 스위치 쌍을 포함하며, 스위치 쌍 중 하나는 "낮은" 열 전압 스위치(RXBk)이고 다른 하나는 직렬로 연결된 "높은" 열 전압 스위치(RXHk)이며, 이들의 공통 지점은 하나의 열 전극(Xk)에 연결되어 있고, 이들의 최외각 단자들은 전압(VX)을 생성하는 데이터 전압 발생기(GX)의 단자에 연결되어 있는 (도 3, 도 8 및 도 9 참조), 서브 조립체(14); 및
- 점화 동작 또는 소거 동작과 같은, 서스테인 동작이나 어드레스 동작이 아닌 패널 구동 동작에 관련되는 신호들을 발생시키도록 설계된 서브조립체(12)로서; 이 서브조립체는 현재 알려져 있으며 여기서는 상세히 설명되지 않을 것인, 서브조립체(12)와;
- 역-바이어스 전압 발생기(G'W)로서, 이 발생기의 저-전위 단자는 쓰기 바이어스 스위치(RW)와 쓰기 코플레이너 바이어스 발생기(GW)의 공통 지점에 연결되고, 수 H - 1 = 7 에 의해 나누어진 바이어스 전압(VW)과 동일한 역-바이어스전압(V'W)을 생성하며(V'W= VW/7), 여기서 H 는 라인 그룹의 수이고, 라인 그룹의 수는 여기서 8과 같으며; 이 역-바이어스 전압 발생기(G'W)는 일반적으로 이 발생기에 고유한 저장 커패시터(C'W)(미도시됨)를 병렬로 구비하는, 역-바이어스 전압 발생기(G'W); 및
- 이 역-바이어스 전압 발생기(G'W) 의 고-전위 단자 및 각각의 일차 회로(Pg)의 낮은 단자(PBg)와 그 "낮은" 스위치(RPB.g)의 공통 지점 사이에 있는, 직렬연결된 역-바이어스 스위치(R'Wg)및 역-바이어스 다이오드(D'Wg)로서, 상기 다이오드는 일차 회로(Pg)의 상기 낮은 단자(PBg)를 향하여 역방향(off-wise)으로 배향되어 있는, 직렬연결된 역-바이어스 스위치(R'Wg) 및 역-바이어스 다이오드(D'Wg)를 포함한다.
마지막으로, 여러 트랜스포머들(Tg)의 권선비는 여기서 1 이거나, 또는 일차 절반-루프가 고려되는 경우(아래를 참조)에만은 2/1 이다. 당업자에게 알려져 있는 방식으로 여러 발생기들에 의해 생성되는 전압을 결과적으로 적응시킴으로써, 다른 비율도 본 발명에서 벗어나지 않고 생각될 수 있다.
바람직하게, 도 1 및 도 3에 도시된 바와 같이, 코플레이너 전극 쌍들을 위한 전원공급 트랜스포머(T1, ..., Tg, ..., TH)는 후방 플레이트(2)의 외부 표면 상에 배치되어 고정된다. 바람직하게, 이 경우 이들 트랜스포머를 자기적으로 연결하는 수단(Mg)는 평평한 십자 단면의 속이 빈 관에 의해 형성된다. 바람직하게, 각각의 트랜스포머(Tg)를 자기적으로 연결하는 이들 수단은 해당 트랜스포머(Tg)에 의해 전원공급되는 라인들 또는 전극 쌍들(Pgi)의 평균 높이에 대응하는 높이로 패널 상에 배치됨으로써, 각각의 이차 회로 및 이것이 전원공급하는 쌍에 의해 형성된 루프 영역을 제한하도록 한다. 따라서, 패널로부터의 전자기 방사가 유리하게 제한된다. 더 나아가, 이러한 배열은 특히 저렴하다.
통상적으로 구동 수단 및 플라즈마 패널에 대해 사용될 수 있는 트랜스포머의 예로서, 일반적으로 약 200 kHz 정도의 플라즈마 패널 전원공급 주파수에서 동작할 수 있다는 조건으로, 자기 에너지 저장수단을 가진 통상적인 절연 전원공급 트랜스포머들이 언급된다. 이들 트랜스포머는 플라이백(fly-back) 트랜스포머라고 불리운다.
본 발명의 이 제 1 실시예에 따른 구동 수단을 사용하는 플라즈마 패널(1)을 동작시키는 일 방법의 예가 이제 기술될 것이다.
도 4 내지 도 7, 도 10 및 도 12를 참조하여, 비-선택적인 서스테인 위상 Qs 동안 패널의 동작이 먼저 기술될 것인데, 이 위상 동안에, 일련의 전압 펄스들이 동일한 트랜스포머(Tg)에 의해 전원공급되는 코플레이너 서스테인 전극들(Ygi, Y'gi)의 쌍들(Pgi)의 단자들에 인가됨으로써, 오직 이들 쌍들에 의해 전원공급되며 이후에 기술될 선택적인 어드레스 동작(QW) 동안에 이미 활성화되었던 방전 영역들에서만 일련의 발광 방전을 야기시키도록 한다. 도 4 내지 도 7은 트랜스포머(T1)에 의해 전원공급되는 쌍들(P11내지 P1L)의 서스테이닝을 더 구체적으로 묘사한다. 이들 쌍들에 의해 전원공급되는 영역들 내에서의 방전을 서스테이닝하기 위하여 다른 전극 쌍들을 위한 전원공급, 및 이들 쌍들에 전원공급하는 다른 트랜스포머의 동작은 유사하므로 여기서 자세히 기술되지는 않을 것이다.
각각의 서스테인 전압 펄스는 패널의 여러 쌍들의 전극들 사이에 형성된 전기적 커패시터를 충전시킨다. 서스테인 펄스의 높은 주파수와 플라즈마 패널 상의 많은 전극 갯수를 고려하면, 이러한 충전은 대량의 용량성 에너지에 대응한다. 패널의 에너지 효율을 향상시키기 위하여, 각 서스테인 펄스 사이에 용량성 에너지를 회복하기 위한 시간을 제공하는 것이 알려져 있다.
도 12에 각각의 서스테인 주기()는 연속적으로, 제 1 방전(F) 동안의 제 1 유도성 에너지 회복 시간(D1), 제 1 유도성 에너지 저장 시간(D2), 제 1 패널 커패시턴스 극성 역전 시간(R), 제 2 방전 F' 동안의 제 2 유도성 에너지 회복 시간 (D'1), 제 2 유도성 에너지 저장 시간(D'2), 및 제 2 패널 커패시턴스 극성 역전 시간(R')으로 나누어진다. 하나의 서스테인 위상(Qs)는 일반적으로 연속적인 여러개의 동일한 주기들()로 구성된다.
도 4 내지 도 6에 도시된 바와 같이, 서스테인 위상(Qs) 동안 내내, 서스테인 스위치(RS)는 닫혀있고 쓰기 바이어스 스위치(RW)는 열려 있어, 여러 일차 회로들의 중간 단자(PM) 상의 전압이 VS와 동일하게 되도록 한다. 도 4 내지 도 6에 도시된 경우에 있어, 서스테인 위상 동안 내내, 서브조립체(11)의 라인 구동기들의 중간-전압 스위치들(RSM1- RSM.L)은 모두 닫혀있고 동일 라인 구동기들의 쓰기 전압 스위치들(RSME1- RSME.L)은 모두 열려 있어, 여러 이차 회로들의 어드레스 단자들(SMi) 상의 전압이 VM과 동일하게 되도록 한다. 이 경우, VM은 VS와 동일하게 취해진다.
도 7 및 도 12를 참조하여, 제 1 트랜스포머(T1)에 의해 전원공급되는 전극 쌍들(P11- P1L)을 위한 한 서스테인 주기() 의 제 1 유도성 에너지 회복 시간(D1)이 이제 기술될 것이다. 이전 시간의 극성 역전(아래를 참조)을 고려하면, 전극들 사이의 전압 차(2VS)는 이들 전극들에 의해 전원공급되는 예비-활성화된 방전 영역들 내에서 방전(F)을 일으킨다. 일차 회로 내에서의 스위치들의 위치 및 이 극성 때문에, 일차 회로 내로 흐르는 전류에 있어서 단 한가지 가능한 것은 "낮은" 스위치(RPB1)와 병렬연결된 다이오드(DPB1)를 통과하는 것이다. 도 7에서 두꺼운 회색 선과 화살표로 표시된 바와 같이, 이 경우 전류는, 저장 커패시턴스(CS)를 가진 서스테인 발생기(GS), "낮은" 스위치(RPB1)와 병렬연결된 다이오드(DPB1), 트랜스포머(T1)의 일차 회로의 아래쪽 부분, 및 서스테인 스위치(RS)에 의해 형성되는 아래쪽의 일차 절반-루프(half-loop)에 흐른다. 따라서 이 시간(D1)은, 이전 시간(아래를 참조) 동안 저장되었던 유도성 에너지를 패널 전원공급 수단의 저장 커패시터(CS)로 전달하는 것에 대응한다.
도 4 및 도 12를 참조하여, 서스테인 주기()의 제 1 유도성 에너지 저장 시간(D2)이 이제 기술될 것이다. 이들 쌍들(P11- P1L)에 전원공급하는 이차 회로들(S11- S1L)의 낮은 단자들(SB11- SB1L) 및 높은 단자들(SH11- SH1L) 사이에 진폭 2VS인 방전 전압 펄스를 발생시키기 위하여, 이들 이차 회로들에 자기적으로 연결되어 있는 일차 회로(P1)의 중간 단자(PM) 및 낮은 단자(PB1) 사이에서 진폭 VS인 전압이 발생된다. 이를 위해, "낮은" 스위치(RPB1)는 닫히며, 반면에 "높은" 스위치(RPH1)는 열린 상태를 유지한다. 도면에서 두꺼운 회색 선과 그 화살표에 의해 표시된 바와 같이, 이 경우 전류는, 저장 커패시터(CS)를 가진 서스테인 발생기(GS), 서스테인 스위치(RS), 트랜스포머(T1)의 일차 회로의 아래쪽 부분, 및 "낮은" 스위치(RPB1)에 의해 형성된 아래쪽 일차 절반-루프를 흐른다. 이차 회로들(S11- S1L)의 어드레스 단자들(SMi) 상의 전압이 또한 VS에 고정되기 때문에, 이 경우 이들 이차 회로들에 의해 전원공급되는 전극들 Y11- Y1L상의 전압(단순하게 하기 위해 VY라고 불림) 및 전극들(Y'11- Y'1L) 상의 전압(단순하게 하기 위해 VY'이라고 불림)은, 시간 D2의 경우 도 12에서 도시된 바와 같이, 각각 : VY= VS-VS= 0 ; VY'= VS+ VS= 2VS이다. 시간 D2 이후, 트랜스포머의 일차 회로의 인덕터에 저장되는 전류는 최소값에 다다른다.
서스테인 주기()의 제 1 극성 역전 시간(R)은, 미도시되었으나, 이제 기술될 것이다. 이 시간 동안 "높은" 스위치(RPH1)가 열린 상태를 유지하는 한편, "낮은" 스위치(RPB1)는 열린다. 트랜스포머(T1)의 일차 회로(P1)는 더이상 전원공급되지 않기 때문에, 전류는 패널을 전원공급하는 이차 회로들(S11- S1L)에서 역전하여, 패널의 극성이 역전되도록 한다. 이 시간(R) 이후, VY= VS+ VS= 2VS; VY'= VS- VS= 0 이다.
도 12에서 가는 연속된 선의 사인파 형상으로 그려진 곡선은 트랜스포머(T1)의 일차 회로 또는 이차 회로 내의 자화 전류(IM)를 나타낸다. 극성 역전 시간(R)은 최소의 (또는 최대의 "음의") 자화 전류(IM)의 시간에 대응한다는 것을 알 수 있다.
도 5 및 도 12를 참조하여, 제 2 방전(F') 동안의 제 2 유도성 에너지 회복 시간(D'1)이 이제 기술될 것이다. 극성 역전을 감안하면, 이들 전극들 사이의 전압 차 2VS는 이들 전극들에 의해 전원공급되는 예비-활성화된 방전 영역들에서 방전(F')을 발생시킨다. 일차 회로 내의 스위치들의 위치 및 극성 역전 때문에, 이 회로 내의 전류에 있어 가능한 유일한 것은 "높은" 스위치(RPH1)에 병렬연결된 다이오드(DPH1)를 통과하는 것뿐이다. 도 5에서 두꺼운 회색 선과 그 화살표로 표시된바와 같이, 이 경우 전류는, 그 저장 커패시터(CS)를 가진 서스테인 발생기(GS), "높은" 스위치(RPH1)와 병렬 연결된 다이오드(DPH1), 트랜스포머(T1)의 일차 회로의 윗부분, 및 서스테인 스위치(RS)에 의해 형성된 윗쪽 일차 절반-루프를 흐른다. 따라서 이 시간(D'1) 은, 이전 시간(D2) 동안 저장되어 있던 유도성 에너지를 패널 전원공급 수단의 저장 커패시터(CS)로 전송하는 것에 대응한다.
도 6 및 도 12를 참조하여, 서스테인 주기()의 제 2 유도성 에너지 저장 시간(D'2)이 이제 기술될 것이다. 전극 쌍들(P11- P1L)에 전원공급하는 이차 회로들(S11- S1L)의 단자들에서, 제 1 방전 전압 펄스에 대하여 반전되어 있는, 진폭 2VS의 방전 전압 펄스를 다시 발생시키기 위하여, 이들 이차 회로들에 자기적으로 연결되어 있는 일차 회로(P1)의, 이번에는, 높은 단자(PH1)와 중간 단자(PM) 사이에서 전압 VS가 발생된다. 이를 위해, "높은" 스위치(RPH1)는 닫히며, 한편 "낮은" 스위치(RPB1)는 열린 상태를 유지한다. 도 6에서 두꺼운 회색 선 및 그 화살표에 의해 표시된 바와 같이, 이 경우 전류는, 그 저장 커패시터(CS)를 가진 서스테인 발생기(GS), 서스테인 스위치(RS), 트랜스포머(T1)의 일차 회로의 윗쪽 부분, 및 "높은" 스위치(RPH1)에 의해 형성된 윗쪽 일차 절반-루프를 흐른다. 이차 회로들(S11- S1L)의 어드레스 단자들(SMi) 상의 전압이 또한 VS에 고정되어 유지되기 때문에, 이 경우 이들 이차 회로들에 의해 전원공급되는 전극들(Y11- Y1L) 상의 전압(단순하게 하기 위해 VY라고 불림) 및 전극들(Y'11- Y'1L) 상의 전압(단순하게 하기 위해 VY'이라고 불림)은, 시간 D'2의 경우 도 12에서 도시된 바와 같이, 각각 : VY= VS+ VS= 2VS; VY'= VS- VS= 0 이다. 시간 D'2 이후, 트랜스포머의 일차 회로의 인덕터에 저장되는 전류는 최대값에 다다른다.
서스테인 주기()의 제 2 극성 역전 시간(R')은, 미도시되었으나, 이제 기술될 것이다. 이 시간 동안 "낮은" 스위치(RPB1)는 열린 상태를 유지하는 한편, "높은" 스위치(RPH1)는 열린다. 트랜스포머(T1)의 일차 회로(P1)는 더이상 전원공급되지 않기 때문에, 전류는 이차 회로들(S11- S1L) 내에서 다시 역전하여, 트랜스포머(T1)의 단자들에서 새로운 역전된 극성을 제공한다.
그 이후, 도 7 및 도 12를 참조하여 이전에 기술된 바와 같은, 제 1 유도성 에너지 회복 시간(D1) 및 방전(F) 시간이 다시 존재한다. 따라서, 도 12에서 도시된 바와 같이, 동일한 새로운 서스테인 주기가 방금 기술된 서스테인 주기() 에 이어질 수 있고, 이들 연속된 주기들은 도 10에 역시 도시되어 있는 하나의 서스테인 위상(QS)를 형성한다. 한 서스테인 위상의 주기들의 갯수는 통상적으로 패널 상에서 영상을 디스플레이하기 위한 동작시 서브스캔과 연관된 그레이 레벨 값에 의존한다.
바람직한 변형예에 따라, 도 12에 도시된 바와 같이, 각 서스테인 위상의 첫번째 서스테인 주기()는 이어지는 주기들()보다 더 길고, 그럼으로써, 유리하게 일반적으로 첫번째 서스테인 펄스 동안 생성되는 방전들(F1)의 확산을 참작하는 것이 가능하게 된다.
"높은" 스위치(RPH.g) 및 "낮은" 스위치(RPB.g), 병렬연결된 일차 회로(Pg)에 전원공급하는 펄스 발생기의 "높은" 다이오드(DPH.g) 및 "낮은" 다이오드(DPB.g), 트랜스포머(Tg)의 일차 회로 및 이차 회로의 인덕터를 통해 :
한편으로, 교호하는 양 및 음의 전압 펄스들이 발생되고, 이들은 각각 대략 일정한 높은 전압 레벨 및 낮은 전압 레벨을 가지며; 또한
다른 한편으로, 용량성 에너지가 패널로부터 회복되고 패널로 재-주입된다.
따라서, 서스테인 주기(), 플라즈마 패널의 서스테인 전극 쌍들에 전원공급하는 트랜스포머들(T1, ..., Tg, ..., T8)의 일차 회로 및 이차 회로의 인덕턴스들, 및 서스테인 발생기(GS)와 연관된 저장 커패시턴스(CS)가, 전원공급되고 구동될 플라즈마 패널의 서스테인 전극들 사이의 커패시턴스에 의존하여 본 기술 분야의 당업자에 의해 현재 알려져 있는 방식으로, 적응되는 것을 조건으로 하여, 본 발명에 따른 패널 구동 수단은:
- 한편으로, 높은 전압 레벨 및 낮은 전압 레벨을 가지는 구형파 전압 신호를 얻는 것을 가능하게 한다는 점, 여기서 극성 역전 시간(R 및 R')은 플라즈마 방전이 이들 역전 시간 외에 유도성 에너지 회복 시간(D1, D'1) 동안 일어나기에 충분히 짧고, 그럼으로써 얻어질 메모리 효과가 재생가능하고 이용가능하도록 하며 ; 그리고
- 다른 한편으로, 서스테인 위상 동안 용량성 에너지를 회복하는 것을 가능하게 한다는 점을 알 수 있다.
문서 US 3 559 190은, 특히 상기 문서의 도 17에서, 사인파 전압 신호를 생성하는 서스테인 발생기를 개시하는데, 이 발생기는, 전극에 인가되는 서스테인 전압이 일정하지 않은 시간 동안 플라즈마 방전이 발생하기 때문에, 재생가능하고 이용가능한 메모리 효과를 얻기에는 적합하지 않다. 따라서 이러한 발생기는 심각한 단점들을 가지지만 본 발명은 이런 단점들을 방지한다.
동일 트랜스포머의 전체 일차 회로 및 이차 회로들 사이에 1/1 비율의 트랜스포머들의 경우를 고려해보자. 각 트랜스포머의 인덕턴스는 다음과 같이 정의된다:
- LP는 이 트랜스포머의 일차 회로 및 이차 회로의 인덕턴스이고; LP/4 는 전체 일차 회로의, 또는 이차 회로의 권선 총수의 2분의 1에 대응하는 일차 세미-회로의 인덕턴스이며;
- CT는 동일 트랜스포머 T 의 이차 회로들의 세트에 의해 전원공급되는 라인들에 대응하는 패널 부분의 커패시턴스, 즉 본 예에서는 패널의 8분의 1의 커패시턴스이며;
-은 극성 역전 시간(R 또는 R')의 지속시간이며;
-는 펄스의 높은 또는 낮은 홀드 전압의 지속시간이며 또한 유도성 에어지 회복 시간(D1 또는 D'1)의 및 유도성 에너지 저장 시간(D2 또는 D'2)의 누적 지속시간에 대응하며;
- 서스테인 주기는 이 경우= 2(+)로 주어지며;
- Im은, 스위치들의 위치에 따라, 본 트랜스포머의 일차 반-회로(half-circuit)들의 하나 또는 다른 하나를 흐르는 자화 전류(magnetizing current)이고, 극성 역전 동안 상기 전류는 자화 전류의 절대값으로 최대값, 즉 Im-p에 대응하며 ; 또한
- VS는 높은 홀드 전압 또는 낮은 홀드 전압에 대응하는, 피크 서스테인 전압, 즉
인데, 예컨대, 만약이면,이다.
만약 전체 패널의 커패시턴스가 48 nF 이면,이다.
만약 서스테인 주파수가 200 kHz 이면,이다.
이면,이고, 또한:
이다.
만약 VS= 90 V 로서, ±180 V 의 교호하는 펄스에 대응하면 (도 10 및 도 12를 참조) :
이다.
따라서, 피크 전류는 극성 역전 시간(R, R') 동안 일차 반-회로 내에서 8.6A 이다. 따라서 이 일차 회로에 연결된 이차 회로 내의 자화 전류의 합은 극성 역전 동안 4.3A 이다.
극성을 역전시킨 후, 자화 전류(Im)는 패널 방전 전류에 참여한다. 따라서 방전 동안 일차 반-회로의 "높은" 스위치(RPHg) 또는 "낮은" 스위치(RPBg)가 견뎌낼수 있어야만 하는 전류는 유리하게 그에 따라 감소되어, 이들 부품들이 절감되도록 할 것이다.
기술된 것은, 본 발명에 따른 전원공급 및 구동 수단이, 서스테인 위상 동안, 이들 홀드 전압 동안 발광 방전을 야기시킬 수 있는 교호하는 높은 홀드 전압 및 낮은 홀드 전압을 가지는 일련의 펄스들을 어떻게 얻을 수 있게 하는가에 대해서였다. 방전이 발생될 때, 상기 방전이, 극성 역전 시간들 동안이 아니라, 다시 말해서 종래 기술의 플라즈마 패널을 위한 서스테인 펄스 발생기들에 있어서와 같은 것이 아니라, 이들 홀드 전압들 동안 트리거링될 수 있도록, 극성 역전 시간()이 맞추어지는 것이 중요한데, 여기서은 일반적으로 1 ㎲ 보다 작고, 상기 예의 경우 예컨대 약 500 ns 이다.의 최대 허용가능한 값은 플라즈마 패널의 특성 및 기술에 대해서 현재까지 알려진 방식에 따라 달라진다.
다시 서스테인 위상을 고려할 때, 다른 트랜스포머들에 의해 전원공급되는 전극 쌍들에의 전원공급은 상기에서 기술된 것에 유사하다는 것은 이미 지적된 바 있으며, 상세히 기술되지는 않은 것이다. 유리한 일 변형예에 따라, 여러 트랜스포머들의 일차 회로의 단자들에 전달되는 펄스들은 약간 오프셋되거나 또는 위상-이동되어 있어, 문서 US 4 316 123 에 개시된 스태거링(staggering)에 유사한 방식으로 전극 쌍들의 일 그룹(Pg1, ..., PgL)에서 전극 쌍들의 다른 그룹(Pg'1, ..., Pg'L)으로 플라즈마 방전들을 스태거링시킬 수 있도록 한다. 따라서 발생기 내에서 "피크" 전류는 제한되며, 그럼으로써 더 저렴한 부품의 사용을 허용한다.
도 8 및 도 9를 참조하여, 선택적 어드레스 위상(QW) 동안의 패널 동작이 이제 기술될 것인데, 이 위상 동안 전압 펄스들은 어드레스 어레이(X)의 전극들(Xp) 및 서스테인 겸 어드레스 어레이(Y)의 전극들(Ygi) 사이에 인가되어, 이들 전극들의 교차지점들에 전하를 축적시킬 수 있으며, 이 교차지점들은 활성화될 방전 영역들(Ck-gi)에 대응하며, 그에 따라 이어지는 (위에서 기술된) 서스테인 위상(QS)동안 이들 활성화된 영역들에서만 방전이 일어나도록 한다. 도 8 및 도 9는 더 구체적으로:
- 전극들(Ygi, Y'gi)의 이차 전원공급 회로(Sgi) 만이 도시되어 있는, 전극들(Yg1, ..., Ygi, ..., YgL및 Y'g1, ..., Y'gi, ..., Y'gL)의 라인 그룹(g)을 전원공급하는 트랜스포머(Tg)의 회로들의 상태와;
- 특히 이 이차 회로의 어드레스 단자(SMi)에 연결되어 있는 유닛(11)의 라인 구동기의 상태; 및
- 전극(Xk)에 연결되어 있는 유닛(14)의 열 구동기의 상태를 기술한다.
도 8 및 도 9에 도시된 바와 같이, 패널 어드레스 위상(QW) 전체에 걸쳐, 쓰기 바이어스 스위치(RW)는 닫히고 서스테인 스위치(RS)는 열려서, 여러 일차 회로들의 중간 단자(PM) 상의 전압이 VW와 동일하게 되도록 한다.
도 8 및 도 9에 도시된 바와 같이, 패널 구동 어드레스 위상(QW) 전체에 걸쳐, 트랜스포머(Tg)의 일차 회로(Pg)의 "높은" 스위치(RPHg)는 열린 상태로 유지된다.
방전 영역(Ck-gi)에만 관련되는 어드레스 위상(QW)의 해당 부분이, 이 영역이 활성화되어야만 하는 경우에, 다시 말해서 이 영역에 대해 쓰기 동작이 수행되어야 하는 경우에, 도 8 및 도 9를 참조하여 먼저 기술될 것이다. 모든 패널 방전 영역들에 대한 어드레스 위상(QW)의 전체 실행은 나중에 기술될 것이다. 이 어드레스 위상 동안, 라인 그룹(g)의 역-바이어스 스위치(R'Wg)는 닫힌 상태로 유지된다. 이 어드레스 위상은:
- 트랜스포머(Tg)를 이용하는 자기적인 연결에 의해 인가된, 전극들(Ygi, Y'gi)을 바이어싱하기 위한 첫번째 절반-사이클(half-cycle)()로서, 이 동안, 이 절반-사이클의 상기에 비하여 매우 짧은 시간에, 쓰기 펄스(-VE)가 이들 전극에 인가되고, 동시에, 매우 짧은 데이터 펄스(VX)가 열 전극(Xk)에 인가되는, 첫번째 절반-사이클() ; 및
- 훨씬 낮은 전압이나 더 긴 시간의, 전극들(Ygi, Y'gi)을 역-바이어싱하기 위한 두번째 절반-사이클을 포함한다.
일련의 이들 두 절반-사이클들은 하나의 쓰기 바이어스 주기를 형성한다. 통상적으로, 플라즈마 패널을 어드레싱하는 방법에 있어서, 데이터 어레이(X)의 전극들 및 서스테이닝과 어드레싱 둘 모두에 사용되는 어레이(Y)에 수직한 전극들 사이에 쓰기 펄스 및 데이터 펄스를 동시에 인가함으로써 패널의 방전 영역들을 활성화하는 것을 더 용이하게 하기 위하여, 후자의 전극들이 바이어싱된다. 이러한 바이어스 조건들은 각 진동의 첫번째 고-진폭의 짧은-지속시간의 절반-사이클 동안 결합된다. 따라서, 아래에서 기술되는 바와 같이, 쓰기 동작은 바이어스 진동의 첫번째 절반-사이클 동안 수행될 것이다.
본 발명에 따라, 일련의 이들 두 절반-사이클들은 아래쪽 일차 절반-루프에서의 진동 기간에 대응하며, 상기 아래쪽 일차 절반-루프는 쓰기 바이어스 스위치(RW) 및 트랜스포머(Tg)의 일차 회로의 아래쪽 부분을 포함한다. 본 발명에 따라, 첫번째 절반-사이클을 발생시키기 위하여, 쓰기 바이어스 전압(VW)이 시간동안 이 일차 회로부분의 낮은 단자(PBg)와 중간 단자(PM) 사이에 인가된다. 그후, 본 발명에 따라, 이 일차 회로 부분은 플로팅 상태로 유지되고, 더 작은 진폭이지만 더 긴 지속시간(, 여기서 H 는 라인 그룹의 수 또는 트랜스포머의 수로서, 본 예에서는 8 이다)을 가지며 반대 부호인 두번째 절반-사이클을 위해 적합하게 된다. 실제로, 이후에 알게될 바와 같이, 본 발명의 바람직한 어드레스 모드에 따라 특히 중요한 점은, 트랜스포머(Tg)의 두번째 절반-사이클 동안,H-1 개의 다른 트랜스포머들 각각에 의해 전원공급되는 라인들은 이들에 연속적으로 인가되는 "첫번째" 쓰기 바이어스 절반-사이클들 동안에 어드레싱될 수 있다는 것이다. 따라서, 바람직하게이고, 이는 앞의 방정식과 등가이다.
동일한 진동 동작 원리를 고려하면, 두번째 절반-사이클의 역-바이어스 전압 V'W은이고, 이는 여기서를 의미한다.
더 상세하게, 상기 첫번째의 도 8에 도시된 바이어스 절반-사이클내내, 바이어스 발생기(GW)가 전압 VW을 일차 회로(Pg)의 중간 단자와 이 일차 회로의 "낮은" 단자(PBg) 사이에 인가할 수 있도록, 일차 회로(Pg)의 "낮은" 스위치(RPBg)가 닫힌다. 도면에서 두꺼운 회색 선과 화살표에 의해 표시된 바와 같이, 전류는 바이어스 스위치(RW)와 일차 회로(Pg)의 아래쪽 부분을 포함하며 또한 이 회로의 "낮은" 스위치(RPBg)와 바이어스 전압 발생기(GW)에 의해 닫혀진 루프를 흐른다. 이 경우 자기적인 연결에 의해, 2VW와 동일한 전위차가 전극들(Ygi와 Y'gi) 사이에서 발생된다. 주어진 쓰기 순간에보다 훨씬 더 짧은 쓰기 시간동안, 상기 전극들에 전원공급하는 이차 회로의 중간-지점(SMi)에 인가되는 전압이 VM- VE와 동일하게 되도록 중간-전압 스위치(RSMi)가 열리고 쓰기 스위치(RSMEi)는 닫힌다. 따라서, 쓰기 시간동안, 우리는 VY= VM- VW- VE; VY'= VM+ VW- VE를 얻는다. 동시에, "높은" 열 전압 스위치(RXHk)는 닫히고 "낮은" 열 전압 스위치(RXBk)는 열려서, 열 전극(Xk)에 인가된 전압이 VX와 동일하게 되도록 한다. 전위 VM, VW, VE및 VX의 값은, 후속적인 서스테인 위상 동안, 위에서 설명된 바와 같이, 서스테인 전극들(Ygi, Y'gi)과 교차지점에 있는 영역들(Ck-gi)에서 이들 전극들 사이에 전위차 2VS를 인가함으로써 방전이 발생될 수 있도록 하기 위하여, 이 쓰기 시간동안 이 전극 상에 전하를 축적시키는데 충분한 전극(Ygi및 Xk) 사이의 전위차를 위해 적합하다.
그 다음에, 도 9에 도시된 전체적으로 반대인 역-바이어스 절반-사이클내내, 일차 회로(Pg)의 "낮은" 스위치(RPBg)는 열린다. 그 후 일차 회로(Pg)는 완전히 플로팅 상태가 된다. 도면에서 두꺼운 실선 및 화살표에 의해 표시된 바와 같이, 역-바이어스 다이오드(D'Wg)와 역-바이오스 스위치(R'Wg)의 "닫힌" 위치 덕분에, 상기 절반-사이클의 전류는 일차 회로(Pg)의 동일한 아래쪽 부분에서 계속 흐를 수 있고, 그럼으로써 위에서 언급된 진동 기간(oscillation regime)을 제공한다. 따라서, 이번에는, 일차 회로(Pg)의 아래쪽 부분의 현재 루프는 역-바이어스 다이오드(D'Wg)와 역-바이어스 스위치(R'Wg)에 의해 닫힌다. 트랜스포머의 동작의 원리 자체 및 자기적인 연결의 원리 자체의 결과로서, 만약 V'W가 역-바이어스 시간내내 전극들(Ygi, Y'gi) 사이에서 얻어지는 전위차라면, 우리는 방정식을 얻는다.
따라서 쓰기 수단을 위한 바이어스 진동 동작, 즉 이 위상에서, 용량성 에너지는 각 절반-사이클에서 회복된다.
바람직하게, 역-바이어스 다이오드(D'Wg) 및 역-바이어스 스위치(R'Wg)를 통과하는 루프는 또한, 위에서 지적되고 도면에서 도시된 바와 같이, 유리하게 일정한 전압을 생성하는 역-바이어스 발생기(G'W)를 통과하며, 이는 단순 커패시턴스가 얻어지도록 허용하지 않을 것이다.
따라서, 임의의 패널 방전 영역(Ck-gi)이 어드레싱되는 방법이 위에서 설명되었다.
패널의 모든 방전 영역들을 위한 어드레스 위상들의 전체 실행 동작이 이제 도 11 및 도 10을 참조하여 기술될 것이다.
통상적으로, 동일 전극 쌍(Ygi, Y'gi) 사이의 하나의 라인을 따라 분포되는 모든 방전 영역들(C1-gi- Cp-gi)은, 열 구동기 스위치들(RXH1- RXHp및 RXB1- RXBp)을 통해 동시에 어드레싱된다. 따라서 남은 일은, 패널의 모든 방전 영역들을 어드레싱할 수 있기 위하여 패널의 여러 전극 라인들을 어떻게 스캔하여야 하는가를 결정하는 일이다. 이를 위하여, 본 발명의 바람직한 구동 방법에 따라, 동일 트랜스포머(Tg)에 의해 전원공급되는 각 전극 그룹 g 의 L 개의 라인들 또는 전극 쌍들(Pgi)은 N 개의 라인의 서브그룹들(Zg1, ..., Zgi, ..., ZgM)로 나누어지고, N 은 N ×가 기껏해야와 동일하도록 선택되며, 이에 따라, 각 트랜스포머(Tg)의 각 첫번째 절반-사이클동안, 이 트랜스포머(Tg)에 의해 전원공급되는 라인들 또는 쌍들의 그룹 g의 서브그룹(Zgi)의 N 개의 라인들 또는 쌍들(Pgi)의 각각에 쓰기 펄스(VE)를 연속으로 인가하는 것이 가능하게 된다.
서브그룹의 수(M)는 그룹 당 라인들의 수(L)를 서브그룹 당 라인들의 수(N)로 나눈 것과 동일하다 : L = N ×M.
예컨대, 첫번째 트랜스포머(T1)에 의해 전원공급되는 첫번째 그룹의 라인들 또는 쌍들(P1i) 모두를 어드레싱하기 위하여, 상기에 언급된 바와 같이, 첫번째 절반-사이클 및 반대의 절반-사이클로부터 형성된 진동의 연속 또는 "트레인"이, 도 1에 도시된 바와 같이 인가된다. 이 도면에서, 실선 곡선은 어드레싱 및 서스테이닝 둘 모두에 사용되는 첫번째 어레이 그룹의 전극들(Y)에 인가된 전위에 대응하고, 점선 곡선은 서스테이닝에만 이용되는 첫번째 어레이 그룹의 전극들(Y')에 인가된 전위에 대응한다. 바람직한 패널 어드레싱 방법에 따라:
- 첫번째 트랜스포머(T1)의 진동은 다음 주기들, 즉 첫번째 그룹의 첫번째 서브그룹(Z11)의 N 개의 라인들을 어드레싱하기 위한 절반-사이클들()로 이루어진 첫번째 주기, 첫번째 그룹의 두번째 서브그룹(Z12)의 N 개의 라인들을 어드레싱하기 위한 절반-사이클들()로 이루어진 두번째 주기, ..., 첫번째 그룹의 j번째 서브그룹(Z1j)의 N 개의 라인들을 어드레싱하기 위한 절반-사이클들()로 이루어진 j번째 주기, ..., 마지막으로, 첫번째 그룹의 M번째 서브그룹(Z1M)의 N 개의 라인들을 어드레싱하기 위한 절반-사이클들()로 이루어진 M번째 주기의 연속에 대응한다.
- {도 11에서 첫번째 서브그룹(Z11)의 한 라인 또는 쌍(P1i)에 대하여 도시된 바와 같은} 모든 어드레스 동작들 및 가능한 쓰기 동작들은, 패널의 한 방전 영역(Ck-gi)의 경우에 위에서 설명된 바와 같이, 각 진동 주기의 첫번째 절반-사이클 동안 수행된다. 또한
- 그 외의 트랜스포머들(Tg)에 의해 전원공급되는 그 외의 그룹들의 라인들 또는 쌍들(Pgi)을 어드레싱하기 위하여, 프로시저는 첫번째 트랜스포머(T1)의 경우와 같이 유사한 진동 트레인을 사용한다.
각 그룹(g)의 라인들을 어드레싱하는 동작 및 이들 동작에 연관된 진동 트레인은 연속하여 인가될 수 있지만, 본 발명에 따른 구동 방법을 구현하는 이 방법은 결과적으로 전체 어드레스 위상(QW)의 지속기간이 너무나 길게 되도록 하며, 이는 패널의 휘도에 불리하다.
이 단점을 회피하기 위하여, 패널 어드레싱 방법의 바람직한 일 변형예에 따라, 여러 라인 그룹들(g) 및 트랜스포머들(T1, T2, ..., Tg, ..., T8)을 어드레싱하기 위한 진동 트레인은, 위에서 지적된 바와 같이, 다음과 같은 방식으로 인터리브(interleave)된다: 도 11의 윗부분(진동 트레인 및 연관된 트랜스포머들이 우측에서 상단에 표시되어 있음)에서 도식적으로 도시된 바와 같이, 첫번째 진동 트레인이 발진된 후, 트랜스포머(Tg)를 위한 각각의 진동 트레인은, 이전에 발진된 진동 트레인 즉 트랜스포머(T(g-1))의 진동 트레인의 첫번째 서브그룹(Z(g-1)1)의 첫번째 바이어스 절반-사이클()의 종료 지점에서 시작된다. 그룹(g) 및 그 진동 트레인이 무엇이든지 간에, 첫번째 그룹의 첫번째 서브그룹의 반대 절반-사이클()의 주기 동안,(상기를 참조) 이기 때문에, 모든 첫번째 절반-사이클들() 즉 그외의 7개의 그룹들 또는 진동 트레인들을 연속적을 실행시키는 것이 가능하다. 이것은 이들의 지속시간을 더한 값이과 같고에 대응하기 때문이다. 확대 해석하면, 어떠한 전극 쌍 그룹 또는 라인 그룹(g)의 어떠한 서브그룹(j)의 어떠한 반대 절반-사이클() 동안에도, 그 외의 전극 쌍 그룹들 또는 라인 그룹들 각각의 한 서브그룹의 7개의 절반-사이클이 수행된다.
따라서 플라즈마 패널의 선택적 어드레싱 동작에 있어서, 도 11에 도시된 전체 스태거링이 달성될 수 있다. 도면에 따른, 역-바이어스 절반-사이클() 동안 트랜스포머(T1)에 의해 전원공급된 첫번째 그룹의 첫번째 서브그룹의 전극들(Y, Y')의 전위에 영향을 끼치는 매우 짧은 펄스들(QEg1)은, 그 진동 트레인이 이 절반-사이클() 동안에 시작하는 그 외의 트랜스포머들(T2, ..., Tg, ..., T8)에 의해 전원공급되는, 그 외의 라인 그룹들의 첫번째 서브그룹의 라인들을 어드레싱하는 동작들에 대응한다. 잘못 방전 영역에 쓰는 위험을 제한하기 위하여는, V'W+ VE가 VW보다 적게 유지되도록 여러 전압 값들을 선택하는 것이 중요하다는 점이 이해될 것이다.
이제 플라즈마 패널을 동작시키는 방법은, 적어도 선택적인 어드레스 위상(QW)와 이어지는 비-선택적인 서스테인 위상(QS)에서, 본 발명의 첫번째 실시예에 따라 완전히 기술되었다. 그 외의 구동 동작들, 특히 점화 위상(QP) 및 소거 위상(QO)는 본 기술분야의 지식을 가진 자에게 알려져 있으며 여기서는 상세히 기술되지 않는다. 이런 목적으로, 도 3에 도시되고 위에서 언급된 서브조립체(12)가 사용된다. 일 변형예에 따라, 점화 신호 및 소거 신호는 데이터 어레이(X)의 전극들에 인가될 수 있다.
이들 구동 위상 모두는 도 10에서 개략적인 타이밍도의 형태로 도시되어 있다. 상부 타이밍도는 어드레스 겸 서스테인 어레이의 전극들(Y)에 인가되는 전압에 대응하며, 중간 타이밍도는 서스테인 어레이의 전극들(Y')에 인간되는 전압에 대응하고, 하부 타이밍도는 데이터 어레이의 전극들(X)에 인가되는 전압에 대응한다.
설명을 간단히 하기 위하여, 어드레스 위상(QW)에 있어서, 본 도면은 서스테인 전극 쌍의 하나의 단일 라인 그룹의 하나의 단일 서브그룹의 첫번째 바이어스절반-사이클만을 보여준다.
본 기술분야의 지식을 가진 자는 본 도면에서 코플레이너 플라즈마 패널을 구동하기 위한 통상적인 타이밍도를 알아볼 것이다.
예컨대, 초기 어드레스 위상들이 선택적이지 않고, 이에 따라, 서스테인 위상에서, 패널의 모든 방전 영역들이 활성화되는 구동 방법과 같은, 코플레이너 플라즈마 패널을 구동하는 그 외 종래의 구조도 본 발명에서 벗어나지 않고 사용될 수 있다. 이 경우, 활성화될 픽셀들에 대응하는 방전 영역들만 계속 켜져 있도록 유지하는 것을 가능하게 하는, 선택적 소거 또는 선택적 활성화-해제 위상라고 지칭되는 위상이 추가된다.
이제 우리는, 더욱 간명하게, 이전과 동일한 플라즈마 패널을 구비하지만, 도 13a 내지 도 18a 및 도 19에 도시되어 있는 바와 같은, 본 발명의 두번째 실시예에 따른 전원공급 및 구동 수단을 구비하는 디스플레이 디바이스를 기술할 것이다. 이들 도면에서, 참조부호는 코플레이너 전극들에 대하여 Y 및 Y', "높은" 및 "낮은" 스위치에 대하여 RH및 RB, "높은" 및 "낮은" 다이오드에 대하여 DH및 DB라고 단순화되었다. 본질적인 차이는 각각의 일차 회로가 2개의 일차 서브회로(P1 및 P2)로 분리되는 것인데, 상기 서브회로의 일 단자는 스위치 RS가 닫혀 있는 서스테인 위상동안에만 공통이다. 이러한 배열은 서스테인 펄스 및 바이어스 진동 발생기를 단순화시키는 것을 가능하게 한다. 도 19는, 도 1에서와 동일한 참조부호를 사용하여, 트랜스포머들 중 하나에 대하여, 플라즈마 패널의 뒤에서 2개의 일차 서브회로(P1 및 P2)의 배열을 명확하게 도시한다.
도 13a 및 도 15a는 도 4 및 도 5에 대응하며, 한 서스테인 주기의 절반을 도시한다. 도 14a에 추가된 것은, 이전에 도시되지 않았던 극성 역전 시간을 나타낸다. 도 13a, 도 14a 및 도 15a 각각에 대응하는 도 13b, 도 14b 및 도 15b에서, 서스테인 전압의 변동과 자화 전류(Im)의 변동이 도시되어 있다. 이들 곡선들의 실선 부분은 상기 대응하는 도면에 도시되어 있는 서스테인 주기의 시간에 대응한다.
도 16a, 도 17a 및 도 18a는 플라즈마 패널의 쓰기 위상 동안 한 바이어스 진동 주기의 절반을 도시한다. 본 기술분야의 지식을 가진 자라면 이전의 설명으로부터, 첫번째 절반의 주기에 대칭적인, 다른 절반의 주기를 추론할 것이다. 본 두번째 실시예에서, 각각의 바이어스 진동 주기는 연속적으로, 첫번째 유도성 에너지 회복 시간(D1W), 첫번째 유도성 에너지 저장 시간(D2W), 극성 역전 시간(RW), 두번째 유도성 에너지 회복 시간(D'1W), 두번째 유도성 에너지 저장 시간(D'2W), 및 두번째 극성 역전 시간(R'W)으로 나뉘어진다는 것을 알 수 있다. 임의의 어드레스 위상은 일반적으로, 패널의 모든 라인들을 어드레싱가능하게 하기 위하여, 위에서 나타난 바와 같이, 여러개의 연속적인 바이어스 진동 주기들로 구성된다. 도 16a, 도 17a 및 도 18a는, 각각, RB가 닫히며 RH가 열리는 시간(D2W), 스위치들(RH및 RB)이 열리는 시간(RW), 그리고 스위치들(RH및 RB)이 또한 열리며 자화 전류가 다이오드(DH)를 통과하는 "높은" 일차 서브회로(P1)를 흐르는 시간(D'1W)을 도시한다. 이들 도면들 각각에 대응하는 도 16b, 도 17b, 도 18b는 바이어스 전압에서의 변동 및 자화 전류(Im-w)에서의 변동을 도시한다. 이들 곡선들의 실선 부분은 대응하는 도면에 도시되어 있는 진동 주기의 시간에 대응한다. RB가 열리며 RH가 닫히는 두번째 유도성 에너지 저장 시간(D'2W), 스위치들(RH및 RB)이 열리는 두번째 극성 역전 시간 시간(R'W), 그리고 스위치들(RH및 RB)이 또한 열리며 자화 전류가 다이오드(DB)를 통과하는 "낮은" 일차 서브회로(P2)를 흐르는 첫번째 유도성 에너지 회복 시간(D1W)은, 하나의 완전한 바이어스 진동 사이클을 완성시키지만 도면에서는 도시되어 있지 않다. 도 17b, 도 18b, 및 도 19b에 도시된 바와 같이, 전극들(Y, Y') 사이의 전압 신호는, 각각의 완전한 주기에 대하여, 고진폭의 낮은 홀드 전압 및 짧은 지속시간과 저진폭의 높은 홀드 전압 및 긴 지속시간을 가진다. 낮은 홀드 전압 위에 놓이는 영역은 높은 홀드 전압 아래에 놓이는 영역과 동일하다. 만약 트랜스포머의 수(H)가 8 이라면, 발생기에 의해 전달되는 DC 전압(VW및 VS) 및 스위치들(RH및 RB)의 제어는, 높은 홀드 전압의 지속시간이 낮은 홀드 전압의 지속시간보다 약 7배 더 길게 되도록 그리고 높은 홀드 전압의 진폭이 낮은 홀드 전압의 진폭보다 약 7분의 1이 되도록, 조정된다. 도 20은, 만약 각각의 홀드 전압에서 N=4 개의 라인들을 어드레싱하는 것이 가능하며 또한 만약 8개의 트랜스포머의 바이어스 진동의 트리거링이 첫번째 실시예에서 위에서 기술된 바와 같이 스태거링된다면, 하나의 완전한 진동 주기 동안 (N=4)×(H=8) = 32개의 라인들을 어드레싱하는것이 가능하다는 것을 보여준다. M=15 개의 진동 주기 이후라면, 패널의 480 개의 라인들이 어드레싱될 수 있다.
본 두번째 실시예에 따른 전원공급 및 구동 수단은, 첫번째 실시예에 따라 위에서 기술된 것과 유리하게 유사한데, 이는 이들이 부품 수가 작고 구동하기 쉽기 때문이라는 것을 알 수 있다. 또한 본 두번째 실시예에 따라, 전극들 사이에서 없어지는 용량성 에너지는 바이어스 진동 동안 유리하게 회복되어 재주입된다.
본 발명은, 패널의 전면 플레이트의 내부면 상에 쌍으로 배열된 서스테인 전극들의 2개의 어레이가 제공되어 있는, 플라즈마 패널를 참조하여 기술되었다. 본 발명은 또한 이들 2개의 서스테인 전극 어레이가 후방 플레이트의 내부면 상에 또는 심지어 두 플레이트 사이에 배치되는 경우에도 적용가능하다. 본 발명은 또한 이들 2개의 어레이가 동일평면상에 있지 않는 경우에도 적용가능하다. 본 발명은 또한 위에서 기술된 바와 같은 쌍이 아니라, 3개 한벌로 배치되는 3개의 서스테인 전극 어레이가 제공되는 플라즈마 패널에도 적용가능하다. 이러한 패널은 예컨대 문서 FR 2 790 583(삼성)에 기술되어 있다.
본 발명은 서스테인 신호들이 코플레이너 전극들 사이에만 인가되는 구동 방법을 참조하여 기술되었다. 본 발명은 또한, 패널의 플레이트들 사이에서 개시되며 서스테인 위상 동안에 데이터 전극들에도 역시 서스테인 신호가 인가되는 것이 나타나는 "매트릭스" 방전에 의해 코플레이너 서스테인 방전이 트리거되는 구동 방법에도 적용가능하다. 이러한 방법은 종래 기술 분야에서 알려져 있으며, 코플레이너 전극들을 분리하는 거리 즉 갭이 증가한다는 조건으로, 발광 효율을 실질적으로 개선되도록 하는 것이 가능하게 한다.
본 발명에 따른 전원공급 및 구동 수단에 제공되며 서스테인 전극 어레이들이 제공된 플라즈마 디스플레이 패널의 또 다른 본질적인 장점은, 방금 기술되었던 구동 방법이 보여주는 바와 같이, 서스테인 전극들에 전원공급하는 것에 관하여, 한편으로 서스테인 및 코플레이너 쓰기 바이어스 펄스들과 같은 전력 펄스를 인가하는 것과, 다른 한편으로 서스테이닝 겸 어드레싱용 전극 어레이(Y)를 종래 기술에서와 같이 여전히 사용하면서 쓰기 펄스를 인가하는 것을, 완전히 분리할 수 있다는 것이다.
위의 실시예가 보여주는 바와 같이, 본 발명은 쓰기 동작을 위한 서스테이닝 및 바이어싱과 관련있는 전력 동작을 위해 서스테인 전극들에 전원공급하기 위한 연결 수단의 사용에, 즉 이 경우에는 자기적 연결 수단의 사용에 기초하고 있다.
위의 실시예들이 보여주는 바와 같이, 연결 수단의 사용, 특히 자기적 연결 수단의 사용은 서스테인 전극 쌍(또는 적절한 경우, 3개가 한벌로 된 것)들 각각이 플로팅 상태가 될 수 있도록 허용한다.
연결 수단, 특히 자기적 연결 수단은, 서스테인 및 코플레이너 쓰기 바이어스 펄스와 같은, 전력 펄스들을 서스테인 전극 쌍에 공급하기 위하여 사용되기 때문에, 이들 펄스가 지나가는 전기 회로는 크게 단순화된다. 종래 기술과는 달리, 이들 펄스는 라인 구동기를 지나가지 않는다. 이러한 단순화는 실질적인 경제적 유익을 제공한다.
연결 수단으로서 트랜스포머를 사용하는 경우에 있어서, 트랜스포머의 연결로부터의 전자기 방사는 이들 트랜스포머에 의해 전원공급되는 전극들에 의한 전자기 방사와는 반대이기 때문에, 패널로부터의 전자기 방사는 상당히 감소된다. 본 발명에 따른 전극에 전원공급하는 방법에 의한 추가적인 장점들은:
- 종래 기술의 통상적인 회로와 비교하여 접지 루프들의 상당한 감소; 및
- 서스테인 전극 어레이는 트랜스포머의 이차 회로에 연결되기 때문에, 어떠한 서스테인 전극 어레이도 서스테인 전압에 관련되지 않으며; 결과적으로 라인 구동기는 접지에 관련될 수 있고, 그럼으로써 종래 기술의 플라즈마 패널에서 봉착하였던 전기적 격리 문제를 명확하게 회피한다는 사실이다.
위에서 기술된 구동 방법들의 사용이 예시한 바와 같이, 본 발명은 또한 다음의 장점들을 제공한다:
- 라인 구동기(11)의 매우 실질적인 단순화. 그 이유는 동일 세트의 스위치{RSMi, RSMEi(i=1, ..., L)}가 각 트랜스포머 또는 연결 수단의 한 라인을 위해 사용되기 때문이다. 따라서 스위치 세트의 수를 트랜스포머의 수로 나누는 것이 가능하고, 이는 경제적인 관점에서 크게 유익하다;
- 특히 인덕터를 포함하는 특정 에너지 회복 회로의 제거. 그 이유는 트랜스포머의 일차 및 이차 회로의 인덕턴스가 이 목적으로 사용되기 때문이다; 및
- 서스테인 회로에 있어서, 저렴한 스위치 제어 회로의 사용 가능성. 그 이유는, 도 3 내지 도 7에서 구체적으로 도시하는 바와 같이, 이들 스위치들 모두{RPHg, RPBg, (g=1, ..., H)} 접지에 관련된다. 따라서, 이들 제어 회로에 있어서는, 더 이상 종래 기술에서와 같은 고-전압 기술을 사용할 필요가 없다.
상술한 바와 같이, 본 발명은 플라즈마 디스플레이 패널을 제어하는 전원공급 및 구동 수단 등에 이용할 수 있다.

Claims (12)

  1. 메모리 효과를 가진 AC 플라즈마 패널을 위한 전원공급 및 구동 수단으로서:
    - 방전 가스를 포함하는 공간(4)을 그 사이에 둔 두 개의 평행 플레이트(2, 3)와;
    - 제 1 및 적어도 하나의 제 2 서스테인 전극 어레이(Y, Y')로서, 이들은 적어도 상기 제 1 어레이의 전극(Ygi)과 상기 제 2 어레이의 인접한 전극(Y'gi)이 쌍(Pgi)을 이루도록 연관됨으로써 동일 쌍(Pgi)의 전극들(Ygi, Y'gi)이 그 사이에서 상기 플레이트 사이의 공간 내에 일련의 발광 방전 영역들(C1-gi, ..., Ck-gi, ..., Cp-gi)을 한정하도록 하는, 제 1 및 적어도 하나의 제 2 서스테인 전극 어레이(Y, Y')와;
    - 메모리 효과를 제공하기 위하여 상기 서스테인 어레이들 중 적어도 하나를 덮는 유전층을 포함하는,
    전원공급 및 구동 수단에 있어서:
    - 적어도 하나의 트랜스포머(transformer)(Tg)로서, 각각의 트랜스포머는 하나의 일차 회로(Pg)와 상기 일차 회로(Pg)에 자기적으로 연결된 복수의 이차 회로(Sgi)를 포함하며, 각각의 트랜스포머에는 중간 스위치없이 상기 패널의 한 쌍(Pgi)의 전극들 중 하나 및 다른 하나에 각각 연결되도록 의도된 하나의 높은 단자(SHgi) 및 하나의 낮은 단자(SBgi)가 제공된, 적어도 하나의 트랜스포머와;
    - 상기 적어도 하나의 트랜스포머(Tg)의 상기 일차 회로 또는 회로들(Pg)의 단자측에 있는 일차 서스테인 전압 펄스 발생기로서:
    - 상기 일차 회로 또는 회로들(Pg)에 자기적으로 연결된 각각의 이차 회로(Sgi)는, 그 높은 단자(SHgi) 및 낮은 단자(SBgi) 사이에서, 교대하는 높은 평탄부(plateau) 및 낮은 평탄부를 가지는 일련의 전압 펄스로서, 상기 전압 펄스는, 이 평탄부 동안에, 이들 단자들에 연결된 전극들(Ygi, Y'gi) 사이에 위치하며 예비-활성화되었던 방전 영역에서만 발광 방전을 야기시킬 수 있는, 일련의 전압 펄스들을 전달할 수 있도록 설계되고;
    - 상기 트랜스포머(들)(Tg)의 상기 일차 회로 또는 회로들의 인덕턴스 및 상기 이차 회로의 인덕턴스가 상기 전극들(Ygi, Y'gi) 사이에 용량성 에너지를 회복하고 재-주입할 수 있도록 협력하도록 설계된, 일차 서스테인 전압 펄스 발생기를
    포함하는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  2. 제 1 항에 있어서, 상기 전원공급 및 구동 수단은, 상기 트랜스포머(들)(Tg)의 상기 일차 회로(들)의 인덕턴스 및 상기 이차 회로(들)의 인덕턴스 외에는 상기용량성 에너지의 회복 및 재-주입을 위한 다른 특별한 인덕터스를 포함하지 않는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 전원공급 및 구동 수단은, 하나의 서스테인 쌍(Pgi)의 전극들 사이에 배치된 상기 패널의 적어도 임의의 하나의 방전 영역(Ck-gi)을 미리 선택적으로 활성화 또는 활성화해제할 목적으로, 상기 전극 쌍(Pgi)에 전원공급하는 이차 회로(Sgi)에 쓰기 전압 펄스(VE) 또는 소거 전압 펄스를 인가하도록 설계된 쓰기 또는 소거 수단을 포함하는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  4. 제 3 항에 있어서, 상기 전원공급 및 구동 수단은 복수의 H개의 트랜스포머(Tg)를 포함하며; 상기 쓰기 또는 소거 수단은 L 개의 라인 구동기들의 조합(11)을 포함하며, 각각의 구동기는 복수의 H개의 이차 회로(Sgi)에 쓰기 전압 펄스(VE) 또는 소거 전압 펄스를 인가하도록 의도되며 또한 이런 목적으로 출력단을 경유하여 각각의 H 개의 트랜스포머(Tg)에 대하여 하나의 단일 이차 회로(Sgi)를 어드레싱하기 위한 중간 어드레스 단자라고 불리우는 부분에 연결되어 있고, 각각의 어드레스 단자는, 그 이차 회로(Sgi) 내의 그 높은 단자(SHgi)와 그 낮은 단자(SBgi)사이에서, 배치되어 있고, 상기 L 은 상기 패널(1)의 전극 쌍(Pgi)의 총 수를 트랜스포머의 수 H 로 나눈 수와 같은 라인의 수에 대응하는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  5. 제 4 항에 있어서, 상기 전원공급 및 구동 수단은, 쓰기 또는 소거 바이어스 펄스 발생기 및 이 발생기를 상기 트랜스포머(Tg)의 상기 일차 회로(Pg)에 연결하기 위한 수단을 더 포함하며, 이들은, 일련의 쓰기 또는 소거 바이어스 펄스 및 역 바이어스 펄스로부터 형성된 쓰기 또는 소거 진동의 트레인을 얻기 위하여, 상기 트랜스포머(Tg)의 일차 회로의 인덕턴스와 이차 회로의 인덕턴스가 각각의 바이어스 펄스 이후 역 바이어스 펄스를 생성하는데 협력할 수 있도록 설계되는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  6. 제 5 항에 있어서, 상기 쓰기 또는 소거 수단은, 임의의 하나의 이차 회로(Sgi)에 인가되는 각각의 쓰기 전압 펄스(VE) 또는 소거 전압 펄스가, 상기 이차 회로(Sgi)에 자기적으로 연결된 일차 회로(Pg)에 하나의 쓰기 또는 소거 펄스가 인가되는 동안에, 인가되도록 설계되는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  7. 제 6 항에 있어서, 상기 쓰기 또는 소거 수단은, 복수의 쓰기 전압 펄스(VE) 또는 소거 전압 펄스를, 동일 일차 회로에 연결되어 있는 여러 이차 회로에, 상기 일차 회로에 하나의 바이어스 펄스가 인가되는 동안, 인가하도록 설계되는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  8. 제 7 항에 있어서, 상기 전원공급 및 구동 수단은, 하나의 일차 회로에서 쓰기 또는 소거 진동의 트레인을 트리거링하는 수단 및 이전 진동 트레인의 첫번째 바이어스 펄스의 종료 직후 다른 일차 회로(Pg)의 바이어스 진동의 각각의 새로운 트레인을 트리거링하는 수단을 포함하는 것을 특징으로 하는, 플라즈마 패널을 위한 전원공급 및 구동 수단.
  9. 메모리 효과를 가진 AC 플라즈마 패널(1)을 포함하는, 영상 디스플레이 시스템으로서:
    - 방전 가스를 포함하는 공간(4)을 그 사이에 둔 두 개의 평행 플레이트(2, 3)와;
    - 제 1 및 적어도 하나의 제 2 서스테인 전극 어레이(Y, Y')로서, 이들은 적어도 상기 제 1 어레이의 전극(Ygi)과 상기 제 2 어레이의 인접한 전극(Y'gi)이 쌍(Pgi)을 이루도록 연관됨으로써 동일 쌍(Pgi)의 전극들(Ygi, Y'gi)이 그 사이에서상기 플레이트 사이의 공간 내에 일련의 발광 방전 영역들(C1-gi, ..., Ck-gi, ..., CP-gi)을 한정하도록 하는, 제 1 및 적어도 하나의 제 2 서스테인 전극 어레이(Y, Y')와;
    - 메모리 효과를 제공하기 위하여 상기 서스테인 어레이들 중 적어도 하나를 덮는 유전층을 포함하는,
    영상 디스플레이 시스템에 있어서,
    상기 패널(1)과 연관되어 상기 패널을 전원공급하고 구동할 수 있는, 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 전원공급 및 구동 수단을 포함하는 것을 특징으로 하는, 영상 디스플레이 시스템.
  10. 제 9 항에 있어서, 각각의 이차 회로(Sgi)의 높은 단자(SHgi)와 낮은 단자(SBgi) 및 이들 단자들에 연결되어 있는 전극 쌍(Pgi) 사이에는 스위치가 없는 것을 특징으로 하는, 영상 디스플레이 시스템.
  11. 제 10 항에 있어서, 적어도 하나의 트랜스포머(Tg)는 상기 플레이트 중 하나의 외부면 상에 배치되어 고정되는 것을 특징으로 하는, 영상 디스플레이 시스템.
  12. 제 3 항 내지 제 9 항 중 어느 한 항을 종속하는 경우의 제 11 항에 있어서,각각의 트랜스포머(Tg)는 해당 트랜스포머의 이차 회로에 연결되어 있는 전극 쌍들(Pgi)의 평균 높이에 대응하는 높이에서 상기 외부면 상에 배치되는 것을 특징으로 하는, 영상 디스플레이 시스템.
KR10-2004-7012820A 2002-02-25 2003-02-17 트랜스포머를 이용한 플라스마 패널 전원공급 및 제어 수단 KR20040086398A (ko)

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