KR20040075783A

KR20040075783A - 신호전송장치 및 배선구조

Info

Publication number: KR20040075783A
Application number: KR1020040011560A
Authority: KR
Inventors: 오쯔까간지; 우사미다모쯔
Original assignee: 오쯔까, 간지; 우사미, 다모쯔; 오끼 덴끼 고오교 가부시끼가이샤; 산요덴키가부시키가이샤; 소니 가부시끼 가이샤; 가부시끼가이샤 도시바; 닛뽕덴끼 가부시끼가이샤; 가부시끼가이샤 히다치 세이사꾸쇼; 후지쯔 가부시끼가이샤; 마쓰시타 덴키 산교 가부시끼 가이샤; 미쓰비시덴키 가부시키가이샤; 로무 가부시키가이샤
Priority date: 2003-02-21
Filing date: 2004-02-20
Publication date: 2004-08-30
Also published as: HK1068753A1; US7446567B2; TWI318502B; CN1523842A; JP2004254155A; TW200421709A; US20040165669A1; KR100789307B1; CN1523842B

Abstract

디지털신호의 전송장치의 소비전력을 감소한다. RC 지연이 무시할 수 없는 배선을 전송선로구조로 한 것으로서, 송신단에 입력된 디지털신호를 전송하는 신호전송선로와, 상기 디지털신호를 출력하는 인버터구조의 드라이버와, 상기 드라이버에 전원공급하는 전송선로에 있어서, 상기 드라이버의 온저항과 상기 신호전송선로의 특성임피던스의 합계를 드라이브 가능한 특성임피던스의 전원접지페어 전송선로와, 상기 신호전송선로의 수신단을 통해 입력된 상기 디지털신호를 검지하는 차동앰프구조의 리시버와, 상기 신호전송선로의 수신단에 설치되고, 입력된 상기 디지털신호의 직류성분을 차단하여, 광대역 교류성분을 통과시키는 방향성 커플러를 구비한다. 방향성 커플러를, 상기 신호전송선로의 송신단과 상기 드라이버의 사이, 또는 상기 송신단과 상기 드라이버의 사이 및 상기 수신단에 각각 설치하는 것도 가능하다.

Description

신호전송장치 및 배선구조{SIGNAL TRANSMISSION APPARATUS AND INTERCONNECTION STRUCTURE}

본 발명은, 디지털(펄스)신호를 전송선로에 의해 전송하는 신호전송장치에 관한 것으로, 특히 디지털신호를 전송하는 배선구조에 관한 것이다.

디지털신호는, 정현파로 표현할 수 있고(푸리에급수), 직류성분으로부터 기본클록 주파수 및 고주파를 포함하는 복합파이다. 이와 같이 디지털신호는 복합파이기 때문에, 이것을 전송하는 것은, 직류적으로 쇼트하여 전송하는 전송선로뿐이다. 이 때문에, 종래의 디지털신호 전송장치는, 전송선로를 통해 드라이버로부터 리시버까지를 직류적으로 결선하여 전송하는 것이었다. 이러한 구성은, 광대역파의 디지털신호에는, 단일주파수의 정현파 또는 좁은 휴대지역파의 신호에 사용되는 필터회로(LC 회로)의 적용이 어려운 것에 의한 것이다.

디지털신호의 전송에 대한 적절한 문헌은 예를 들면, 일본특허공개평 11-284126호 공보, 일본특허공개 2000-174505호 공보, 일본특허공개 2002-124635호 공보에 기재되어 있다. 다른 문헌은 Otsuka, et al, "Measurement Potential Swing by Electric Field on Package Transmission Lines. "Proceedings of ICEP, pp490-495, 2001.4, Or, K. Otsuka, et. Al, "Measurement Evidence of Mirror Potential Traveling on Transmission Lines," Technical Digest of 5th VLSI Packaging Workshop of Japan, pp27-28, 2000. 12에 기재되어 있다. 다른 문헌은 오오쓰카간지, 스가유이치 「스택트 페어선로」, 일렉트로닉스실 장학회지, Vol.4, No.7,pp556-561, 2001. 11에 기재되어 있다. 또 다른 문헌은 응용물리학회, 「실리콘 테크놀로지」, 초고속 다층배선기술의 과제와 전망특집, No.15,2000.2.18(동경대학, 야무우에 회관)에 역시 나타나 있다.

그렇지만, 상기 종래의 신호전송장치에서는, 드라이버로부터 리시버까지가 직류적으로 결선되어 있기 때문에, 기본클록 주파수 및 고주파와 동시에, 직류성분도 전송되고, 그 직류전류에 의해 무효한 전력이 소비된다는 과제가 있었다.

본 발명은, 이러한 종래의 과제를 해소하기 위해 이루어진 것으로, 직류성분의 전송에 의한 무효한 소비전력의 감소를 도모하는 것이다.

도 1은 본 발명의 수신단 싱글커플러구성을 갖는 실시예 1을 설명하는 개략도이고,

도 2는 본 발명의 더블커플러구성을 갖는 실시예 2를 설명하는 개략도이고,

도 3은 본 발명의 종단저항형 더블커플러구성을 갖는 실시예 3을 설명하는 개략도이고,

도 4는 본 발명의 송신단 싱글커플러구성을 갖는 실시예 4를 설명하는 개략도이고,

도 5는 본 발명의 종단저항형 더블커플러구성을 갖는 실시예 5를 설명하는 개략도이고,

도 6은 펄스(디지털)신호의 구성을 설명하는 파형도이고,

도 7은 최소 글로벌 신호선로 길이의 표이고,

도 8은 종래의 싱글엔드형 디지털신호 전송회로의 개략도이고,

도 9a 및 9b는 종래의 다른 디지털신호 전송회로(차동형)를 설명하는 개략도이고,

도 10은 전송선로의 전기에너지의 이동기구를 설명하는 개략도이고,

도 11a는 수신단에서 싱글방향성커플러로 싱글전송회로의 동작을 설명하는 구성도이고,

도 11b는 도 11a에서 방향성 커플러의 크로스 단면도이고,

도 11c는 송신단에서 싱글방향성 커플러로 싱글전송회로의 동작을 설명하는 개략도이고,

도 11d는 도 11c에서 방향성 커플러의 크로스 단면도이고,

도 12a 및 12b는 TEM 모드가 일그러지는 모양을 병렬 마이크로 스트립 선로에서 시뮬레이션한 단면사시도이고,

도 12c는 도 12a 및 12b에서 사용된 전계 스케일을 설명하는 도면이고,

도 13a 및 13b는 TEM 모드가 일그러지는 모양을 병렬 마이크로 스트립 선로에서 시뮬레이션한 평면도이고,

도 13c는 도 13a 및 13b에서 사용된 전계 스케일을 설명하는 도면이고,

도 14a, 14b 및 14c는 산란 파라미터(S-파라미터)를 사용함으로써 스택트페어 전송선로에서 전자에너지가 인접배선으로 옮기는 것을 설명하는 그래프이고,

도 15는 본 발명의 실시예에서의 전송신호파형의 모델을 나타내는 도면이고,

도 16a는 TEM 플럭스 선로를 설명하는 스택트페어 전송선로의 크로스 단면도이고,

도 16b는 TEM 플럭스 선로를 설명하는 마이크로 스트립 전송선로의 크로스 단면도이고,

도 17a는 페어코프레이너 전송선로를 나타내는 크로스 단면사시도이고,

도 17b는 가드코프레이너 전송선로를 나타내는 크로스 단면사시도이고,

도 17c는 스택트페어 전송선로를 나타내는 크로스 단면사시도이고,

도 17d는 가드 스택트페어 전송선로를 나타내는 크로스 단면사시도이고,

도 18은 도 5의 실시예 5의 배선레이아웃의 일례를 나타내는 도면이고,

도 19는 도 18의 단면구조를 나타내는 도면이고,

도 20a는 고유전체 삽입층에 대한 방향성 커플러 구조의 사시도이고,

도 20b는 공기층에 대한 스택트 방향성 커플러 구조의 사시도이고,

도 20c는 도 20a 및 20b에서 방향성 커플러의 상면도이고,

도 21은 방향성 커플러의 치수예를 나타내는 표이고,

도 22a 및 22b는 도 20a에서 나타내는 타입의 커플러의 시뮬레이션 결과의 일예를 나타내는 도면이고,

도 23a 및 23b는 도 20b에서 나타내는 타입의 커플러의 시뮬레이션 결과의 일례를 나타내는 그래프이고,

도 24a는 집적회로 엠퍼시스(SPICE)로 시뮬레이션 프로그램함으로써 도 20a에서 나타낸 타입의 시뮬레이션에서 사용된 파라미터를 설명하는 사시도이고,

도 24b는 도 24a에서 SPICE 시뮬레이션으로 사용된 입력펄스의 그래프이고,

도 24c는 도 24a에서 SPICE 시뮬레이션에 의해 구동된 출력전압 파형의 그래프이고,

도 24d는 도 24a에서 SPICE 시뮬레이션에 의해 구도오딘 출력전류 파형의 그래프이고,

도 25a는 도 20b에서 나타낸 타입의 방향성 커플러의 SPICE 시뮬레이션에서 사용된 파라미터를 설명하는 사시도이고,

도 25b는 도 25a에서 SPICE 시뮬레이션에서 사용된 입력펄스의 그래프이고,

도 25c는 도 25a에서 SPICE 시뮬레이션에 의해 드라이브된 출력전압 파형의 그래프이고,

도 25d는 도 25a에서 SPICE 시뮬레이션에 의해 드라이브된 출력전류 파형의 그래프이고,

도 26은 실시예 2에 적합한 양방향성 신호전송에 대한 변동을 설명하는 개략도이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 신호전송선로 2, 12 : 드라이버

3 : 전원접지페어 전송선로 4 : 리시버

5a, 5b, 5c : 방향성 커플러 6a, 6b : 종단저항

P1 : PMOS 트랜지스터

N1, N2, N3, N4 : NMOS 트랜지스터

R1, R2, R10 : 저항 B1, B2 : NMOS 반전버랙터

F1 : 래치회로

본 발명은, 전송선로의 송신단 또는 수신단, 또는 송신단 및 수신단에, 디지털신호의 직류성분을 절연하고, 광대역 교류성분을 통과시키는 방향성 커플러를 설치하며, 광대역 교류성분만을 전송함으로써, 소비전력의 감소를 실현하는 것이다.

GHz대의 펄스클록을 갖는 칩은, 그 칩 내 배선이 RC 지연으로 길게 할 수 없고, 중계기회로가 다용되게 되어 있다. RC에 의한 전력소비와 중계기회로의 전력소비가 무시할 수 없고, 이 에너지가 전원접지의 떨림을 유발하여, 논리회로의 오동작의 원인이 될 뿐만 아니라, 전자방사장해(EMI)의 원인으로 되어 있다. 그 위에는, 전력을 소비함으로써, 모바일기기에 사용하는 제한이 될 뿐만 아니라, 방열구조를 설치한다고 하는 구조적 복잡도를 증가하게 된다. 칩 내에서의 긴 배선은, 기능블록 사이의 커뮤니케이션 버스가 주체이다. 본 발명은, 이러한 버스를 주체적으로 채택한 것이다.

버스의 드라이버에는, 예를 들면 CMOS 인버터가 기본회로로서 사용된다. 본 발명은, 이러한 가장 단순한 인버터나 버퍼로 구성한 드라이버를 사용하고, 아무런 새로운 회로나 새로운 제조 프로세스를 필요로 하지 않고, 또한 기술의 진보와 함께 불변적으로 적용할 수 있는 것이다.

칩 내의 기능블록 사이의 배선에는, 예를 들면 분포정수회로적으로 취급되는 전송선로가 사용되어 있다. 만일 전원이 완전하면, 이 전송선로의 길이만이 지연시간을 지배하고, 어떤 비트폭(예를 들면 64[비트])의 신호의 클록에 대한 스큐가 거의 없는 설계가 가능하게 될 뿐만 아니라, 클록배선도 H 트리전송선로화에서 수[ps] 이하의 스큐로 분배가 가능하다. 본 발명은, 당연히 이 전송선로를 사용한다.

이상적인 전송선로는, 전자에너지가 그 전송선로에 가두어져 있기 때문에, RC 지연으로 나타나는 적분회로적인 왜곡은 0이 된다. 선로의 직류저항만큼만 최대진폭이 옴의 법칙에 따라 낮아지지만, 파형의 왜곡이 없기 때문에, 그 지연은 거의 무시할 수 있을 뿐만 아니라, 비트폭의 선로가 동일한 구조와 치수이면 사실상의 스큐는 0이 된다.

그러나, 전원의 공급력과 접지의 흡인력이 각각의 인버터에서 다르게 되어 있으면, 그 전원능력에 따른 인버터 스위치밖에 할 수 없고, 파형이 각각에 다른것이 되어, 스큐를 따르게 될 뿐만 아니라, 여분의 고조파가 보태져, 공진에 의한 특이현상이 발생하게 된다. 이 때문에, 전원접지에는, 예를 들면 이들을 페어로 한 전송선로(전원접지페어 전송선로)가 사용된다.

본 발명의 제1 요점은, RC 지연을 무시할 수 없는 긴 배선을 전송선로구조로 할 뿐만 아니라, 드라이버 트랜지스터의 온저항을 높게 하여, 그것에 대응하는 특성임피던스의 전원접지페어 전송선로를 사용하는 것에 있다.

전송선로는, 파이프의 굵기가 정해진 수도파이프와 같은 것으로, 불연속점에서 에너지반사가 발생한다. 불연속점에서 반사하여 되돌아간 에너지가 되돌아간 측에 있는 불연속점에서 다시 반사하여 다중반사를 반복하고, 공진 등을 일으키면, 전혀 상상이 가지 않는 파형으로 되어 버린다.

본 발명의 제2 요점은, 디지털신호를 전송하는 전송선로(신호전송선로)가, 선단(송신단)으로부터 종단(수신단)까지 동일한 파이프의 굵기, 요컨대 선단으로부터 종단까지 특성임피던스가 동일한 구조인 것을 전제로 하고, 직류전류를 차단하면서 반사방지의 연구가 이루어지고 있는 것에 있다.

공지의 반사방지방법에는 4개의 방법이 있다. 제1 방법은, 기판에서 자주 사용하고 있는 덤핑저항을 드라이버단에 삽입하는 방법이다. 제2 방법은, 드라이버의 온저항을 전송선로의 특성임피던스와 동일하게 설계하는 방법이다. 제3 방법은, 양방향 버스구조에 있어 양사이드의 드라이버의 온저항을 전송선로의 그것과 같게 하는 방법(부수적으로 양사이드에 덤핑저항을 삽입한 구조도 포함함)이다. 제4 방법은, 이상적인 것으로, 정합한 종단저항을 전송선로의 종단에 설치하는 방법이지만,항상 온전류가 흐르는 결점을 가지고 있어, 종래 기피되어 있던 방법이다. 이들 반사방지방법을, 실장기판 상이 아니라, 칩 내부버스에 사용하는 것이 상기 제2 요점의 구체적 요점이다. 더욱이, 본 발명은, 상기 4개의 반사방지방법에 더하여, 제5 반사방지방법으로서, 커플러를 통해 종단저항을 전송선로의 종단에 설치하는 방법을 제안한다.

본 발명의 제3 요점은, 드라이버로부터 배선에 연결되는, 또한 배선으로부터 리시버에 연결되는 구조를, 그 출발점으로부터 종단점까지, 전자파 속도로 전송할 수 있는 완전한 전송선로로 하고, 그 전송선로의 양단이 직류적으로 차단되어 있는 것이다.

상기 제3 요점에 대한 2개의 구체적 요점을 이하에 설명한다. 금속은 전자파 속도로 신호가 전송되지만, 반도체는 캐리어의 이동도로 신호가 전송되어 전자파 속도로 되지 않는다. 이 때문에, 제1 구체적 요점은, 트랜지스터의 콘택부에서 나간 선로의 모두를 금속으로 구성하고, 폴리실리콘이나 예를 들면 실리사이드 등의 금속화합물을 사용하지 않는 것이다. 필요하면, 게이트전극도 금속인 것이 바람직하다. 디바이스 평면구조와 배선층구조의 설계가이드는, 전자파 속도로 전송할 수 있는 전송선로로부터 출발하는 것으로, 트랜지스터 배치는 그것에 종속하는 것이다. 상기 제3 요점에 대한 제2 구체적 요점은, 전송선로의 편단 또는 양단이 방향성 커플러로부터 드라이버단 또는 리시버단에 연결되어 있는 것이다.

이들 2개의 구체적 요점에 의해, 10[mm]의 길이의 배선으로 수 10[GHz]의 주파수를 전송할 수 있어, 인버터나 버퍼의 스위칭 능력의 장래에 대하여 충분히 대응할 수 있는 버스 시스템을 구축할 수 있다.

본 발명은 매우 작은 사이즈로 축적을 감소할 수 있고, 전력소비의 감소를 도모할 수 있는 간이한 구조의 신호전송장치 및 배선구조를 제공한다.

[발명의 실시예]

본 발명의 실시예는 첨부한 도면을 참조하여 설명하고, 동일한 부품에는 동일한 부호를 부착하고, 그것들의 명칭 및 기능도 동일하다. 따라서 그것들에 대한 상세한 설명은 반복하지 않는다. 본 발명의 실시예 1은 수신단 싱글커플러구성(도 1), 본 발명의 실시예 2는 더블커플러구성(도 2), 본 발명의 실시예 3은 종단저항형 더블커플러구성(도 3), 본 발명의 실시예 4는 송신단 싱글커플러구성(도 4), 본 발명의 실시예 5는 종단저항형의 더블커플러구성(도 5)이다.

도 1의 실시예 1(수신단 싱글커플러구성)의 신호전송장치는, 신호전송선로(1)와, 드라이버(2)와, 전원접지 전송선로(3)와, 리시버(4)와, 방향성 커플러(5a)를 구비하고 있다.

실시예 1의 신호전송장치에서는, 드라이버(2)는 신호전송선로(1)의 송신단에 직접접속되어 있고, 신호전송선로(1)와 리시버(4)의 사이에는 방향성 커플러(5a)가 삽입되어 있다.

신호전송선로(1)는, RC 지연이 무시할 수 없는 긴 페어배선을 전송선로구조로 한 것으로서, 송신단로부터 수신단에 디지털신호를 전송한다.

드라이버(2)는, PMOS 트랜지스터 P1과 NMOS 트랜지스터 N1에 의해 구성된CMOS 인버터이다. 전원측 PMOS 트랜지스터 P1 및 접지측 NMOS 트랜지스터 N1의 게이트전극에는, 신호전송선로(1)를 드라이브하는 디지털신호가 입력된다. P1 및 N1의 드레인전극(드라이버(2)의 출력)은, 신호전송선로(1)의 신호측 배선의 송신단에 접속되어 있다. 또한, N1의 소스전극은, LSI 칩의 기판접지(기준접지)에 접속됨과 동시에, 신호전송선로(1)의 접지측 배선의 송신단에 접속되어 있다.

전원접지페어 전송선로(3)는, 드라이버(2)로부터 전원 Vdd의 광전원회로 또는 근접한 바이패스 커패시터까지 배치된 전송선로로서, 드라이버(2)에 전원을 공급한다. 전원접지페어 전송선로(3)의 전원측 배선의 양단은, 드라이버(2)의 전원측 PMOS 트랜지스터 P1의 소스전극, 및 광전원회로 또는 바이패스 커패시터의 전원측 단자에 각각 접속되어 있고, 전원접지페어 전송선로(3)의 다른쪽의 배선은, LSI 칩의 기판접지(기준접지)로 되어 있다. 요컨대, 전원접지페어 전송선로(3)의 접지측 배선의, 양단은, 드라이버(2)의 배치위치, 및 광전원회로 또는 바이패스 커패시터의 배치위치에 있어서, 각각 기준접지에 접속되어 있다.

리시버(4)는, NMOS 트랜지스터 N2, N3, N4와, 저항 R1, R2를 갖는다. 차동쌍을 구성하는 입력 NMOS 트랜지스터 N3, N4의 드레인전극은, 각각 저항 R1, R2를 통해 전원 Vdd에 접속되어 있다. 또한, 전류제어 NMOS 트랜지스터 N2의 드레인전극은, N3 및 N4의 소스전극에 접속되어 있고, N2의 소스전극은, LSI 칩의 기판접지(기준접지)에 접속되어 있다.

커플러 5a는, 각각 소정길이의 에너지 입력측 페어선과 에너지 통과측 페어선을 근접시켜, 각각의 페어선을 유전율이 다른 재료 중에 배치한 소형이고 간단한구조로서, 입력된 디지털신호의 직류성분을 차단하고, 광대역 교류성분을 통과시킨다. 커플러 5a의 에너지 입력측 페어선의 선단은 신호전송선로(1)의 송신단에 접속되어 있고, 종단은 부유한 개방단으로 되어 있다. 또한, 커플러 5a의 에너지 통과측 페어선의 종단은 리시버(4)의 입력 NMOS 트랜지스터 N3, N4의 게이트전극에 각각 접속되어 있고, 선단은 부유한 개방단으로 되어 있다.

도 2의 실시예 2(더블커플러구성)의 신호전송장치는, 신호전송선로(1)와, 드라이버(2)와, 전원접지 전송선로(3)와, 리시버(4)와, 방향성 커플러(5a, 5b)를 구비하고 있다. 이때, 도 2에서, 도 1과 동일한 것에는 동일한 부호를 부착해 놓는다.

실시예 2의 신호전송장치에서는, 드라이버(2)와 신호전송선로(1)의 송신단의 사이에 방향성 커플러 5b가 삽입되어 있고, 신호전송선로(1)와 리시버(4)의 사이에 방향성 커플러 5a가 삽입되어 있다. 요컨대, 이 실시예 2는, 상기 실시예 1에서, 드라이버(2)와 송신단의 사이에 방향성 커플러 5b를 설치한 것이다.

커플러 5b는, 예를 들면 커플러 5a와 동일한 소형이고 간단한 구조이다. 커플러 5b의 에너지 입력측 페어선의 선단은 드라이버(2)의 출력 및 기준접지에 접속되어 있고, 종단은 부유한 개방단으로 되어 있다. 또한, 커플러 5b의 에너지 통과측 페어선의 종단은 신호전송선로(1)의 송신단에 접속되어 있고, 선단은 부유한 개방단으로 되어 있다.

도 3의 실시예 3(종단저항형 더블커플러구성)의 신호전송장치는, 신호전송선로(1)와, 드라이버(2)와, 전원접지 전송선로(3)와, 리시버(4)와, 방향성커플러(5b, 5c)와, 종단저항(6a)을 구비하고 있다. 이때, 도 3에서, 도 1과 동일한 것에는 동일한 부호를 부착해 놓는다.

실시예 3의 신호전송장치에서는, 드라이버(2)와 신호전송선로(1)의 송신단의 사이에는 방향성 커플러 5b가 삽입되어 있고, 리시버(4)는 신호전송선로(1)의 수신단에 직접접속되어 있다. 또한, 신호전송선로(1)의 수신단에는, 방향성 커플러 5c가 설치되어 있고, 이 방향성 커플러 5c의 에너지 통과측 페어선의 종단에는, 종단저항(6a)이 삽입되어 있다.

커플러 5c는, 예를 들면 커플러 5a와 동일한 소형이고 간단한 구조이다. 커플러 5c의 에너지 입력측 페어선의 선단은 신호전송선로(1)의 수신단에 접속되어 있고, 종단은 부유한 개방단으로 되어 있다. 또한, 커플러 5c의 에너지 통과측 페어선의 종단 사이에는 종단저항 6a가 설치되어 있고, 선단은 부유한 개방단으로 되어 있다.

도 4의 실시예 4(송신단 싱글커플러구성)는, 신호전송선로(1)와, 드라이버(2)와, 전원접지 전송선로(3)와, 리시버(4)와, 방향성 커플러(5b)와, 종단저항(6b)을 구비하고 있다. 이때, 도 4에서, 도 3과 동일한 것에는 동일한 부호를 부착해 놓는다.

실시예 4의 신호전송장치에서는, 상기 실시예 3과 마찬가지로, 드라이버(2)와 신호전송선로(1)의 송신단의 사이에는 방향성 커플러 5b가 삽입되어 있고, 리시버(4)는 신호전송선로(1)의 수신단에 직접접속되어 있다. 그러나, 이 실시예 4에서는, 신호전송선로(1)의 수신단에는 방향성 커플러가 설치되어 있지 않고, 신호전송선로(1)의 수신단(종단)에는, 종단저항 6b가 삽입되어 있다.

도 5의 실시예 5는, 신호전송선로(1)와, 드라이버(12)와, 전원접지 전송선로(3)와, 리시버(14)와, 방향성 커플러(5b, 5c)와, 종단저항(6a)을 구비하고 있다. 이때, 도 5에서, 도 3과 동일한 것에는 동일부호를 부착해 놓는다. 실시예 5는 디지털신호가 차동신호로 전송되었을 때 적용가능하다.

드라이버(12)는, 인버터를 구성하는 NMOS 트랜지스터(N11, N12)와, NMOS 반전버랙터(B1, B2)와, 저항(R10)을 갖는다. 전원측 NMOS 트랜지스터 N11 및 접지측 NMOS 트랜지스터 N12의 게이트전극에는, 신호전송선로(1)를 드라이브하는 차동디지털신호가 각각 입력된다. N11의 소스전극 및 N12의 드레인전극은, 드라이버(12)의 출력으로서 신호전송선로(1)의 신호측 배선의 송신단에 접속되어 있다. 또한, N11의 드레인전극은, 저항 R10을 통해 전원접지페어 전송선로(3)의 전원측 배선에 접속되어 있고, N12의 소스전극은, LSI 칩의 기판접지(기준접지)에 접속되어 있다. B1의 소스전극 및 드레인전극은, N11의 드레인전극에 접속되고, B1의 게이트전극은, N12의 게이트전극에 접속되어 있다. 또한, B2의 소스전극 및 드레인전극은, N12의 소스전극에 접속되고, B2의 게이트전극은, N11의 게이트전극에 접속되어 있다.

리시버(14)는, NMOS 트랜지스터 N2, N3, N4와, 저항 R1, R2와, 래치회로 F1을 갖는다. 이 리시버(14)는, 도 3의 리시버(4)에서, 차동쌍을 구성하는 입력 NMOS 트랜지스터 N3, N4의 후단에 래치회로 F1을 설치한 것이다.

비교적 긴 칩 내 배선의 RC 지연을 방지하는 방법으로서는, 예를 들면 상기비특허문헌 3에 기재의 방법이 있다. 상기 비특허문헌 3에서는, RC 지연이 무시할 수 없는 긴 배선(글로벌 배선)은, 배선길이를 L_Global, 정현파(기본파)의 파장을 λ, 그 배선의 전자파 속도를 v, 그 배선에 흐르는 최고클록펄스 주파수를 f로서,

L_Global≥(1/40)λ=(1/40)(v/f)···(1)

에 의해 정의된다.

상기 (1)식의 전자파 속도 v는, C_o를 진공 중의 빛의 속도, μ_r을 선로공간을 둘러싸는 절연재료의 비투자율, ε_r을 상기 절연재료의 비유전율로서,

v=C_O/√(μ_rε_r)···(2)

로 표시된다.

도 6은 펄스(디지털)신호를 설명하는 도면이다. 상기 (1)식의 계수 「1/40」의 의미를 도 6을 사용하여 이하에 설명한다. 도 6에 나타내는 바와 같이, 펄스(디지털)신호는, 기본파(정현파)와 함께 고조파(정현파)를 포함하는 복합파로, 기본파에 대하여 3배의 고조파와 5배의 고조파를 가산하면 개략의 펄스가 되고, 더욱이 7배, 9배, 11배의 고조파를 가산하면 거의 완전한 펄스가 된다. 반대로, 펄스는 그 펄스주파수보다도 1자리수 높은 정현파의 고조파까지를 포함하는 복합파라고 하기 때문에, 1[GHz]의 펄스이면, 10[GHz]의 고조파까지를 고려의 대상으로 할 필요가 있다. 또한, 공진은, 음차와 같이 (1/4)λ가 최소 공진주파수가 된다.

따라서, 1[GHz]의 펄스이면, 신호배선의 길이가 10[GHz]의 정현파의파장(1/10)λ의 1/4의 파장인 (1/40)λ 이상인 경우는, 분포정수회로로서 취급하는 전송선로로 하지 않고서는 될 수 없게 된다. 이때, 상기 비특허문헌 3에서는, (1/40)λ의 길이에 안전도 α를 고려한 길이(1/40)의 배선을, 종래의 집중정수회로에서 취급하는 배선(로컬배선)의 한계로 하고 있다.

본 발명은, 상기 (1)식에 의해 정의되는 글로벌 배선(RC 지연이 무시할 수 없는 주파수와 구조를 갖는 신호배선)과, 그 드라이버 및 리시버에 관한 것이다. 또한, 클록주파수는, 예를 들면 수10[GHz]까지의 GHz대를 대상으로 한다.

도 7은 칩 내의 글로벌 배선의 최소값(칩 내 배선의 주파수에 대한 전송선로에 해야 할 길이의 최소값)을 나타내는 도면이다. 도 7에서는, 펄스주파수 f 및 전자파 속도 v마다, 글로벌 배선의 최소값을 나타내 놓는다.

전기에너지를 전하기 위해서는, 예를 들면 가정용 전력선과 같이, 기본적으로 2개의 선로가 필요하다. 이 선로는, 수도파이프의 굵기에 비례하는 것과 동일한 컨덕턴스를 가지고 있다. 이 컨덕턴스의 역수는, 특성임피던스 Z₀이다.

그 굵기의 물리는, 선로 중의 단위길이당의 인덕턴스 L₀과 커패시턴스 C₀에 축적되는 에너지에 해당하는 것이다. 주파수에 따라 이 에너지를 출입하는 회수가 많아지기 때문에, 교류의 저항인 임피던스 Z가 된다. 이 임피던스 Z는, 직류저항이나 페어선로 사이의 누설컨덕턴스와 같은 열에너지로 변환하는 요소와 달리, 에너지를 잃지 않고 시간지연으로 방출하기 때문에, 허수로서 취급한다. 이 임피던스 Z는,

Z=jωL₀···(3a)

Z=1/(jωC₀)···(3b)

로 표시할 수 있다.

상기 (3a), (3b)식에 나타내는 바와 같이, 선로 중에서 단위길이당 2개의 요소가 동시에 존재하기 때문에, 그 2승 평균이 선로의 특성임피던스 Z₀이 되어, 특성임피던스 Z₀은,

Z₀=√(jωL₀/jωC₀)=√(L₀/C₀)···(4)

로 표시된다.

상기 (4)식에 나타내는 바와 같이, 허수 j와 각 주파수의 ω의 단위길이라 하는 3개의 항이 없어지고, 특성임피던스 Z₀은, 길이의 규정도 주파수 의존성도 없는 실수라는 것으로 된다. 짧은 선로에서도, 무한히 긴 선로에서도 특성임피던스 Z₀은 동일하다고 하는 특수한 물리개념이 된다. 단적으로 말하면, 특성임피던스 Z₀은, 선로의 폭의 굵기를 결정하고 있는 것만으로 지나지 않는다는 것이 된다.

집중정수회로의 이론에서의 보편적인 오해는, 선로도 LC의 네트이기 때문에, LC 네트를 분포정수적으로 배려할 필요가 있다고 하여, RC 지연의 문제를 본질적으로 회피할 수 없다고 하고 있는 것이다. 전송선로는 RC 지연과는 전혀 다른 전자현상물리의 세계로, RC 지연은 회피할 수 있다는 것을 이해하고자 한다.

본 발명은, 칩 내에 또는 칩 사이에 걸쳐 글로벌 배선을 갖는 회로전체를 전송선로로 하고, 에너지전달에 지장이 없는 구성을 구축하는 것, 비유적으로 나타내면 하천에서의 인출 경로를 포함하는 수도국의 파이프·밸브시스템(전송선로·트랜지스터 시스템)을 구축하는 것이다.

도 8은 종래 싱글엔드형의 디지털신호 전송회로의 개략도이다. 도 8에서, 신호선은 1개밖에 배선되어 있지 않지만, 전기에너지를 통과시키기 위해서는 물리원칙으로서, 절대적으로 2개의 선이 필요하고, 의식되어 있지 않은 접지선이나 전원선이 이 역할을 다 하고 있다.

도 9는 종래의 다른 디지털신호 전송회로(차동형)의 구성도이다. 도 9의 종래 회로는, 고속전송에 적합하다고 말할 수 있고, 최근 많이 도입되고 있는 차동신호를 고속으로 전송하는 회로에 있어서, 도 9a는 CML(Current Mode Logic)형 차동회로, 도 9b는 LVDS(Low Voltage Differential Signaling)형 차동회로이다.

차동신호는, 원래 에너지적으로는 페어선로를 형성하는 것이지만, 도 9의 종래 회로에서는, 장치 사이의 기준전압레벨을 맞추기 위해 접지를 참조한 전송선로로 되어 있다. 3상 교류적인 배선으로 되어 있기 때문에, 그 커플링 계수를 의식한 종단저항을 배치해야만 하지만, 이것이 잘 지켜지고 있지 않은 경우가 많다. 이들 차동회로의 큰 결점은, 트랜지스터 특성변동 때문에, 차동신호 그 자체에 스큐가 존재함으로써, 천이시에 큰 스파이크 전류를 따르게 되고, EMI의 문제를 생기게 하는 것이다. 더욱이, 트랜지스터수가 2배가 된다는 결점도 있다.

본 발명은, 도 8에 나타내는 종래의 싱글엔드신호를, 차동으로 동작시키는 단순한 구조를 제안하고, 이 단순한 구조를 사용하여 에너지 전달에 지장이 없는구성을 구축하는 것이다.

도 1로부터 도 5까지 나타내는 본 발명의 실시예에서, 방향성 커플러 5(5a, 5b, 5c)는, 직류전류를 차단하고, 광대역의 교류전류를 통과시키면서, 다중반사를 방지하기 위해 연구된 회로이다.

도 1의 실시예 1(수신단 싱글커플러구성)은, 가장 단순한 회로구성으로, 신호전송선로(1)에 챠지(charge)하는 전류가 흐른다. 그렇지만, 신호전송선로(1)의 종단은, 커플러(5a)의 입력단(에너지 입력측)과 출력단(에너지 통과측)의 양자 모두 해방으로, 유지하기 위한 직류전류는 흐르지 않는다. 커플러출력단에서는 이동한 전기에너지가 그대로 빠져나갈 길이 없고, 메모리와 같이 챠지를 유지한다. 신호전송선로(1)가 짧을 때는, 이 실시예 1의 구성이 이상적이다.

도 2의 실시예 2(더블커플러구성)는, 신호전송선로(1)가 길 때에, 신호전송선로에 챠지하는 직류전류를 될 수 있는 한 적게 하는 회로방식이다. 신호전송선로(1)의 송신단에 설치한 방향성 커플러 5b에 의해 신호전송선로 및 수신회로에 직류성분이 흐르는 것을 방지하고, 광대역의 교류성분만을 신호전송선로 1에 에너지로서 흐르게 하는 회로연구이다. 신호전송선로는 전자파를 일방향으로 이송하는 역할만을 담당하고, 신호전송선로 내에 전하를 충만하지 않는다. 리시버(4)는, 실시예 1과 같이, 메모리와 같이 챠지를 유지할 수 있다.

도 3의 실시예 3(종단저항형 더블커플러구성)은, 천이신호의 에너지만으로 리시버(4)를 동작시켜, 반전신호로 리시버(4)를 반동시키는 회로방식이다. 커플러 5c의 출력단(에너지 통과측)에 종단저항 6a가 삽입되어 있고, 이 종단저항에 의해전하가 순간 방전되기 때문에, 반전시의 에너지 충돌을 피할 수 있다(천이에너지의 발열이 균질화됨).

도 4의 실시예 4(송신단 싱글커플러구성)는, 실시예 3에서, 신호전송선로(1)가 광속성능에 양질일 때가 간이한 회로방식이다. 신호전송선로(1)의 송신단에 설치된 커플러 5b는, 예를 들면 100[MHz]로부터 수10[GHz]까지의 고주파를 통과시키는 평활한 하이패스 필터이다.

실시예 1로부터 4까지 있어서, 도 8의 종래 회로와 동일한 인버터(1)단의 드라이버(2)로부터 출력되는 신호는, 접지선과 세트로 되어 신호전송선로(1)를 형성하고, 전송할 때는 신호선과 접지선에는 상보신호가 통하게 된다(비특허문헌 1, 2 참조). 그 임피던스는, 예를 들면 50[Ω] 내지 75[Ω]이다. 이 것은, 실시예 5의 드라이버(12)에 대해서도 동일하다.

인버터 내에서는, 접지는, LSI의 기판접지(기준접지)이다. 거기를 출발한 접지선은, 전송 중에 신호선과 커플링하여, 기준접지와는 다른 상보신호가 되어, 독립한 동작이 된다. 이 물리는, 전자파전송에 근거하는 것으로, 집중정수회로에서는 생겨나지 않은 개념이다. 이 신호선의 신호 및 접지선의 상보신호는, 신호전송선로(1)의 수신단 종단에서는 차동신호로, 차동리시버로 수신할 수 있다.

신호전송선로(1)가 전자기적으로 닫혀져 있으면 전송중의 노이즈는 방지할 수 있지만, 필요하면, 리시버 4 및 14의 차동쌍의 입력 MOS 트랜지스터 N3, N4는, 싱글 웰 구조 중에 설치되어 있고, 이 웰 구조가 기판접지로 연결되어 있지 않는(기판접지로부터 전기적으로 분리되어 있음) 것이 바람직하다. 이것에 의해, 코몬모드 노이즈가 실려 기준전위로부터 어긋나도, 싱글 웰 구조 중에서 정확한 전위차를 검지할 수 있으므로, 접지와 무관계하게 신호를 정확하게 수신할 수 있다.

더욱이, 차동쌍의 입력 MOS 트랜지스터를, 기판접지에 연결되지 않은 웰 중에 설치한 상기 구조에 있어서, 큰 진동에 의한 래치업을 방지해야 할 때는, 도 1로부터 도 4까지의 리시버(4) 및 도 5의 리시버(14)에 점선으로 나타낸 바와 같이, 차동쌍의 입력 MOS 트랜지스터 N3, N4의 게이트 하 접속(백게이트)을, 전류제어 MOS 트랜지스터 N2의 드레인에 접속한다. 이때, SOI 등의 래치업이 생기지 않은 구조에서는, 이 접속은 불필요한 것은 말할 필요도 없다.

도 1로부터 도 5까지 전원접지페어 전송선로(3)로서 나타내는 바와 같이, 전원 Vdd는 접지와의 페어선로로 되어 있고, 드라이버(2, 12)의 인버터의 트랜지스터 온저항을 500[Ω]로부터 1[kΩ]으로 하고, 신호전송선로(1)의 특성임피던스 Z₀을 50[Ω]이라고 하면, 신호진폭 v_s는,

(50/550)×Vdd≥V_s≥(50/1050)×Vdd···(5)

가 된다.

리시버 4, 14는, 상기 (5)식의 신호진폭 v_s의 레벨을 검지하는 센스앰프로 되고, 도 1로부터 도 5까지 나타내는 바와 같은 차동회로(차동앰프구조)가 바람직하다.

10[GHz]의 펄스신호(디지털신호)를 생각하면, 전압의 상승시간 tr 및 하강시간 tf는 각각 35[ps]가 최대이고, 통상 이것보다 짧다. 이러한 고속변화에서는, 전송선로 커플러(에너지 입력측 페어선로 및 에너지 통과측 페어선로로 구성된 방향성 커플러)를 사용하여, 직류차단필터의 기능으로, 광대역의 고조파를 포함하는 펄스신호를 전달할 수 있다. 이러한 펄스신호, 특히 CAS, RAS, CS 등의 인에이블이나 액너리지(acknowledge)의 직류성분이 많은 제어신호의 전하량이 커플러를 통과하면, 리시버인 센스앰프의 게이트 챠지에 충분한 전하량이 되어, 신호를 수신할 수 있고, 이것에 계속되는 래치회로 F1(도 5의 리시버(14) 참조)에서 신호를 유지할 수 있다.

도 9의 종래 회로와 같이, 종단저항 등의 저항이 전송선로의 수신단 종단에 직접접속되어 있으면, 직류성분이 많은 제어신호는 항상 전류를 소비하고, 집중정수회로를 기본으로 하는 칩 디바이스로서는 바람직하지 않다. 고조파의 파장이 도 7의 선로길이보다 짧아졌을 때는, 반사를 방지할 필요가 있기 때문에 종단저항이 필연적이지만, 여분의 직류성분을 열에너지로 할 필요는 없다. 이것이 직류성분을 차단하는 커플러의 삽입이유로, 본 발명의 기본구성이다.

본 발명의 실시예에서는, 전자파 속도로 처리하기 위해, 드라이버(2, 12) 내의 인버터의 트랜지스터의 배선으로부터 리시버(4, 14) 내의 입력트랜지스터의 배선(바람직하게는 입력트랜지스터의 게이트전극)까지의 배선구조로서, 신호전송선로(1), 커플러 5(5a, 5b, 5c), 및 종단저항 6(6a, 6b)을 포함하는 것이, 모두 금속으로 만들어져 있다. 폴리결정의 반도체의 저항이나 선로는, 그 전하이동속도가 포화전계를 걸었을 때에 5×10⁴[m/s] 정도로, 전자파 속도에 대하여 3자리수작기 때문에 사용할 수 없다.

또한, 본 발명의 실시예에서는, 드라이버(2, 12) 내의 인버터의 트랜지스터의 배선으로부터 리시버(4, 14) 내의 입력트랜지스터의 배선(바람직하게는 입력트랜지스터의 게이트전극)까지의 배선구조에 있어서, 신호전송선로(1) 및 커플러 5(5a, 5b, 5c)를 포함하는 것이, 모두 전송선로를 유지한 배선구조로 되어 있다.

도 10은 전송선로의 전기에너지의 이동기구를 설명하는 도면이다. 도 10을 사용하여 신호전송선로에서의 에너지 챠지에 대하여 이하에 설명한다. 드라이버의 전원 Vdd에 연결된 측의 트랜지스터가 온한 순간의 부하는, 트랜지스터의 온저항 R_on과, 신호전송선로의 특성임피던스 Z_0s의 합계이다.

i= Vdd/(R_on+Z_0s)···(6)

상기 (6)식의 전류 i가, 이 트랜지스터의 온하고 있는 시간 t_on동안 흐르고 있거나, 전송지연시간 t_pd동안, 신호전송선로에 흐르고 있다. t_on과 t_pd내 중 어느 하나인가 짧은 시간이 율칙조건이 된다.

시간 t_pd가 경과하여, 신호에너지가 종단저항에 도달했을 때, 전송선로라는 파이프에 물이 가득차게 된 바와 같이, Z_0s라는 부하는 꺼지고, 종단저항의 저항값 RL에 대신한다. 이 경우, Z_0s=R_L이기 때문에, 전류는 변하지 않고, 결국은 1회의 온펄스시간 t_on에서 지배되는 하기 (7)식의 전하량 Q가 얻어진다.

Q=i×t_on···(7)

다음에, 신호전송선로에서는 전자파 벡터에 따른 전류 때문에 종단저항으로 향하고 있는 것에 주목하면서, 입력신호가 하이로 천이하여, 드라이버의 접지측의 트랜지스터가 온하고, 전원측의 트랜지스터가 오프했을 때를 생각한다. 신호레벨이 접지레벨이 되기 때문에 i=0이 되지만, 파이프에 가득차 있는 물이 종단으로 향하여 운동에너지를 가지고 있음과 마찬가지로, 신호전송선로 내의 전하는 모두 그대로 진행하여 종단저항에서 열에너지로 변환된다. 접지에 연결된 트랜지스터는 온하지만 전하는 아무것도 흐르지 않고, 외견상 동작한 것으로 되지 않는다.

이와 같이, 도 10의 회로에서는, 펄스오프신호에는 에너지가 불필요해지고, 도 9의 차동형의 종래 회로에 비해 에너지가 절약할 수 있다. 그렇지만, 도 8의 종래 회로에서는 부하용량 C_L만이 필요전하량(에너지) Q=C_L×Vdd이므로, 도 10의 회로는, 도 8의 종래 회로보다도 에너지적으로 뒤떨어진다. 본 발명은, 이 점을 커플러삽입에 의해 개선하고 있다.

전원접지페어 전송선로에 대하여 이하에 설명한다. 도 9의 종래의 차동회로는 커렌트 스위치로 되어 있고, 이상적이면, 항상 직류가 흐르게 되고, 전원접지의 떨림은 생기지 않는다. 이것이, 특히 전원접지를 보강하지 않아도 고속신호로는 이상적이라고 하게 되는 이유이다. 그러나, 스위칭할 때는 트랜지스터의 드레인-소스 사이의 전체용량과 드레인-기판접지 사이의 용량이 전위변화로 반전하고, 방전·챠지가 이루어지고, 매우 신속한 스파이크 전류가 흐른다. 인덕턴스를 가진 바이패스커패시터에서는 이것을 방지하는 것은 할 수 없다.

도 9에서, 예를 들면 20[GHz]의 펄스에서는, 상승시간 tr=하강시간 tf=17.5[ps] 이하를 실현해야만 한다. 예를 들면 전원 Vdd=1[V], R_on+RL=950+50[Ω]으로 하면, 전류 i=1[mA](진폭 0.1[V])가 된다. 가령 바이패스 커패시터의 인덕턴스를 L_c=100[pH]라는 작은 값으로 해도, 전원전압드롭 V_drop는,

Vdrop=Lc×(di/dt)···(8a)

=100pH×1mA/17.5ps

=5.7mV···(8b)

이다. 이것은, 10개의 드라이버를 1개의 전원으로 공급하는 것은 할 수 없는 것을 의미한다. 전원전압드롭이 57[mV]가 되기 때문이다. 이것 외에, 커렌트 스위치의 스큐나 LVDS와 같이 NMOS와 PMOS의 동작특성의 차이 등이 있으면, 이미 전원접지의 떨림은 수습이 이루어지지 않게 된다.

이것에 대하여, 본 발명의 전원접지는, 실질적으로 부유용량이나 인덕턴스가 없는 전송선로를 사용함으로써, 도 10에 나타내는 바와 같은 특성임피던스 Z_0p의 전원접지페어 전송선로(도 1로부터 도 5까지 나타내는 전원접지페어 전송선로(3)). 로 되어 있다.

이 특성임피던스의 Z_0p전원접지페어 전송선로에서 공급되는 최대허용전류 I_max는,

I_max=Vdd/Z_0p···(9)

이다. 예를 들면 전원 Vdd=1[V], Z_0p=25[Ω]로 하면, I_max=40[mA]라는 전류가 주파수 특성을 가지지 않고 순간적으로 공급가능하게 된다.

파이프에 물이 가득차 있는 상태로부터 순간적으로 있는 속도로 이동하는 것은 어쩔 수 없는 현상과는 달리, 전자파 속도는 빛의 속도(1.5∼3×10⁸[m/s])이고, 전하를 추출하는 트랜지스터는 그것보다도 3자리수 느린 캐리어 속도(전자의 포화전계속도로 5×10⁴[m/s])로 용량을 챠지하기 때문에, 순간 공급이라는 표현이 가능하다.

그러나, 그것을 얻은 순간에 관성이 생긴다. 이것을 무시할 수 있도록 하기 위해서는, 비유로 설명하면, 수도배관 시스템은 간선파이프의 용량에 비해, 가정용 인입선은 매우 가는 파이프로, 실질적으로 간선을 어지럽히지 않은 비율로 되어 있으면 된다.

도 10에서, 드라이버와 종단을 합계한 저항부하(전원으로부터 본 부하저항) RD는, 드라이버인 인버터의 트랜지스터 온저항을 R_on, 신호전송선로의 특성임피던스를 Z_0s로 하면,

RD=R_on+Z_0s···(10)

이다. 예를 들면 R_on=500∼1[kΩ], Z_0s=50[Ω]로 하면, RD=550∼1050[Ω]이다.

도 10에서, 예를 들면 Vdd=1[V], RD=R_on+R_L=950+50[Ω]로 하면, i=1[mA](진폭 0.1[V])로 되고, 상기 최대허용전류 Imax=40[mA]의 2.5[%]의 소비가 된다. 10개의 드라이버를 구동하면, I_max의 25[%]의 소비가 된다. 무시할 수 없는 25[%]가 흐트러지게 되지만, 트랜지스터의 3자리수 느린 캐리어 속도의 지연 흐트러짐을 완화하여, 문제가 없다.

하나의 전원접지페어 전송선로에서 n개의 신호드라이버에 전기에너지를 공급하는 경우, 전원접지 페어선로의 특성임피던스 Z_0p는,

Z_0p<R_D/n···(11)

이라는 조건을 만족하면, 충분하다. 이때, 이것은, 이미 상기 특허문헌 11-284126 및 2000-174505에 기재되어 있다.

이와 같이, 본 발명의 전원접지페어 전송선로는, 드라이버 온저항과 신호전송선로의 특성임피던스의 합계를 충분히 드라이브 가능한 저특성 임피던스의 전원접지 페어는 선로가 광전원으로 향하여 연장되고, 광전원회로 또는 근접바이패스 커패시터까지 연장되어 있는 구조의 전송선로이다.

도 11은 싱글커플러구성의 동작원리도로, 도 11a는 수신단 싱글커플러구성의 동작원리, 도 11b는 송신단 싱글커플러구성의 동작원리이다. 도 11a는, 도 10의 구성을 베이스로 신호전송선로의 수신단 종단의 구성을 변경한 것으로서, 본 발명의 실시예 1(도 1)과 동일한 구성이다. 도 11a의 수신단 종단에 설치된 방향성 커플러는, 도 1 및 도 2의 방향성 커플러(5a)에 해당한다. 또한, 도 11b는, 도 10의 구성을 베이스로 신호전송선로의 송신단의 구성을 변경한 것으로서, 본 발명의 실시예 2, 3, 4(도 2, 도 3, 도 4)에 해당하는 것이다. 도 11b의 송신단에 설치된 방향성 커플러는, 도 2, 도 3, 도 4의 방향성 커플러(5b)에 해당한다.

도 11a에서는, 신호전송선로는, 차동 리시버의 게이트에 연결되어 있지만, 그 수신단 종단은, 방향성 커플러를 설치한 것에 의해 실질적으로 개방단으로 되어 있다. 도 11b에서는, 신호전송선로는, 드라이버에 연결되어 있지만, 그 송신단은, 방향성 커플러를 설치한 것에 의해 실질적으로 개방단으로 되어 있다. 또한, 도 11의 신호전송선로는, 도 9와는 달리, 직류적인 에너지를 소비하지 않는다.

이때, 도 11에서는, 신호전송선로는 동축형 전송선로로 표현되어 있지만, 전송선로의 구조로는, 스택트 페어선로, 스트립 선로, 마이크로 스트립 선로, 슬릿스트립 선로, 코프레이너 선로 등이 있다. 또한, 방향성 커플러는, 도 11에 기재의 단면구조도에서는, 표면층 스택트 페어선로로 표현되어 있지만, 예를 들면 후에 설명하는 실용예의 것(도 20, 도 21 참조)을 사용하는 것이 가능하다.

방향성 커플러의 물리현상에 대하여 이하에 설명한다. 진행방향에 직각인 공간적인 범위를 갖는다 전자력선 및 자력선에 의한 전송파는, TEM(Transverse Electro magnetic wave Mode)파이고, TEM은 전송로 내의 도파모드이다. 도 11의 방향성 커플러의 단면구조도에 있어서 전자파의 점선의 원으로 그려진 공간이, 전기력선 및 자력선의 유효한 공간적 범위이다(기본적으로는 무한공간에 넓어져 있지만, 에너지적으로 무시할 수 있는 바로 구분하고 있음).

전자파의 공기 중에 노출된 부분의 전자파 속도 c₀은, μ₀을 진공 중의 투자율, E_o을 진공 중의 유전율로 하면,

c₀=1/√(μ₀ε₀)=3×10⁸[m/s]···(12)

로 진행하지만, 절연재료 중에는 그 비투자율 μ_r과 비유전율 ε_r에 따른 감속조건이 된다. 이 절연재료 중에서의 속도를 v로 하면,

v=c₀/√(μ_rε_r)···(13)

이다. ε_r=4, μ_r=1로 하면, v=1.5×10⁸[m/s]가 얻어진다.

출발시점에서 TEM파이었던 것이, 진행 중에 공기 중의 전자파 속도가 절연물 중의 전자파 속도의 속도로 진행하기 때문에, 그 TEM 모드가 일그러져 간다. 스택트 페어선로가 강한 커플링으로 인접배선에의 크로스토크를 무시할 수 있는 범위에 있던 전자계가 일그러지면, 이 일그러진 TEM에 따라 스택트 페어선로의 커플링이 약해져, 유효전자공간의 범위가 커져, 인접한 스택트, 페어선로에 전자에너지를 이동하기 쉽게 된다.

도 12 및 도 13은 상기한 TEM 모드가 일그러지는 모양을 마이크로 스트립 선로에서 시뮬레이션한 도면으로, 도 12는 단면사시도, 도 13은 평면도이다. 도 12a, 도 13a는 도 11에 해당하는 표층배선구조의 병렬 마이크로 스트립 선로인 것으로, 도 12b, 도 13b는 내층배선구조의 마이크로 스트립 선로인 것이다. 도 12 및 도 13은 3개의 전송선로 중앙에 3[GHz]의 정현파를 입력했을 때의 도면으로, 도 12에 대해서는 그 중앙의 단면에서 본 맞은편 측의 전계강도분포를 나타낸 것이다.

도 12a에 나타내는 바와 같이, 표면층 마이크로 스트립 선로에서는, 공기 중의 전계분포가 먼저 진행되고 있는데 비해, 도 12b에 나타내는 바와 같이, 내층 마이크로 스트립 선로에서는, TEM 모드가 유지되어 있는 것을 알 수 있다.

또한, 표면층 마이크로 스트립 선로의 도 13a에는, 3개의 선의 중앙에 입력된 3[GHz]의 정현파의 전자범위가 커져, 선로길이 200[mm]로 완전히 전계에너지가 상하로 나타낸 인접배선에 전계에너지가 넘쳐나지 않는 대조적인 모양이 나타나 있다.

이 시뮬레이션에서는, 선로길이 200[mm]의 표면층 마이크로 스트립 선로에서, 3[GHz]의 정현파의 전자에너지는 완전히 인접배선으로 옮긴다.

도 14는 스택트 페어선로에서 전자에너지가 인접배선으로 옮기는 모양을 S 파라미터로 나타낸 도면으로, 14a는 라인폭 L/공간폭 S=1/1인 경우, 14b는 L/S=1/0.5인 경우, 14c는 L/S=1/0.25인 경우이다. 단, 이 도 14에 나타내는 것은, 스택트 페어선로의 3개의 선로 내의 단의 선로에 정현파를 입력한 것으로, S21은 상기 정현파를 입력한 단의 선로의 전자파 에너지의 통과특성, S11은 반사특성이다. 또한, S41은, 이 선로의 인접배선원단의 크로스토크 에너지, S61은 이 선로의 2개 맞은편 측의 인접배선원단의 크로스토크 에너지를 정의한다.

인접공간이 좁아질 수록, 크로스토크 에너지(S41과 S61)가 통과에너지(S21)를 역전하는 주파수가, 낮아진다. 그리고, 주파수에 따라 주기적으로 이것을 반복하는 것이 판명된다. 이와 같이, 인접공간과 주파수 특성과는 밀접히 관계하고, 인접공간을 극단적으로 좁게 하면, 짧은 배선이어도 동일한 현상을 재현할 수 있게 된다.

본 발명에서는, 직류로부터 100[MHz]까지의 비교적 노이즈 발진이 없는 주파수대역은 통과시키지 않지만, 그것보다 고주파의 모든 주파수에 대하여 에너지이동을 할 수 있는 문자 그대로의 하이패스 필터로서의 조건을 만족하는 수단으로서, 방향성 커플러(광대역 커플러)를 사용하고 있다.

그러나, 인접하는 페어선로의 선로조건에 대해서는, 도 14에 나타내는 주파수 특성이 있으므로, 방향성 커플러의 에너지 입력측 페어선 및 에너지 통과측 페어선 각각의 배선길이, 양페어선의 인접간격(도 11의 갭 g), 각각의 페어선을 배치하는 절연재료의 유전율 등의 조건을 적절히 설정할 필요가 있다.

상기 광대역 커플러는, 도 11의 갭 g를 가변으로 해 놓는 것 등에 의해 가능하게 되지만, 구체적 구조에 대해서는, 후에 실용예와 동시에 설명한다. 또한, 도 11에서는 직선적 구배를 더한 갭구조로 되어 있지만, 다른 광대역 커플러구조도 적용가능하다.

방향성 커플러를 적절히 조건설정하여 광대역 커플러로 하면, 도 11a의 수신단 커플러구성에서는, 신호전송선로의 수신단 종단은 방향성 커플러의 개방단으로, 직류전력소비는 하지 않지만, 교류성분은 방향성 커플러를 통해 인접배선에 전체 에너지가 빠져나가, 이 인접배선에 이동 전체에너지가 축적되고, 또는 종단저항에서 이동 전체에너지가 소비되고, 복잡한 반사로 우려하는 일 없이, 간접종단할 수있게 된다. 또한, 도 11b의 송신단 커플러구성에서는, 교류성분은 방향성 커플러를 통해 신호전송선로에 전체에너지가 빠져나가지만, 직류성분은 차단되어, 직류전력소비를 하지 않고, 교류성분만을 신호전송선로에서 전송할 수 있다.

이와 같이 본 발명의 실시예에서는, 각각 소정길이의 에너지 입력측의 페어선과 에너지 통과측의 페어선을 소정의 간격으로 근접시켜, 각각의 페어선을 유전율이 다른 재료 중에 배치한 방향성 커플러를 신호전송선로의 수신단 또는/및 송신단에 설치함으로써, 직류전류에 의한 전력소비가 억제된다고 하는 큰 효과를 나타낸다. 또한, 신호진폭도, 길이주기로 온·오프하는 제어신호에 대해서는 전원전압과 동일한 레벨까지 얻어지게 된다.

이때, LC 회로에서 실현되는 하이패스 필터는, 본 발명의 광대역 커플러에 대하여, 말하자면 좁은 휴대지역 하이패스 필터이다. 상기 광대역 커플러와 동등한 말하자면 광대역 하이패스 필터를 LC 회로에서 실현하고자 하면, 그것은 대단히 대규모한 회로가 되지 않을 수 없다. 또한, LC 회로에서의 실현은, 펄스주파수가 높아질 수록, 곤란하게 된다. 예를 들면 20[GHz]의 펄스에 대하여, LC 회로에서의 상기 광대역 하이패스 필터의 제작은 거의 불가능하다.

도 15는 본 발명의 실시예에서의 전송신호파형의 모델을 나타내는 도면이다. 도 15에서, V_in은 입력신호, V_out는 출력신호이다. 출력신호 V_out에서, 점선은 실시예 1, 2와 같이 종단저항을 설치하지 않은 경우로, 실선은 실시예 3, 4와 같이 종단저항을 설치한 경우이다.

전원전압 Vdd에 대하여, 신호진폭은 드라이버의 트랜지스터 온저항으로 결정되는 낮은 값이 된다. 클록과 같은 송신신호파형에서는, 그 상태의 수신신호파형이 얻어지지만, 유지시간이 긴 송신신호파형에서는, 커플러를 통하지 않은 것, 통과한 고조파는 저항으로 에너지 소비되는 것의 2점에 의해, 그 수신신호파형은, 커플러의 RC 적분감쇠특성에 따른 감쇠곡선으로 0[V]가 된다. 이 수신신호는, 완만한 감쇠 때문에, 언더슈트는 없고, 리시버의 차동앰프는 반전하지 않는다. 신호가 오프가 될 때는, 수신신호는 마이너스로 떨리게 것이 되고, 차동센스앰프는 기준전위가 불필요하기 때문에, 차동앰프는 반전한다. 차동센스앰프의 하단에 래치회로(도 5의 래치회로 F1 참조)가 설치되어 있으면, 유지시간에 관계없이 정확한 신호를 검지할 수 있다.

만약 신호전송선로가 길면, 이미 설명한 바와 같이, 전송지연시간 t_pd동안, 직류전류가 흐른다. 도 10의 회로에서는, 그 전하량은 그대로 종단저항에 흡수된다. 그러나, 도 11a의 회로에서는, 신호전송선로에 전하가 충만되었으면, 천이에너지만큼의 전하는 커플러에 의해 인접으로 방전되지만, 직류성분의 방전은 드라이버의 반전까지 할 수 없고 신호전송선로에 비축되어 있으며, 드라이버의 NMOS 트랜지스터가 온하여 접지로 연결되었을 때, 역류하여 접지로 토출된다. 이것은, 도 8의 종래 회로에서의 부하용량 C_L의 방전과는 달리, 펄스적인 유동시간 t_pd동안 이루어진다.

도 11a의 회로 및 도 1의 실시예 1에서는, 1/2클록주기보다도 t_pd가 길면,방전이 완료하지 않은 동안에 챠지가 시작되고, 신호가 다중반사와 같이 흐트러진다. 이 때문에, 도 1의 실시예 1은,

tpd<1/2클록주기···(14)

의 조건에 적용할 수 있는 회로가 된다.

이것에 대하여, 도 2의 실시예 2로부터 도 4의 실시예 4까지는, 신호전송선로에의 프리차지를 피하기 위해 생각된 회로이다. 도 11b와 같이, 천이에너지에 해당하는 전하의 덩어리만이 전자파 속도로 신호전송선로를 리시버측으로 이동하고, t_pd>1/2클록주기의 조건에서도 신호전송선로에 직류전하는 비축되지 않는다. 이 에너지는, 수신단 종단측의 커플러 또는 종단저항에서 모두 흡수되기 때문에, 드라이버의 접지측의 NMOS 트랜지스터는, 도 10의 접지측의 NMOS 트랜지스터와 같이, 온해도 전류는 흐르지 않는다.

실시예 2로부터 4까지 있어서, 클록적 신호로는, 도 15의 좌측에 나타내는 바와 같이, 실시예 1과 동일한 수신신호가 얻어진다. 또한, 유지시간이 긴 신호로는, 도 15의 우측에 나타내는 바와 같이, 점선의 수신파형(실시예 1과 동일한 수신파형) 또는 실선의 수신파형으로 챠지되고, 하강일 때도 동일하게 된다.

이와 같이, 종단저항이 설치되어 있는지 아닌지에 따라, 도 15의 점선(실시예 1 및 2)과 같이 되는지, 도 15의 실선(실시예 3 및 4)이 되는지의 상위가 된다.

이때, 도 3의 실시예 3의 종단저항(6a)은, 반드시 커플러(5a)의 출력임피던스와 정합시킬 필요는 없고, 긴 펄스의 감쇠곡선을 RC 적분곡선으로서 제어할 수있는 저항값으로 설정하면 된다.

도 2의 실시예 2로부터 도 4의 실시예 4까지 있어서의 드라이버의 접지측의 NMOS 트랜지스터는, 동작하지 않는 것이기 때문에, 폐지하는 것은 가능하게 보이지만, 직류전류로 서서히 바이어스가 올라가, 동작하지 않게 되는 것이 있으므로, 이 NMOS 트랜지스터는 필요하다. 이 때문에, 드라이버의 인버터를 구성하는 2개의 트랜지스터는, 도 5의 실시예 5와 같이, 모두 NMOS 트랜지스터가 적절한 것으로 된다.

도 5의 실시예 5에서, 전원측의 NMOS 트랜지스터 N11과 접지측의 NMOS 트랜지스터 N12는, 입력차동신호에 동기하여 동작은 하지만, 상보적일 필요는 없다. 드레인전압이 양자로 변하기 때문에, 동일한 치수제원이라도 온저항이 변하지만, 접지측의 NMOS 트랜지스터 N12는 접지를 참조하기 위한 역할이기 때문에, 문제가 되지 않는다.

또한, 드라이버(12)는, 온저항을 높게 설정하게 되기 때문에, 아무런 연구를 할 필요가 없다. 이때, 드라이버(12)의 전원측에는, 트랜지스터 온저항이 낮을 때를 위한 저항 R10이 설치되어 있다.

또한, 리시버(14)의 센스앰프는, 작은 진폭을 검지하는 데 다소의 연구가 필요하게 되지만, 이것도 통상의 디바이스 설계에서 가능하다. 또한, 방향성 커플러(5b, 5c)는, 후에 설명하는 바와 같이, 칩 상의 배선기술로 충분히 가공할 수 있는 치수이다.

더욱이, 도 5의 실시예 5에서는, NMOS 버랙터 B1, B2를 설치하고, 드라이버의 양 NMOS 트랜지스터 N11, N12가 온할 때에 챠지하지 않으면 안되는 드레인·소스 사이 용량을 NMOS 버랙터로 펌프업·펌프다운하는 기능도 구비하고 있다. 전원은 충분한 전력공급능력을 가지고 있지만, 용량챠지의 신속한 스파이크 전류는 EMI의 문제가 생길 가능성이 높기 때문에, 이 버랙터 삽입으로 해결한다. 이 버랙터 삽입은, 챠지의 재이용을 위해서나, 전력소비에 대해서도 유효하다. 이때, NMOS 버랙터를 설치하는 것에 대해서는, 이미 상기 특허문헌 2002-124635에 기재되어 있다.

전송선로에서의 TEM 전송에 대하여 이하에 설명한다. 이때, 전하가 전자파에 추종한다는 개념이 틀렸지만, 상식으로서 통하고 있는 쿨롱, 가우스, 암페어, 패러데이, 맥스웰의 개념에 따라 설명한다. 상기한 오류의 원인은, 아인슈타인이 맥스웰의 관계식은 특수 상대성 원리 중에서도 모순되지 않는다고 한 발언으로부터도, 공간에 떠도는 전자파는 아인슈타인이 말한대로이지만, 전선 중에는 플라스몬이나 매그논이 관계하는 광양자로 설명해야 한다.

도 16은 전송선로에서의 TEM 전송을 설명하는 단면도로, 도 16a는 스택트 페어선로, 도 16b는 마이크로 스트립 선로이다. 도 16에 전선의 단면구조가 그려져 있고, 그 전선 중의 원은, 흰 원이 홀(플러스 전하), 검은 원이 전자(마이너스 전하)이다. 전기력선은, 플러스 전하로부터 출발하여, 반드시 어딘가의 마이너스 전하에 종단한다. 도 16에는 그 전기력선의 모양도 그려져 있다.

전기력선의 공간분포는 플러스 마이너스가 쿨롱력으로 서로 끌어당기도록, 대항면이 가장 친밀하게 되고, 반대면은 흩어지게 되어, 무한공간에까지 그 작용이미치고 있다. 대항면 거리가 좁을 수록 서로 끌어당겨지게 되어, 전속밀도는 높아진다.

이 플럭스를 받은 전하가 동기하여 일제히 지면의 안으로 이동하면, 전류가 흐른 것이 되어, 자력선이 발생한다. 그 자력선의 분포는, 전류선을 둘러싸는 원주형이 되어, 플러스 전하로서는 시계방향으로, 마이너스 전하로서는 반시계방향으로 회전한다. 대항면에서는 자력선 방향이 동일하기 때문에, 서로 조력할 수 있어, 대항면이 가까줘질 수록 그 효과가 강하게 된다. 반대면은 자연스러운 공간분포로 무한원에까지 미친다. 전기력선과 자력선의 교차는 항상 직교하는 관계에 있어, 그 합성인 벡터를 보면, 전계벡터는 중심부에서 수직하향, 자계벡터는 대항면 중간에서 수평좌향이 된다.

전류진행방향에 대하여 직교평면에 링크한 전하의 전자계가 넓어져 있기 때문에, Transverse Electromagnetic wave Mode(TEM) 전송이라 하고 있고, 이미 방향성 커플러의 물리현상에 있어서 설명한 내용으로 되어 있다. 전자계의 범위는 에너지의 범위 그 자체로, 신호에너지(전압×전류)는 이러한 공간분포를 가지면서 진행하고 있다. 전자에너지적으로 유효한 범위가 단면만큼 주목하고, 이것을 도 16에 기재한 범위로 하면, 페어선로 사이의 거리 d가 좁을 수록 전자공간 범위가 좁아진다.

마이크로 스트립 선로는, 페어선로의 한쪽이 면구조로 되어 있기 때문에, 마이너스 전하밀도를 확대하고자 한다. 그러나, 플러스 전하의 플럭스를 받아, 도 16b에 나타내는 바와 같이 자연스러운 범위가 된다. 이것에 대하여 기하학적 작도를 하면, 대항면 하에 거울상 이미지선을 두고, 이것으로 향한 범위가 된다. 마이너스 전하가 면구조 중에 있기 때문에, 자력선은 도 16b와 같이 횡으로 편평한 형태가 되지만, 대항면이 서로 서로 조력하는 것에 변함은 없다. 마이너스 전하가 흐르고 있는 부분의 전위는, 흐르고 있지 않은 부분(전위 0[V]의 부분)보다도 마이너스로, 평면 내에서 전위분포를 할 수 있게 된다. 상기 비특허문헌 1, 2에서 명백해지는 바와 같이, 페어선로의 전위는 상보적으로 반전하고 있다는 중요한 개념은, 이 도 16으로부터, 이해할 수 있다.

도 16b의 마이크로 스트립 선로의 전자계는, 도 16a의 스택트 페어선로보다도, 실질적으로 넓어져 있는 것을 알 수 있다. 도 16에 인접배선을 일점쇄선으로 나타낸 바와 같이, 라인/공간=1/1로 배치하면, 인접배선은, 스택트 페어선로에서는 유효한 전자계 범위의 밖에 위치하고 있지만(도 16a 참조), 마이크로 스트립 선로에서는 유효한 전자계 범위의 일부를 끊고 있는(도 16b 참조). 변화하는 전자계가 크로스하고 있는 전선은 패러데이 법칙으로 전자유도하기 때문에, 크로스토크가 발생하게 된다. 변화하지 않은 전류(직류)도 동일한 전자계 범위가 있지만, 변화하지 않기 때문에, 전자계를 끊고 있는 선로가 있어도 크로스토크하지 않는다. 주파수가 높아질 수록, 크로스토크의 문제는 커진다. 이러한 페어선로가, 전송선로라 하게 되는 것이다.

도 17은 칩 상에서 가능한 전송선로구조가 예를 나타내는 도면으로, 도 16에서 설명한 원리를 고려한 것이다. 도 17에서, 도 17a는 페어코프레이너 선로, 도 17b는 가드코프레이너 선로(양단공통), 도 17c는 스택트 페어선로, 도 17d는 가드스택트 페어선로(상하공통)이다.

전송선로구조에 있어서, 중요한 것은, 첫번째로 페어선로로서 명확히 규정된 구조인 것, 두번째로 커플러와 같이 TEM 구조를 일그러뜨리지 않고 전파시키기 위해, 동일한 유전율을 갖는 균질한 절연물 내에 배선되어 있는 것이다.

페어선로의 대항면 간격을 d(도 16 및 도 17 참조), 대항면 도체폭을 w(도 16 참조), 인접대항면의 도체두께 t, 인접간 거리를 s(도 17 참조)로 하면, 여기서는,

2wd<ts···(15)

의 조건을 만족하는 구조의 것을, 상기 명확히 규정된 구조의 페어선로로 한다.

페어선로의 커플링의 세기는 (1/(wd))²로, 인접선로의 커플링의 세기는 (1/(ts))²이다. 상기 (15)식은, 페어선로의 커플링이 인접선로의 커플링보다도 4배를 넘어 강한 것을 의미한다. 25[%]의 에너지가 크로스토크하고, 무시할 수 없는 관계와 같이 보이지만, 원주와 같은 등방성이 없어, 대항면의 커플링에 의해 지배되는 이방성이 강하기 때문에, 실험적으로는 5[%] 이하의 크로스토크이다.

도 18은 도 5의 실시예 5의 배선레이아웃의 일례를 나타내는 도면으로, 집중정수 회로블록인 드라이버와 글로벌 배선인 신호전송선로의 접속부의 구조를 나타내고 있다. 또한, 도 19는 도 18의 단면구조를 나타내는 도면이다. 단, NMOS 트랜지스터와 NMOS 버랙터는, 도 18에서는 횡방향으로 배열되어 있지만, 도 19에서는종방향으로 배열되어 있다. 이때, 도 18 및 도 19에서, 도 5의 것에 해당하는 것에는 동일한 부호를 부착해 놓는다.

도 18 및 도 19에서, p1은 반도체기판의 N형 층 또는 N형 반도체기판에 형성된 P형 영역(P웰)이다. 또한, 도 18 및 도 19의 NMOS 트랜지스터 N1에서, n1은 N형 드레인 확산층, n2는 n형 소스확산층, n3은 게이트전극, n4는 드레인 콘택부, n5는 소스콘택부, n6은 드레인배선, n7은 소스배선, n8은 게이트배선이다. 또한, NMOS 버랙터 B1에서, b1, b2는 n형 확산층, b3은 게이트전극, b4, b5는 확산층 콘택부, b6은 소스·드레인배선, b8은 게이트배선이다.

또한, 도 18 및 도 19에서, 3a는 전원배선, 3b는 접지배선으로, 이들 전원배선(3a) 및 접지배선(3b)은 전원접지페어 전송선로(3)를 구성하고 있다. 또한, R10은 몰리브덴 저항이다. 또한, 21은 전원배선(3a)과 저항(R10)과의 콘택부, 22는 접지배선(3b)과 방향성 커플러(5b)의 에너지 입력측 페어선의 접지측 배선과의 콘택부이다. 또한, C1은 전원접지페어 전송선로(3)의 곳곳에 배치된 바이패스 커패시터이다.

도 18 및 도 19에서, NMOS 버랙터 B1은, NMOS 트랜지스터 N11과 동일한 P웰 P1 내에 설치되어 있고, 전하의 펌프다운·펌프업을 도모할 수 있게 되어 있다.

전원배선(3a) 및 접지배선(3b)은, 코프레이너 선로에서 전송선로가 되어 있고, 이 전원접지페어 전송선로(3)는, 드라이버의 NMOS 트랜지스터 N11 및 NMOS 버랙터 B1의 바로 위까지 배치되어 있다. 게이트배선 n8, b8로 구성되는 입력신호의 배선도, 코프레이너 선로에서 전송선로가 되어 있고, 게이트전극 n3, b3의 직전까지 연장되어 있다.

소스배선(n7) 및 접지배선(3b)으로 구성되는 드라이버의 출력배선은, 접지가 상층으로 된 스택트 페어선로로 되어 있고, 짧은 배선길이로 방향성 커플러(5b)의 에너지 입력측 페어선에 바로 접속되어 있다. 그리고, 방향성 커플러(5b)의 에너지 통과측 페어선이 접속된 스택트 페어선로의 신호전송선로(1)가 리시버까지 연장되어 있다.

전원배선 3a, 접지배선 3b, 드레인 콘택부 n4, 소스콘택부 n5, 드레인배선 n6, 소스배선 n7, 게이트배선 n8, 확산층 콘택부 b4, b5, 소스·드레인배선 b6, 게이트배선 b8, 콘택부 21, 22, 방향성 커플러 5b, 및 신호전송선로 1은, 모두 금속으로 구성되어 있다. 더욱이, 바람직하게는, 게이트전극 n3, b3도, 금속으로 구성되어 있다.

이때, 도 19의 단면방향에서도, 페어배선과 그것에 인접하는 배선은, 상기 (15)식의 조건을 만족하도록, 절연층의 두께나 배선폭, 배선두께 등을 설정한다. 또한, 드라이버의 NMOS 트랜지스터 N12 및 NMOS 버랙터 B2의 구조는, 도 18 및 도 19에 나타내는 NMOS 트랜지스터 N11 및 NMOS 버랙터 B1의 구조와 동일하다. 또한, 리시버측의 입력신호의 배선구조는, 도 18 및 도 19에 나타내는 드라이버의 입력신호의 배선구조와 동일하다.

이와 같이, 본 발명의 실시예에서는, 드라이버의 출력트랜지스터의 확산층 콘택트부로부터 리시버의 입력트랜지스터의 게이트배선까지의 모든 배선이 전송선로구조를 유지한 것으로 되어 있다. 이에 따라, 수10[GHz]의 펄스신호를 전송할 수있다.

또한, 드라이버의 출력트랜지스터의 확산층 콘택부에서 리시버의 입력트랜지스터의 게이트배선까지의 모든 배선이, 반도체가 아니라, 금속으로 되어 있다. 이에 따라, 전자파 속도로 처리할 수 있다. 이때, 게이트전극과 전송선로까지의 어프로치는 짧기 때문에, 게이트전극은, 폴리실리콘이어도 되지만, 금속전극이 바람직하다. 또한, 드라이버 상층의 전원접지 페어 전송배선은, 도 18 및 도 19에서는 코프레이너 구조로 되어 있지만, 다른 구조를 채용하는 것도 가능하다.

방향성 커플러의 구조에 대하여 이하에 설명한다. 커플러의 입력단에서 본 특성임피던스는, 그 이전에 연결되어 있는 전송선로의 그것과 일치하고, 커플러의 출력단에서 본 특성임피던스도, 그것에 연결되는 전송선로와 동일한 것이 구조의 기본원칙이다. 또한, 일반적으로 진행방향의 구조가 변화하지 않을 때, 전송구조에서의 진행방향으로 단위길이를 취하면, 전송구조의 상사(相似)측이 성립한다. 즉, 진행방향의 직교면에서 상대위치가 유지되고 있는 이상, 전송특성은 동일하다. 단, 도체단면이 감소하여 직류저항이 증대하는 것은 피할 수 없다. 커플러도 동일한 법칙이 성립하지만, 진행방향에 대하여 형상이 변화하기 때문에, 이 변화의 적분적 요소가 가해져, 근사적으로 3차원 상사측이 성립한다. 칩 상의 커플러는 미세치수가 아니면 안되고, 이 3차원 상사측은 매우 유효한 법칙이 된다.

도 20은 방향성 커플러의 전형적인 구조를 나타내는 도면으로, 도 20a는 고유전체 삽입타입의 사시도, 도 20b는 유전율 1:3.2 적층타입(저유전체 삽입타입)의 사시도, 도 20c는 양타입의 평면도이다. 또한, 도 21은 방향성 커플러의 치수예를나타내는 도면이다. 도 20 및 도 21에서, D는 페어선로 사이의 절연층의 두께, t는 도체층(에너지 입력측 페어선)의 두께, w는 도체층의 폭, L은 선로길이, GAP는 선로 사이의 거리이다. 또한, h1(예를 들면 0.4[mm])은 에너지 통과측 페어선의 상층의 절연층의 높이, h2(예를 들면 0.68 [mm])는 에너지 통과측 페어선이 배치될 수 있는 절연층의 높이이다. 전자계는 상사축소가 가능하기 때문에, 도 21에는 3개의 치수예를 나타낸다.

도 22는 도 20a의 고유전체 삽입타입의 커플러의 시뮬레이션 결과의 일례를 나타내는 도면으로, 도 23은 도 20b의 저유전체 삽입타입의 커플러의 시뮬레이션 결과의 일례를 나타내는 도면이다. 포트의 번호는, 도 20c의 평면도에서, 에너지 입력측 페어선의 입력단을 포트 1, 에너지 통과측 페어선의 출력단을 포트 2로 설정하고 있기 때문에, S21이 이 커플러의 통과특성으로, S11이 포트 1의 반사특성이 된다.

도 20a의 고유전체 삽입타입의 커플러는, 에너지 통과측의 페어선을 주변배선이 배치된 절연재료와 동일한 것인 비유전율 ε_r=3.2의 산화실리콘(SiO₂) 중에 배치하고, 에너지 입력측의 페어선을 상기 SiO₂보다도 유전율이 높은 비유전율 ε_r=8의 알루미나 중에 배치한 구조이다.

또한, 도 20b의 저유전체 삽입타입의 커플러는, 에너지 통과측의 페어선을 주변배선이 배치된 절연재료와 동일한 것인 비유전율 ε_r=3.2의 산화실리콘 중에 배치하고, 에너지 입력측의 페어선을 상기 산화실리콘보다도 유전율이 낮은 공기 중에 배치한 구조이다. 이때, 에너지 입력측의 페어선을 상기 산화실리콘보다도 유전율이 낮은 절연재료 중에 배치하는 것도 가능하다.

본 발명의 실시예에서는, 도 20에 나타내는 바와 같은 간이한 구조에 의해, 도 21에 나타내는 바와 같이, 칩 상에 배치할 수 있는 소형의 방향성 커플러를 실현하고 있다. 커플러의 양페어선이 배치된 절연물의 유전율차가 클 수록, 선로 사이의 거리 GAP를 크게 취함과 동시에, 커플러를 소형화 할 수 있다.

도 20a에서는, 주변의 절연층(여기서는 산화실리콘)보다도 유전율이 높은 절연층(여기서는 알루미나) 중에 배치된 커플러에서 TEM파를 일그러뜨리고, 도 20b에서는, 주변의 절연층(여기서는 산화실리콘)보다도 유전율이 낮은 절연층(여기서는 공기) 중에 배치된 커플러에서 TEM파를 일그러뜨린다. 이때, 도 20b는, 산화실리콘의 비유전율이 3.2일 때, 그 상층을 공기층으로 한 것이지만, 반대로 공기층의 비유전율을 3.2로 했을 때는, 그 하층의 절연층의 비유전율을 9.6으로 하면, 동일한 효과가 얻어진다.

도 24는 도 22의 S21 파라미터를 사용하여 도 20a의 고유전체 삽입타입의 커플러를 SPICE 시뮬레이션을 한 결과를 나타내는 도면으로, 도 25는 도 23의 S21 파라미터를 사용하여 도 20b의 저유전체 삽입타입의 커플러를 SPICE 시뮬레이션을 한 결과를 나타내는 도면이다. 도 24 및 도 25에서, 도 24a 및 도 25a는 커플러의 사시구조, 도 24b 및 도 25b는 입력펄스, 도 25c 및 도 25c는 출력전압, 도 25d 및 도 25d는 출력전류이다.

도 24 및 도 25는, 상승시간 tr=25[ps], 유지시간을 5[ns]로 하고, 리시버트랜지스터의 게이트용량을 기생용량도 포함시켜 0.2[pF], 누설전류에 대한 저항을 1[MΩ]로 했을 때의 펄스유지특성을 나타내고 있다. 양타입과도, 전혀 문제가 없는 것을 알 수 있다.

이때, 상기 본 발명의 실시예에서는, 드라이버, 신호전송선로, 방향성 커플러 및 리시버를 동일한 반도체칩 내에 형성하는 것을 전제로 설명하였지만, 드라이버와 리시버를 다른 반도체칩에 설치하고, 본 발명의 신호전송선로 및 커플러에 의한 상기 배선구조를, 양칩 사이에 걸쳐 배치하는 것도 가능하다.

더욱이, 본 발명의 신호전송선로 및 커플러에 의한 상기 배선구조를, 논리회로 또는 메모리회로의 배선으로서 채용하는 것도 가능하다. 이 경우에는, 드라이버 또는/및 리시버를 설치하지 않은 구성도 가능하다.

또한, 상기 실시예에서, 신호전송선로의 송신단 및 수신단의 각각, 드라이버 및 리시버를 분기시켜 설치하고, 디지털신호를 양쪽 방향으로 전송하는 구성으로 하는 것도 가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 소형이고 또한 간이한 구조로, 저소비전력의 신호전송장치 및 배선구조를 실현할 수 있다는 효과가 있다.

Claims

송신단, 수신단과 특성 임피던스를 갖고, 저항-용량 지연을 갖는 신호선 성분을 구비하며, 송신단에 입력된 디지털 신호를 전송하는 신호전송선로와,

인버터 구조와 온저항을 갖고, 상기 신호전송선로의 송신단에 상기 디지털신호를 공급하는 제1 드라이버와,

상기 제1 드라이버에 전원을 공급하며, 상기 제1 드라이버의 온저항과 상기 신호전송선로의 특성 임피던스의 합계를 드라이브하는데 충분한 특성 임피던스를 갖는 전원접지페어 전송선로와,

차동앰프 구조를 갖고, 상기 신호전송선로의 수신단으로부터 상기 디지털신호를 수신하여, 수신된 디지털신호를 검출하는 제1 리시버와,

상기 제 1 드라이버와 상기 신호전송선로의 송신단, 및 상기 신호전송선로의 수신단과 제 1 리시버 사이에 접속되어, 상기 디지털신호의 직류성분을 차단하고, 이 디지털신호의 광대역 교류성분을 통과시키는 제1 방향성 커플러를 구비한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송라인 내부의 모든 신호선 성분들과 상기 1 방향성 커플러 내부의 모든 신호선 성분들을 포함하여, 상기 제 1 드라이버의 출력 배선들로부터 상기제 1 리시버의 입력 배선들까지의 모든 신호선 성분들이 금속으로 구성되어 있는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송라인의 모든 신호선 성분들과 상기 제 1 방향성 커플러 내부의 모든 신호선 성분들을 포함하여, 제 1 드라이버 내부의 출력 배선들로부터 제 1 리시버 내부의 신호선 성분들까지의 모든 신호선 성분들에 전송선로 구조가 유지되어 있는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 방향성 커플러는, 각각 소정의 길이를 갖고 유전율이 다른 재료에 근접하여 배치된 에너지 입력측의 페어선과 에너지 통과측의 페어선을 구비하고, 이 에너지 입력층의 페어선은 에너지 통과측의 페어선과 소정의 갭만큼 떨어져 있는 것을 특징으로 하는 신호전송장치.
제 4 항에 있어서,

에너지 입력측의 페어선이 배치된 재료는, 에너지 통과측의 페어선 및 주변배선이 배치된 재료보다 높은 유전율을 갖는 것을 특징으로 하는 신호전송장치.
제 4 항에 있어서,

에너지 입력측의 페어선은, 에너지 통과층의 페어선과 주변 배선들이 배치된 재료보다 낮은 유전율을 갖는 공기 또는 다른 재료 내부에 배치된 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 방향성 커플러는, 상기 신호전송선로의 상기 수신단과 상기 제1 리시버 사이에 접속되고, 상기 제1 드라이버와 상기 신호전송선로 사이에는 방향성 커플러가 접속되지 않은 것을 특징으로 하는 신호전송장치.
제 7 항에 있어서,

상기 제1 방향성 커플러는, 개방되고 부유된 출력단을 갖는 에너지 입력측의 페어선과, 개방되고 부유된 입력단을 갖는 에너지 통과측의 페어선을 구비한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 방향성 커플러는, 제1 드라이버와 상기 신호전송선로의 상기 송신단의 사이에 접속되고, 상기 신호전송선로의 상기 수신단에 접속된 제 2 방향성 커플러를 더 구비한 것을 특징으로 하는 신호전송장치.
제 9 항에 있어서,

상기 제2 방향성 커플러는, 상기 신호전송선로의 수신단과 제1 리시버 사이에 접속되고,

상기 제1 방향성 커플러는, 개방되고 부유된 출력단을 갖는 제1 에너지 입력측의 페어선과 개방되고 부유된 입력단을 갖는 제 1 에너지 통과측의 페어선을 구비하며,

상기 제2 방향성 커플러는, 개방되고 부유된 출력단을 갖는 제2 에너지 입력측의 페어선과 개방되고 부유된 입력단을 갖는 제 2 에너지 통과측의 페어선을 구비한 것을 특징으로 하는 신호전송장치.
제 9 항에 있어서,

상기 제1 리시버는 상기 신호전송선로의 상기 수신단에 직접 접속되고,

상기 제1 방향성 커플러는, 개방되고 부유된 출력단을 갖는 제1 에너지 입력측의 페어선과 개방되고 부유된 입력단을 갖는 제 1 에너지 통과측의 페어선을 구비하며,

상기 제 2 방향성 커플러는, 개방되고 부유된 출력단을 갖는 제2 에너지 입력측의 페어선과 개방되고 부유된 입력단을 갖는 제 2 에너지 통과측의 페어선을 구비하고,

상기 제2 에너지 통과측의 페어선의 출력단의 양단에 접속되어, 신호 반사를 방지하는 종단저항을 더 구비한 것을 특징으로 하는 신호전송장치.
제 11 항에 있어서,

상기 제2 방향성 커플러 및 상기 종단저항은 금속인 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 방향성 커플러는, 상기 제1 드라이버와 상기 신호전송선로의 상기 송신단의 사이에 접속되고, 상기 신호전송선로의 상기 수신단에는 방향성 커플러가 접속되지 않은 것을 특징으로 하는 신호전송장치.
제 13 항에 있어서,

상기 제1 방향성 커플러는, 개방되고 부유된 출력단을 갖는 제1 에너지 입력측의 페어선과 개방되고 부유된 입력단을 갖는 제 1 에너지 통과측의 페어선을 구비하고,

상기 제1 리시버는 상기 신호전송선로의 상기 수신단에 직접 접속되고,

상기 신호전송라인의 수신단의 양단에 접속되어, 신호 반사를 방지하는 종단저항을 더 구비한 것을 특징으로 하는 신호전송장치.
제 14 항에 있어서,

상기 제1 방향성 커플러 및 상기 종단저항은 금속인 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 드라이버는, 인버터를 구성하도록 접속된 p채널 금속산화물반도체(MOS) 트랜지스터와 n채널 MOS 트랜지스터를 구비한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 드라이버는,

인버터를 구성하도록 접속된 한쌍의 n채널 MOS 트랜지스터와,

상기 n채널 MOS 트랜지스터의 드레인-소스간 용량을 펌프업 및 펌프다운하는 한쌍의 반전모드 MOS 버랙터를 구비한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 리시버는,

기판과,

기판으로부터 전기 절연된 싱글 셀 내부에 배치된 차동쌍의 입력 MOS 트랜지스터를 구비한 것을 특징으로 하는 신호전송장치.
제 18 항에 있어서,

상기 제1 리시버는 차동쌍의 입력 MOS 트랜지스터에 전류를 공급하는 드레인을 갖는 전류제어 MOS 트랜지스터를 더 구비하고, 이 드레인은 차동쌍의 입력 MOS 트랜지스터가 배치된 싱글 셀에도 접속되어, 차동쌍의 입력 MOS 트랜지스터에 대한 백게이트 바이어스를 제공하는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 리시버는,

차동쌍의 입력 트랜지스터와,

차동쌍의 입력 트랜지트어에 출력단으로서 접속된 래치회로를 구비한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송선로의 특성 임피던스는, 송신단으로부터 수신단까지 균일한 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송선로는, 균일한 유전율을 갖는 균질한 유전재료 중에 배치되어 있는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송선로는, 스택트페어 선로, 페어 코프레이너 선로, 또는 가드 코프레이너 선로인 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송선로는, 다음 조건을 만족하고, 이때 L은 신호선 길이, λ는 정현파 신호성분의 파장, v는 신호전송라인 상의 전자파 속도, f는 신호선 상에서 송신되는 펄스신호의 최대 주파수를 나타내는 것을 특징으로 하는 신호전송장치:

L≥(1/40)λ=(1/40)(v/f).
제 1 항에 있어서,

상기 신호전송선로는, 다음 조건을 만족하고, 이때 d는 신호전송선로의 신호선 성분 쌍의 대항면 사이의 거리, w는 대항면의 도체폭, t는 도체 두께, s는 인접한 신호전송선로 사이의 간격을 나타내는 것을 특징으로 하는 신호전송장치:

2wd<ts.
제 1 항에 있어서,

상기 전원접지페어 전송선로는 n개의 제 1 드라이버에 전기 에너지를 공급하고, 이때 n은 양의 정수이며, 전원접지페어 선로의 특성 임피던스를 Z_0p와 상기 신호전송선로의 특성 임피던스를 Z_0s는 다음 조건을 만족하는 것을 특징으로 하는 신호전송장치:

Z_0p<Z_0s/n.
제 1 항에 있어서,

상기 제1 드라이버, 신호전송선로, 제 1 방향성 커플러 및 상기 리시버는 한개의 반도체칩 내에 형성되어 있는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 제1 드라이버와 상기 제1 리시버는 서로 다른 반도체칩 내에 형성되고, 상기 신호전송선로 및 상기 제1 방향성 커플러를 포함하는 배선구조가, 이들 칩 사이에 배치되어 있는 것을 특징으로 하는 신호전송장치.
제 1 항에 있어서,

상기 신호전송선로는 양방향 신호전송을 위해 그것의 송신단 및 수신단에서분기되어 있고,

인터버 구조와 온저항을 갖는 제2 드라이버와,

상기 신호전송선로의 상기 수신단에 제2 드라이버를 연결하는 제2 방향성 커플러와,

차동앰프 구조를 갖고, 상기 신호전송선로의 송신단에 접속되어, 상기 제2 드라이버에 의해 전송된 신호를 수신하는 제2 리시버를 더 구비한 것을 특징으로 하는 신호전송장치.
논리회로 또는 메모리회로에 포함되어, 디지털신호를 전송하는 배선구조에 있어서,

송신단 및 수신단을 갖고, 저항-용량 지연을 갖는 신호선 성분을 포함하며, 디지털 신호를 송신하는 신호전송선로와,

상기 신호전송선로의 송신단 또는 수신단에 접속되어, 상기 디지털 신호의 직류성분을 차단하고, 상기 디지털 신호의 광대역 교류성분을 통과시키는 방향성 커플러를 구비한 것을 특징으로 하는 배선구조.