KR20040075294A - 다중-그레이스케일 프로세싱 기능을 갖는 디스플레이 패널구동기 - Google Patents

다중-그레이스케일 프로세싱 기능을 갖는 디스플레이 패널구동기 Download PDF

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KR20040075294A
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Abstract

디스플레이 패널 구동장치는 억제된 디더 패턴을 사용하여 양호하게 이미지를 디스플레이할 수 있다. 디스플레이 패널의 디스플레이 라인은 [M ㆍ(k-1)+1] 번째 디스플레이 라인 (M은 자연수, k는 n/M 이하의 자연수) 을 포함하는 디스플레이 라인 그룹, [M ㆍ(k-1)+2] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹, [M ㆍ(k-1)+3] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹, ..., [M ㆍ(k-1)+M] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹으로 각각 분할된다. 그 후, 디스플레이 라인 그룹 각각에, 디스플레이 라인 그룹에 각각 대응하는 화소 데이터로의 가산을 위해 각각 상이한 오프셋 값이 할당된다. 그 후, 점등 모드 설정 또는 소등 모드 설정이, 비디오 신호의 1 필드를 구성하는 서브필드 중의 M개 이상의 서브필드내에서 각각 상이한 디스플레이 라인 그룹에 속하는 화소 셀 각각에 대한 다중-그레이스케일 화소 데이터에 기초하여 행해진다. 이것은 스크린에서 서로 수직으로 인접한 화소 셀에 의해 표현될 휘도 레벨을 변화시킴으로써 디더 패턴 발생을 방지할 수 있다.

Description

다중-그레이스케일 프로세싱 기능을 갖는 디스플레이 패널 구동기{DISPLAY PANEL DRIVER HAVING MULTI-GRAYSCALE PROCESSING FUNCTION}
본 발명은 입력 비디오 신호에 다중-그레이스케일 프로세스를 실시하는 다중-그레이스케일 프로세싱 회로를 구비하는 디스플레이 장치에 관한 것이다.
최근, 2차원 이미지 디스플레이 패널로서, 매트릭스로 배열된 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널 (이하, PDP라 칭함) 이 주목받고 있다. 이러한 PDP에 대한 입력 비디오 신호에 대응하는 어떠한 이미지를 디스플레이하기 위해, 구동 방법으로서 서브필드 (subfield) 방법이 공지되어 있다. 서브필드 방법을 사용하여, 하나의 필드의 디스플레이 기간이 복수의 서브필드로 분할되고, 이 분할된 서브필드에 기초하여, 발광을 위해 방전 셀이 입력 비디오 신호의 휘도 레벨에 따라 각각 선택적으로 방전된다. 이에 의해, 하나의 필드 기간내에서 발광의 전체 지속기간에 대응하는 중간 휘도가 지각될 수 있다.
도 1은 이러한 서브필드 방법에 기초하는 예시적인 발광 구동 시퀀스를 도시한다 (예로서, 일본 특개 2000-227778 호 공보 (특허 문헌 1) 의 도 14 참조).
도 1의 발광 구동 시퀀스에서, 하나의 필드 기간은 14개의 서브필드 (SF1 ~ SF14) 로 분할된다. 이들 SF1 ~ SF14중에서 선두에 위치하는 서브필드 (SF1) 에서만, PDP의 모든 방전 셀이 점등 모드로 초기화된다 (Rc). 각 서브필드 (SF1 ~ SF14) 에 기초하여, 입력 비디오 신호에 대응하는 방전 셀은 소등 모드로 설정되고 (Wc), 발광을 위해 점등 모드로 설정되어 있는 방전 셀은 서브필드에 할당된 지속기간 동안 방전된다 (Ic).
도 2는 이러한 발광 구동 시퀀스에 기초하여 구동될 각 방전 셀의 서브필드 기간에서의 발광 구동 패턴을 예시적으로 도시하는 도면이다 (예를 들어, 특허 문헌 1의 도 27 참조).
도 2의 발광 패턴에서, 서브필드 (SF1 ~ SF4) 중의 임의의 하나에서, 제 1 서브 필드 (SF1) 에서 점등 모드로 초기화된 방전 셀은 흑색 도트로 도시된 바와 같이 소등 모드로 설정된다. 이와 같이 설정되면, 점등 모드로 다시 복귀되지 않는다. 따라서, 서브필드에서, 방전 셀은 소등 모드로 설정될 때 까지 백색 도트로 도시된 바와 같이 발광을 위해 연속 방전된다. 이 때, 필드 기간의 전체 발광 지속기간에서, 도 2의 15개 발광 패턴이 변화하여, 15개 중간 휘도 레벨을 나타낸다. 즉, 이에 의해, (N+1) 개 계조 (tone) 의 중간 휘도 디스플레이가 달성된다 (여기서, N은 서브필드의 수이다).
이러한 구동 방법이 갖는 문제점은 필드 분할의 결과로서 서브필드의 수가 제한되어 계조 수의 부족을 초래한다는 것이다. 따라서, 계조 부족을 보상하기위해, 입력 비디오 신호에 에러 확산 및 디더링 (dithering) 과 같은 다중-그레이스케일 프로세스를 실시한다.
먼저, 에러 확산 프로세스에서는, 입력 비디오 신호는 화소마다 화소 데이터, 예를 들어, 8 비트의 화소 데이터로 변환된다. 이 변환된 데이터로부터, 상위 6 비트를 디스플레이 데이터로 간주하고, 나머지 하위 2 비트를 에러 데이터로 간주된다. 그 후, 주변 영역의 각 화소에 대해 유도된 화소 데이터의 에러 데이터는 함께 가중 가산되고, 그 유도된 결과가 디스플레이 데이터에 반영된다. 이러한 동작을 통해, 하나의 원래 화소에 관한, 하위 2 비트의 휘도는 주변의 다른 화소에 의해 의사적인 방식으로 표현되고, 이것은 6 비트만의 디스플레이 데이터를 사용하여 8 비트의 화소 데이터와 동등한 휘도 계조의 표현을 가능하게 한다. 그 후, 이러한 에러 확산 프로세스에 의해 유도된 6 비트의 에러-확산된 화소 데이터에 디더 프로세스를 실시한다. 디더 프로세스에 있어서, 복수의 근접 화소는 화소 단위로 간주되고, 디더 계수가 할당되는 화소 단위의 각 화소에 대응하는 에러-확산된 화소 데이터로 간주된다. 디더 계수는 값에서 변화하고, 이러한 할당 이후에, 디더 계수가 가산된다. 디더 계수의 이러한 가산을 통해, 하나의 화소 단위 관점에서, 8 비트에 해당하는 휘도 표현이 디더-가산된 화소 데이터의 상위 4 비트에 의해 달성될 수 있다. 따라서, 디더-가산된 화소 데이터의 상위 4 비트가 추출되고, 추출 결과가 다중-그레이스케일 화소 데이터 (PD) 로서 도 2의 15개 발광 패턴에 할당된다.
여기서, 화소 데이터에 대한 디더 계수의 가산이 예를 들어, 디더링함으로써규칙적으로 행해지는 경우에, 이미지 품질 저하의 또 다른 문제점이 발생한다. 이것은, 입력 비디오 신호, 소위 디더 패턴과 무관한 의사 패턴이 지각될 수도 있기 때문이다.
본 발명은 상기 문제점을 해결하는 방법을 제공하고, 본 발명의 목적은 디더 패턴을 억제하면서 양호한 이미지 디스플레이를 행할 수 있는 디스플레이 패널 구동장치를 제공하는 것이다.
본 발명의 제 1 양태는 비디오 신호의 필드 디스플레이 기간을 복수의 서브필드로 구성하여, n개 (n은 자연수) 의 디스플레이 라인에 대해 화소를 담당하는 각각의 화소 셀이 배열되어 있는 디스플레이 패널을 비디오 신호에 기초하는 화소 데이터에 응답하여 계조-구동시키는 디스플레이 패널 구동장치에 관한 것으로, 상기 디스플레이 패널 구동장치는 디스플레이 패널의 [M ㆍ (k-1)+1] 번째 디스플레이 라인 (여기서, M은 자연수이고, k는 n/M 이하의 자연수) 을 포함하는 디스플레이 라인 그룹, 디스플레이 패널의 [M ㆍ (k-1)+2] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹, ..., 디스플레이 패널의 [M ㆍ (k-1)+M] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹에 대응하는 화소 데이터에 각각 상이한 오프셋 값을 가산함으로써 다중-그레이스케일 화소 데이터를 구동하는 다중-그레이스케일 수단; 및 적어도 M개의 서브필드내에서 각각 상이한 대응하는 디스플레이 라인 그룹에 속하는 화소 셀 각각에 대하여 다중-그레이스케일 화소 데이터에 기초하여 점등 모드 설정 또는 소등 모드 설정을 수행하는 어드레스 수단을 구비한다.
본 발명의 제 2 양태는 복수의 디스플레이 라인에 대해 화소를 담당하는 각각의 화소 셀이 배열되어 있는 디스플레이 패널을 비디오 신호에 기초하는 화소 데이터에 응답하여 계조-구동시키는 디스플레이 패널 구동장치에 관한 것으로, 상기 디스플레이 패널 구동장치는 : 서로 근접한 m개 (여기서, m은 2이상의 자연수) 디스플레이 라인을 포함하는 디스플레이 라인 그룹에 속한 m개 디스플레이 라인에 각각 대응하는 화소 데이터에 각각 상이한 오프셋 값을 가산함으로써 다중-그레이스케일 화소 데이터를 구동하는 다중-그레이스케일 수단; 및 디스플레이 라인 그룹 각각에 상이한 휘도를 가중함으로써 다중-그레이스케일 화소 데이터에 따라 화소 셀을 발광하는 발광 구동 수단을 구비한다.
도 1은 서브필드 방법에 기초하는 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 2는 도 1의 발광 구동 시퀀스에 기초하여 구동될 각 방전 셀의 필드 기간에서의 예시적인 발광 구동 패턴을 도시하는 도면.
도 3은 본 발명의 디스플레이 장치로서 플라즈마 디스플레이 장치의 구조를 도시하는 도면.
도 4는 도 3의 구동 데이터 변환 회로 (3) 에 사용될 데이터 변환 테이블과, 필드 기간에서의 발광 구동 패턴을 도시하는 도면.
도 5는 PDP (100) 가 채용된 선택적 삭제 어드레스 방법으로 구동될 때의 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 6은 도 5의 발광 구동 시퀀스에 따라 PDP (100) 에 인가될 다양한 구동 펄스와 서브필드 (SF0 및 SF1 ~ SF4) 에서의 인가 타이밍을 도시하는 도면.
도 7은 화소 데이터 (PD) 가 "9"의 휘도 레벨을 모두 나타내는 4개의 인접 방전 셀에 각각 대응할 때, 채용된 선택적 삭제 어드레스 방법으로 도 3의 플라즈마 디스플레이 장치를 구동시키는 동작을 도시하는 도면.
도 8은 스크린에서 서로 수직으로 인접한 4개의 방전 셀에 의해 각각 표현될 4개의 계조를 커버하는 휘도 레벨을 개략적으로 도시하는 도면.
도 9는 스크린에서 서로 수직으로 인접한 4개의 방전 셀의 발광 휘도 패턴과, 발광 휘도 패턴마다 표현되는 휘도 레벨을 개략적으로 도시하는 도면.
도 10은 서로 수직으로 인접한 4개의 방전 셀의 발광 휘도 패턴과, 발광 휘도 패턴마다 표현되는 휘도 레벨을 개략적으로 도시하는 도면.
도 11은 필드마다의 라인 오프셋 데이터 (LD) 및 발광 구동 시퀀스의 변화를 통해 PDP (100) 를 구동하는 시간에서의 예시적인 라인 오프셋 데이터 (LD) 및 발광 구동 시퀀스를 도시하는 도면.
도 12는 도 11의 도시한 구동 시간에서의 스크린에서 서로 수직으로 인접한 4개의 방전 셀 각각에 의해 표현되는 4개의 계조를 커버하는 휘도 레벨을, 필드마다 개략적으로 도시하는 도면.
도 13은 본 발명의 또 다른 실시형태의 디스플레이 장치로서 플라즈마 디스플레이 장치의 구조를 도시하는 도면.
도 14는 도 13의 제 1 데이터 변환 회로 (11) 의 데이터 변환 특성을 도시하는 도면.
도 15는 도 13의 디더 매트릭스 회로 (220) 에서 발생될 예시적인 디더 계수를 도시하는 도면.
도 16은 도 13의 구동 데이터 변환 회로 (30) 에서 사용될 데이터 변환 테이블과, 필드 기간에서의 발광 구동 패턴을 도시하는 도면.
도 17은 채용된 선택적인 삭제 어드레스 방법으로 PDP (100) 를 구동하는 시간에 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 18은 도 17의 발광 구동 시퀀스에 따라 PDP (100) 에 인가될 다양한 구동 펄스와 서브필드 (SF0 및 SF11~ SF14) 에서의 인가 타이밍을 도시하는 도면.
도 19는 화소 데이터 (PD) 가 "32"의 휘도 레벨을 모두 나타내는 8개의 인접 방전 셀에 대응할 때, 채용된 선택적인 삭제 어드레스 방법으로 도 13의 플라즈마 디스플레이 장치를 구동하는 동작을 도시하는 도면.
도 20은 도 13의 플라즈마 디스플레이 장치의 스크린에서 서로 수직으로 인접한 4개의 방전 셀에 의해 각각 표현되는 4개의 계조를 커버링하는 휘도 레벨을 개략적으로 도시하는 도면.
도 21은 도 13의 플라즈마 디스플레이 장치에서의 4개의 방전 셀의 발광 휘도 패턴과, 발광 휘도 패턴마다 표현되는 휘도 레벨을 개략적으로 도시하는 도면.
도 22는 도 13의 플라즈마 디스플레이 장치에서의 4개의 방전 셀의 발광 휘도 패턴과, 발광 휘도 패턴마다 표현되는 휘도 레벨을 개략적으로 도시하는 도면.
도 23은 채용된 선택적인 기록 어드레스 방법으로 PDP (100) 를 구동하는 시간에서의 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 24는 도 13의 구동 데이터 변환 회로 (30) 에 사용될 데이터 변환 테이블과, 선택적 기록 어드레스 방법이 채용될 때 필드 기간에서의 발광 구동 패턴을 도시하는 도면.
도 25는 화소 데이터 (PD) 가 "32"의 휘도 레벨을 모두 나타내는 8개의 인접 방전 셀에 각각 대응할 때, 채용된 선택적 기록 어드레스 방법으로 도 13의 플라즈마 디스플레이 장치를 구동하는 동작을 도시하는 도면.
도 26은 선택적 기록 어드레스 방법과 선택적 삭제 어드레스 방법의 결합으로 PDP (100) 를 구동하는 시간에서의 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 27은 도 26의 발광 구동 시퀀스에 따라 PDP (100) 를 구동하는 시간에서의 구동 데이터 변환 회로 (30) 에 사용될 데이터 변환 테이블과, 필드 기간에서의 발광 구동 패턴을 도시하는 도면.
도 28은 본 발명의 또 다른 실시형태의 디스플레이 장치로서 플라즈마 디스플레이 장치의 구조를 도시하는 도면.
도 29는 도 28의 제 1 데이터 변환 회로 (13) 의 데이터 변환 특성을 도시하는 도면.
도 30은 스크린에서 서로 수직으로 인접한 8개의 방전 라인에 각각 대응하는 예시적인 오프셋 데이터 (LD) 를 도시하는 도면.
도 31은 선택적 삭제 어드레스 방법에 기초하여 도 28의 PDP (100) 를 구동하는 시간에서의 예시적인 발광 구동 시퀀스를 도시하는 도면.
도 32는 선택적 기록 어드레스 방법에 따라 도 28의 PDP (100) 를 구동하는 시간에서의 예시적인 발광 구동 시퀀스를 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
2 : 다중-그레이스케일 프로세싱 회로
3: 구동 데이터 변환 회로
6 : 구도 제어 회로
21 : 라인 오프셋 데이터 생성 회로
100 : PDP
220 : 디더 매트릭스 회로
이하, 첨부한 도면을 참조하여 본 발명의 실시형태를 설명한다.
도 3은 본 발명의 디스플레이 장치로서 플라즈마 디스플레이 장치의 개략적 구조를 도시하는 도면이다.
도 3에서, 플라즈마 디스플레이 패널인 PDP (100) 는 디스플레이 평면으로서 작용하는 전면 기판 (도시 생략) 과 방전-가스로 채워진 방전 공간을 갖는 전면 기판에 대향하는 배면 기판 (도시 생략) 을 구비한다. 전면 기판상에는 서로 교대로 또는 평행하게 배열된 스트라이프형 로우 (row) 전극 (X1~ Xn및 Y1~ Yn) 이 형성되어 있다. 배면 기판상에는 로우 전극 (X1~ Xn및 Y1~ Yn) 에 교차하는 스트라이프형 컬럼 전극 (D1~ Dm) 이 형성되어 있다. 여기서, 로우 전극 (X1~Xn및 Y1~ Yn) 에 관하여, 한 쌍의 로우 전극 (X 및 Y) 은 제 1 라인으로부터 제 n 라인으로의 PDP (100) 의 디스플레이 라인으로서 작용한다. 한 쌍의 로우 전극 및 컬럼 전극의 교차부 (방전 공간 포함) 에, 화소로서 작용하는 방전 셀 (G) 이 형성된다. 즉, PDP (100) 는 매트릭스로 형성된 (n ×m)개의 방전 셀 (G(1, 1)~ G(n, m)) 을 포함한다.
화소 데이터 변환 회로 (1) 는 입력 비디오 신호를 화소마다 화소 데이터 (PD), 예를 들어, 6 비트의 화소 데이터로 변환한다. 그 후, 변환된 데이터는 라인 오프셋 데이터 생성 회로 (21), 가산기 (22), 및 하위 비트 절단 회로 (23) 에 의해 구성되는 다중-그레이스케일 프로세싱 회로 (2) 에 공급된다.
화소 데이터 변환 회로 (1) 가 PDP (100) 의 (4N-3) 번째 디스플레이 라인 [N : (1/4) ㆍ n 이하의 자연수] 에 대응하는 화소 데이터 (PD) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (21) 는 "10" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성한다. 따라서, 생성된 데이터는 가산기 (22) 로 공급된다. 유사하게는, 화소 데이터 변환 회로 (1) 가 (4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (21) 는 "8" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (22) 에 공급한다. 화소 데이터 변환 회로 (1) 가 (4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (21) 는 "6" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (22) 에공급한다. 또한, 화소 데이터 변환 회로 (1) 가 (4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (21) 는 "4" (10진수 표현) 를 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (22) 에 공급한다.
화소 데이터 변환 회로 (1) 에 의해 제공된 화소 데이터 (PD) 에, 가산기 (22) 는 대응하는 라인 오프셋 데이터 (LD) 를 가산한다. 그 후, 오프셋-가산된 화소 데이터는 하위 비트 절단 회로 (23) 에 공급된다. 하위 비트 절단 회로 (23) 는 오프셋-가산된 화소 데이터의 3개의 하위 비트를 절단하고, 나머지 3개의 상위 비트는 다중-그레이스케일 화소 데이터 (MD) 로서 구동 데이터 변환 회로 (3) 에 공급된다.
따라서, 구동 데이터 변환 회로 (3) 는 도 4에 도시한 데이터 변환 테이블에 따라 제공된 다중-그레이스케일 화소 데이터 (MD) 를 5개 비트의 화소 구동 데이터 (GD) 로 변환한다. 그 후, 변환된 데이터는 메모리 (4) 로 공급된다.
메모리 (4) 는 5개 비트의 화소 구동 데이터 (GD) 를 순차적으로 수신 및 저장한다. 이미지 프레임 (n 라인 ×m 컬럼) 의 화소 구동 데이터 (GD1,1~ GDn,m) 의 기록을 완료하는 시간 마다, 메모리 (4) 는 비트 자리수 (제 1 ~ 제 5 비트) 마다 화소 구동 데이터 (GD1,1~ GDn,m) 각각을 분리한다. 그 후, 메모리 (4) 는 후술하는 서브 필드 (SF1 ~ SF4) 에 대응하는 디스플레이 라인마다 판독을 수행한다. 그 후, 메모리 (4) 는 그 판독된 하나의 디스플레이 라인 (m 비트) 의 화소 구동데이터 비트를 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급한다.
더욱 구체적으로는, 먼저, 서브필드 (SF11) 에서, 메모리 (4) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 1 비트만을 판독한다. 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급된다. 그 후, 서브필드 (SF11~ SF21) 에서, 메모리 (4) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 2 비트만을 판독하고, 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급된다. 다음으로, 서브필드 (SF22~ SF31) 에서, 메모리 (4) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 3 비트만을 판독하여 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급한다. 그 후, 서브필드 (SF32~ SF41) 에서, 메모리 (4) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 4 비트만을 판독하여 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급한다. 서브필드 (SF42~ SF44) 에서, 메모리 (4) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 5 비트만을 판독하여 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (5) 에 공급한다.
서브필드 방법에 기초하는 도 5의 발광 구동 시퀀스에 따라, 구동 제어 회로 (6) 는 PDP (100) 를 계조-구동시키기 위한 다양한 타이밍 신호를 컬럼 전극 구동 회로 (5), 로우 전극 Y 구동 회로 (7), 및 로우 전극 X 구동 회로 (8) 에 공급한다.
도 5의 발광 구동 시퀀스에서, 필드의 디스플레이 기간은 서브필드 (SF1 ~ SF4) 로 분할되고, 서브필드 각각에 있어서, 다양한 구동 프로세스가 아래와 같이 실행된다. 서브필드 (SF1 ~ SF4) 는 도 5에 도시한 바와 같이, 4개의 서브필드 (SF11~ SF14, SF21~ SF24, SF31~ SF34, SF41~ SF44) 각각에 의해 구성된다.
먼저, 제 1 서브필드 (SF11) 에서, 리셋 프로세스 (R), 어드레스 프로세스 (WO), 및 서스테인 (sustain) 프로세스 (I) 가 실행된다. 구체적으로는, 리셋 프로세스 (R) 에서, PDP (100) 의 모든 방전 셀은 점등 모드 (소정의 벽 전하가 형성된 상태) 에 있도록 초기화된다. 어드레스 프로세스 (WO) 에서, 방전 셀은 화소 구동 데이터에 따라 모든 디스플레이 라인에 대하여 소등 모드 (벽 전하가 제거된 상태) 에 있도록 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "2" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF21, SF31, 및 SF41) 각각에서, 어드레스 프로세스 (W4) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "2" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF12, SF22, SF32, 및 SF42) 각각에서, 어드레스 프로세스 (W1) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W1) 에서, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "2" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF13, SF23, SF33, 및 SF43) 각각에서, 어드레스 프로세스 (W2) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W2) 에서, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "2" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF14, SF24, SF34, 및 SF44) 각각에서, 어드레스 프로세스 (W3) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W3) 에서, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "2" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
도 6은 발광 구동 시퀀스에 따라 PDP (100) 에 인가되는 다양한 구동 펄스, 및 인가 타이밍을 도시하는 도면이다. 상기 인가는 구동 제어 회로 (6) 에 의해 제공된 다양한 타이밍 신호에 응답하는, 컬럼 전극 구동 회로 (5), 로우 전극 Y구동 회로 (7), 및 로우 전극 X 구동 회로 (8) 에 의해 이루어진다. 여기서, 서브필드 (SF21, SF31, 및 SF41) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 서브 필드 (SF12, SF22, SF32, 및 SF42) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 서브필드 (SF13, SF23, SF33, 및 SF43) 에서 PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 또한, 서브필드 (SF14, SF24, SF34, 및 SF44) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 따라서, 도 6은 서브필드 (SF11) 로부터 서브필드 (SF21) 의 어드레스 프로세스 (W4) 까지만을 도시한다.
먼저, 서브필드 (SF11) 의 리셋 프로세스 (R) 에서, 로우 전극 X 구동 회로 (8) 는 급격하지 않게 하강하는 에지 변화를 나타내는 네가티브 리셋 펄스 (RPx) 를 생성한다. 따라서, 생성된 펄스는 PDP (100) 의 로우 전극 (X1~ Xn) 에 인가된다. 이러한 리셋 펄스 (RPx) 와 동시에, 로우 전극 Y 구동 회로 (7) 는 급격하지 않게 상승하는 에지 변화를 나타내는 포지티브 리셋 펄스 (RPy) 를 생성하고 생성된 펄스는 PDP (100) 의 로우 전극 (Y1~ Yn) 에 인가된다. 리셋 펄스 (RPx및 RPy) 의 동시 인가에 응답하여, PDP (100) 의 모든 방전 셀에 리셋 방전이 생기게 되어, 방전 셀 각각에 벽 전하를 형성한다. 이러한 방식으로, 모든 방전 셀은 (후술하는) 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 초기화된다.
다음으로, 서브필드 (SF11) 의 어드레스 프로세스 (W0) 에서, 로우 전극 Y 구동 회로 (7) 는 로우 전극 (Y1~ Yn) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (5) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여, 컬럼 전극 (D1~ Dm) 각각에 인가된다. 즉, 도 6에 도시한 바와 같이, PDP (100) 의 제 1 내지 제 n 번째 디스플레이 라인 각각에 대응하는 화소 데이터 펄스 그룹 (DP1~ DPn) 이 컬럼 전극 (D1~ Dm) 에 순차적으로 인가된다. 여기서, 컬럼 전극 구동 회로 (5) 에 의해 생성된 화소 데이터 펄스는, 화소 구동 데이터 비트 (DB) 가 로직 레벨 1에 있을 때 고 (high) 전압이고, 로직 레벨 0에 있을 때 저 (low) 전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀내에 형성된 벽 전하가 제거되고, 방전 셀은 (후술하는) 서스테인 프로세스 (I) 에서 비-발광 (서스테인 방전에 따라 발광) 상태인 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저 전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W0) 에서, PDP (100) 의 모든 방전 셀은 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF11) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (8) 및 로우 전극 Y 구동 회로 (7) 는 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 서브필드 (SF11) 의 어드레스 프로세스 (W0) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "2" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF12) 의 어드레스 프로세스 (W1) 에서, 로우 전극 Y 구동 회로 (7) 는 PDP (100) 의 (4N-3) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n] 에속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y1, Y5, Y9, ..., Y(n-3)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (5) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF12) 에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (4) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (5) 는 도 6에 도시한 바와 같이 (4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP1, DP5, DP9, ..., DP(n-3)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (5) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 서스테인 프로세스 (I) 에서 비-발광 (서스테인 방전에 따라 발광) 상태인 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W1) 에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF12) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (8) 및 로우 전극 Y 구동 회로 (7) 는 도 6에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0 및 W1) 모두에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "2" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF13) 의 어드레스 프로세스 (W2) 에서, 로우 전극 Y 구동 회로 (7) 는 PDP (100) 의 (4N-2) 번째 디스플레이 라인 [N : (1/4) ㆍ n 이하의 자연수] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y2, Y6, Y10, ..., Y(n-2))에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (5) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF13) 에서, PDP (100) 의 (4N-2) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (4) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (5) 는 도 6에 도시한 바와 같이 (4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP2, DP6, DP10, ..., DP(n-2)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (5) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W2) 에서, PDP (100) 의 (4N-2) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF13) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (8) 및 로우 전극 Y 구동 회로 (7) 는 도 6에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1 및 W2) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "2" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF14) 의 어드레스 프로세스 (W3) 에서, 로우 전극 Y 구동 회로 (7) 는 PDP (100) 의 (4N-1) 번째 디스플레이 라인 [N : (1/4) ㆍ n 이하의 자연수] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y3, Y7, Y11, ..., Y(n-1)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼전극 구동 회로 (5) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF14) 에서, PDP (100) 의 (4N-1) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (4) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (5) 는 도 6에 도시한 바와 같이 (4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP3, DP7, DP11, ..., DP(n-1)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (5) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W3) 에서, PDP (100) 의 (4N-1) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF14) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (8) 및 로우 전극 Y 구동 회로 (7) 는 도 6에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1, W2, 및 W3) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "2" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF21) 의 어드레스 프로세스 (W4) 에서, 로우 전극 Y 구동 회로 (7) 는 PDP (100) 의 (4N) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n 이하의 자연수] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y4, Y8, Y12, ..., Yn) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (5) 는 메모리 (4) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m))에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF21) 에서, PDP (100) 의 (4N) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (4) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (5) 는 도 6에 도시한 바와 같이 (4N) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP4, DP8, DP12, ..., DPn) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (5) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W4) 에서, PDP (100) 의 (4N) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF21) 의 서스테인 프로세스 (I) (도시 생략) 에서, 로우 전극 X 구동 회로 (8) 및 로우 전극 Y 구동 회로 (7) 는 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1, W2, W3, 및 W4) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "2" 동안 서스테인 프로세스 (I) 에서 발광한다.
이러한 구동을 통하여, 서브필드 그룹 (SF1 ~ SF4) 중에서, 제 1 서브필드 (SF11) 의 리셋 프로세스 (R) 만이 소등 모드로부터 점등 모드로 방전 셀이 시프트하는 것을 가능하게 한다. 다시 말해서, 방전 셀이 각각의 제 1 서브필드에서 발생하는 소거 어드레싱 방전에 응답하여 소등 모드로 설정되면, 방전 셀은 이후의 서브필드에서 점등 모드로 다시 복귀될 수 없다. 따라서, 도 4에 도시한 바와 같은 5개 화소 구동 데이터 (GD) 에 기초하는 구동을 통하여, 방전 셀은 표현될 대응하는 휘도에 의해 연속 서브필드에서 점등 모드로 설정된다. 그 후, 소거 어드레싱 방전 (흑색 도트로 표시됨) 이 발생할 때 까지, 서스테인 방전 발광 (백색도트로 표시됨) 이 각각의 서브필드의 서스테인 프로세스 (I) 에서 연속적으로 발생한다. 이 시간 동안, 이러한 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간에 대응하는 중간 휘도가 지각된다.
여기서, 도 5 및 6에 도시한 구동에 있어서, PDP (100) 의 스크린에서 서로 수직으로 인접한 4개의 디스플레이 라인에 속하는 방전 셀, 즉,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀,
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀,
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀, 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀, 각각 마다, 전체 발광 지속기간은 화소 구동 데이터 (GD) 에 따른 구동에 응답하는 각 필드 기간에서 서로 다르다.
예로서, 도 4의 화소 구동 데이터 (GD) [00100] 에 의하면, (4N-3) 번째 디스플레이 라인, 즉, 제 1, 제 5, 제 9, ..., 및 (n-3) 번째 디스플레이 라인에 속하는 방전 셀은 백색 도트로 표시되는 바와 같이, 서브필드 (SF11~ SF14, 및 SF21) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-2) 번째 디스플레이 라인, 즉, 제 2, 제 6, 제 10, ..., 및 (n-2) 번째 디스플레이 라인에 속하는 방전 셀은 서브 필드 (SF11~ SF14, SF21, 및 SF22) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-1) 번째 디스플레이 라인, 즉, 제 3, 제 7, 제 11, ..., 및 (n-1) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF11~SF14, 및 SF21~ SF23) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 또한, (4N) 번째 디스플레이 라인, 즉, 제 4, 제 8, 제 12, ... 및 n번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF11~ SF14, 및 SF21~ SF24) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다.
이 시간 동안, 각 서스테인 프로세스 (I) 에서의 발광 지속기간을 "2"로 가정하면, [00100] 의 화소 구동 데이터 (GD) 에 응답하여 발생되는 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간은, 도 4에 도시한 바와 같이,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀 : "10",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀 : "12",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀 : "14", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀 : " 16" 이 된다.
유사하게는, [01000] 의 화소 구동 데이터 (GD) 에 응답하여 발생되는 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간은, 도 4에 도시한 바와 같이,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀 : "2",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀 : "4",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀 : "6", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀 : " 8" 이 된다.
즉, 4개의 인접 디스플레이 라인은 하나의 필드 기간마다 전체 발광 지속기간을 변화시키기 위해 각각 상이한 방식으로 구동된다.
여기서, 이러한 구동에 의해, 스크린에서 서로 수직으로 인접한 4개의 방전 셀에 대한 평균 휘도 레벨을 동일하게 하기 위해, 화소 데이터 (PD) 에 오프셋 데이터 (LD) 를 가산한다.
구체적으로는, 제일 먼저,
(4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "10",
(4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "8",
(4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "6" 및
(4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "4" 와 같은 라인 오프셋 데이터 (LD) 가 가산된다.
따라서, 가산 결과로부터, 상위 3개 비트는 도 4의 변환 테이블에 따라 화소 구동 데이터 (GD) 로 변환되는 다중-그레이스케일 화소 데이터 (MD) 로서 간주된다.
예를 들어, PDP (100) 의 스크린에서 서로 수직으로 인접한 방전 셀 (G(1,1), G(2,1), G(3,1), 및 G(4,1)) 에 각각 대응하는 화소 데이터 (PD(1,1), PD(2,1), PD(3,1), 및 PD(4,1)) 가 "9" (10진수 표현) 를 나타내는 모든 6-비트 데이터 [001001] 이다고 가정한다. PD(1,1), PD(2,1), PD(3,1), 및 PD(4,1)각각에 도 7에 도시한 바와 같은 "10", "8", "4", 및 "2"의 라인 오프셋 데이터 (LD) 를 가산하면,
"19"를 나타내는 [010011]의 6-비트 데이터,
"17"을 나타내는 [010001]의 6-비트 데이터,
"15"를 나타내는 [001111]의 6-비트 데이터, 및
"13"을 나타내는 [001101]의 6-비트 데이터와 같은 가산 결과가 얻어진다.
여기서, 가산 결과 각각으로부터, 하위 3개 비트를 절단함으로써 상위 3개 비트를 추출하면,
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(2,1)),
"1"을 나타내는 [001]의 다중-그레이스케일 화소 데이터 (MD(3,1)), 및
"1"을 나타내는 [001]의 다중-그레이스케일 화소 데이터 (MD(4,1)) 가 각각 얻어진다.
따라서, 상기와 같은 [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)) 에 의하면, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀 (G(1,1)) 은 도 4의 백색 도트로 표시된 바와 같이, 서브필드 (SF11~ SF14, 및 SF21) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "10"의 발광 휘도가 지각된다. [010]의 다중-그레이스케일 화소 데이터 (MD(2,1)) 에 의하면, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀 (G(2,1)) 은 서브필드 (SF11~ SF14, SF21, 및 SF22) 에서의서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "12"의 발광 휘도가 지각된다. [001]의 다중-그레이스케일 화소 데이터 (MD(3,1)) 에 의하면, (4N-1) 디스플레이 라인에 속하는 방전 셀 (G(3,1)) 은 도 4의 백색 도트로 표시된 바와 같이, 서브필드 (SF11~ SF13) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "6"의 발광 휘도가 지각된다. 또한, [001]의 다중-그레이스케일 화소 데이터 (MD(4,1)) 에 의하면, (4N) 번째 디스플레이 라인에 속하는 방전 셀 (G(4,1)) 은 도 4의 백색 도트로 표시된 바와 같이, 서브필드 (SF11~ SF14) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "8"의 발광 휘도가 지각된다.
이와 같이, "9"의 휘도 레벨을 나타내는 화소 데이터 (PD) 가 입력되면, PDP (100) 의 스크린에서 서로 수직으로 인접한 4개의 방전 셀 (G(1,1), G(2,1), G(3,1), 및 G(4,1)) 은,
G(1,1): "10"의 휘도 레벨,
G(2,1): "12"의 휘도 레벨,
G(3,1): "6"의 휘도 레벨, 및
G(4,1): "8"의 휘도 레벨을 표현하는 발광을 한다.
이들 4개의 방전 셀 (G) 을 하나의 단위로 볼 때, 휘도 레벨의 평균값인 "9"의 휘도 레벨이 지각된다. 즉, 입력 비디오 신호 (화소 데이터 (PD)) 의 휘도가 표현된다.
전술한 바와 같이, 도 3에 도시한 바와 같은 플라즈마 디스플레이 장치에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인, (4N-2) 번째 디스플레이 라인, (4N-1) 번째 디스플레이 라인, 및 (4N) 번째 디스플레이 라인 각각에 대해, 도 8에 도시한 바와 같이 각각 상이한 4개의 휘도 레벨을 표현하도록 발광 구동이 인가된다. 여기서, 스크린에서 서로 수직으로 인접한 4개의 방전 셀 (G) 을 하나의 단위로 볼 때, 단일 단위내에서 모든 방전 셀 (G) 에 대해 표현된 휘도 레벨의 평균값에 따라 도 9 및 10에 도시한 바와 같이 17개의 중간 휘도 레벨이 지각된다. 이 때, 스크린에서의 수직으로 인접한 4개의 방전 셀 (G) 에 의해 표현될 휘도 레벨은 모두 변화된다. 따라서, 디더 계수로서 작용하는 라인 오프셋 데이터 (LD) 를 4개의 방전 셀 (G) 각각에 대응하는 화소 데이터에 가산하더라도, 디더 패턴의 발생이 방지된다.
상기 실시형태에서, "10", "8", "6", 및 "4"인 라인 오프셋 데이터 (LD) 가 (4N-3) 번째 디스플레이 라인, (4N-2) 번째 디스플레이 라인, (4N-1) 번째 디스플레이 라인, 및 (4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 로의 가산을 위해 할당된다. 이것은 제한적이지 않고, 이러한 할당은 도 11에 도시한 바와 같이 필드마다 이루어질 수도 있다.
즉, 제 1 필드에서는,
(4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "10",
(4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "8",
(4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "6", 및
(4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "4"와 같은 라인 오프셋 데이터 (LD) 를 가산한다.
제 2 필드에서는,
(4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "8",
(4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "6",
(4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "4", 및
(4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "10"과 같은 라인 오프셋 데이터 (LD) 를 가산한다.
제 3 필드에서는,
(4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "6",
(4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "4",
(4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "10", 및
(4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "8"과 같은 라인 오프셋 데이터 (LD) 를 가산한다.
제 4 필드에서는,
(4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "4",
(4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "10",
(4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "8", 및
(4N) 번째 디스플레이 라인에 대응하는 화소 데이터 (PD) 에는 "6"과 같은 라인 오프셋 데이터 (LD) 를 가산한다.
또한, 도 11에 도시한 바와 같이, 라인 오프셋 데이터 (LD) 의 이러한 할당 변화에 응답하여, 채용될 발광 구동 시퀀스가 제 1 내지 제 4 필드에 대해 변화된다. 구체적으로는, 제 1 필드에서는, 도 5에 도시한 바와 같은 발광 구동 시퀀스에 따른 구동이 실행된다. 제 2 내지 제 4 필드에서는, 도 5에 도시한, 서브필드 (SF11~ SF14, SF21~ SF24, SF31~ SF34, 및 SF41~ SF44) 에서의 어드레스 프로세스의 실행 순서가 변화된다.
예를 들어, 제 2 필드에서, 도 5에 도시한 발광 구동 시퀀스와 유사하게 모든 디스플레이 라인에 대해 어드레스 프로세스 (W0) 가 서브필드 (SF11) 에서 실행된다. 서브필드 (SF21, SF31, 및 SF41) 에서, (4N-1) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W3) 를 실행하고, 서브필드 (SF12, SF22, SF32, 및 SF42) 에서, (4N) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W4) 를 실행하고, 서브필드 (SF13, SF23, SF33, 및 SF43) 에서, (4N-3) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W1) 를 실행하고, 서브필드 (SF14, SF24, SF34, 및 SF44) 에서, (4N-2) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W2) 를 실행한다.
제 3 필드에서, 5에 도시한 발광 구동 시퀀스와 유사하게 모든 디스플레이라인에 대해 어드레스 프로세스 (W0) 가 서브필드 (SF11) 에서 실행된다. 서브필드 (SF21, SF31, 및 SF41) 에서, (4N-2) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W2) 를 실행하고, 서브필드 (SF12, SF22, SF32, 및 SF42) 에서, (4N-1) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W3) 를 실행하고, 서브필드 (SF13, SF23, SF33, 및 SF43) 에서, (4N) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W4) 를 실행하고, 서브필드 (SF14, SF24, SF34, 및 SF44) 에서, (4N-3) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W1) 를 실행한다.
또한, 제 4 필드에서, 5에 도시한 발광 구동 시퀀스와 유사하게 모든 디스플레이 라인에 대해 어드레스 프로세스 (W0) 가 서브필드 (SF11) 에서 실행된다. 서브필드 (SF21, SF31, 및 SF41) 에서, (4N-3) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W1) 를 실행하고, 서브필드 (SF12, SF22, SF32, 및 SF42) 에서, (4N-2) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W2) 를 실행하고, 서브필드 (SF13, SF23, SF33, 및 SF43) 에서, (4N-1) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W3) 를 실행하고, 서브필드 (SF14, SF24, SF34, 및 SF44) 에서, (4N) 번째 디스플레이 라인에 대해 어드레스 프로세스 (W4) 를 실행한다.
이러한 구동에 의하면, (4N-3) 번째 디스플레이 라인, (4N-2) 번째 디스플레이 라인, (4N-1) 번째 디스플레이 라인, 및 (4N) 번째 디스플레이 라인이 도 12에도시한 바와 같이 필드마다 4 단계의 휘도 레벨이 변화한다. 따라서, 이것은 디더 패턴의 발생을 상당히 감소시킨다.
도 13은 본 발명의 또 다른 실시형태에 따른 플라즈마 디스플레이 장치의 개략적 구조를 도시하는 도면이다.
도 13에서, 플라즈마 디스플레이 패널인 PDP (100) 는 디스플레이 평면으로서 작용하는 전면 기판 (도시 생략) 과 방전-가스로 채워진 방전 공간을 갖는 전면 기판에 대향하는 배면 기판 (도시 생략) 을 구비한다. 전면 기판상에는 서로 교대로 또는 평행하게 배열된 스트라이프형 로우 (row) 전극 (X1~ Xn및 Y1~ Yn) 이 형성되어 있다. 배면 기판상에는 로우 전극 (X1~ Xn및 Y1~ Yn) 에 교차하는 스트라이프형 컬럼 전극 (D1~ Dm) 이 형성되어 있다. 여기서, 로우 전극 (X1~ Xn및 Y1~ Yn) 에 관하여, 한 쌍의 로우 전극 (X 및 Y) 은 제 1 라인으로부터 제 n 라인으로의 PDP (100) 의 디스플레이 라인으로서 작용한다. 한 쌍의 로우 전극 및 컬럼 전극의 교차부 (방전 공간 포함) 에, 화소로서 작용하는 방전 셀 (G) 이 형성된다. 즉, PDP (100) 는 매트릭스로 형성된 (n ×m)개의 방전 셀 (G(1, 1)~ G(n, m)) 을 포함한다.
화소 데이터 변환 회로 (10) 는 화소마다 화소 데이터 (PD), 예를 들어, 6 비트의 화소 데이터로 입력 비디오 신호를 변환한다. 그 후, 변환된 데이터는 도14에 도시한 바와 같은 변환 특성에 따라 5개 비트의 제 1 변환 화소 데이터(PD1) 로 화소 데이터 (PD) 를 변환하는 제 1 데이터 변환 회로 (11) 에 공급된다. 이 데이터는 다중-그레이스케일 프로세싱 회로 (20) 에 공급된다. 도 14에서, 화소 데이터 (PD) 및 제 1 변환 화소 데이터 (PD1) 는 각각 10진수로 표현된다.
다중-그레이스케일 프로세싱 회로 (20) 는 가산기 (200), 라인 오프셋 데이터 생성 회로 (210), 디더 매트릭스 회로 (220), 및 하위 비트 절단 회로 (230) 로 구성된다.
제 1 데이터 변환 회로 (11) 가 PDP (100) 의 (4N-3) 번째 디스플레이 라인 [N : (1/4) ㆍ n 이하의 자연수] 에 대응하는 제 1 변환 화소 데이터 (PD1) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (210) 는 "3" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성한다. 따라서, 생성된 데이터는 가산기 (200) 로 공급된다. 유사하게는, 제 1 데이터 변환 회로 (11) 가 (4N-2) 번째 디스플레이 라인에 대응하는 제 1 변환 화소 데이터 (PD1) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (210) 는 "2" (10진수 표현) 를 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (200) 에 공급한다. 제 1 데이터 변환 회로 (11) 가 (4N-1) 번째 디스플레이 라인에 대응하는 제 1 변환 화소 데이터 (PD1) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (210) 는 "1" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (200) 에 공급한다. 또한, 제 1 데이터 변환 회로 (11) 가 (4N) 번째 디스플레이 라인에 대응하는 제 1 변환 화소 데이터 (PD1) 를 출력할 때, 라인 오프셋 데이터 생성 회로 (210) 는 "0" (10진수 표현) 을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (200) 에 공급한다.
스크린의 수직 및 수평 방향에서 서로 인접한 4개의 화소에 의해 구성된 각 화소 그룹마다, 디더 매트릭스 회로 (220) 는 화소 그룹에서의 각 화소에 대하여 도 15에 도시한 바와 같이 "0" 또는 "2"의 디더 계수를 생성한다. 생성된 디더 계수는 가산기 (200) 로 제공된다. 여기서, 디더 매트릭스 회로 (220) 는 도 15에 도시한 바와 같이 필드마다 화소 그룹에서의 각 화소에 대한 디더 계수 할당을 변화시킨다.
가산기 (200) 는 제 1 데이터 변환 회로 (11) 에 의해 제공된 5 비트의 제 1 변환 화소 데이터 (PD1) 에 디더 계수를 가산하여 디더-가산된 화소 데이터를 유도한다. 가산기 (200) 는 디더-가산된 화소 데이터에 라인 오프셋 데이터 (LD) 를 가산하여 하위 비트 절단 회로 (230) 에 공급한다.
하위 비트 절단 회로 (230) 는 라인 오프셋 데이터 (LD) 와 가산된 디더-가산된 화소 데이터의 2개의 하위 비트를 절단하고, 나머지 3개의 상위 비트는 다중-그레이스케일 화소 데이터 (MD) 로서 구동 데이터 변환 회로 (30) 에 제공된다.
구동 데이터 변환 회로 (30) 는 도 16에 도시한 변환 테이블에 따라 5 비트의 화소 구동 데이터 (GD) 로 다중-그레이스케일 화소 데이터 (MD) 를 변환한다. 변환된 데이터는 메모리 (40) 에 공급된다.
메모리 (40) 는 5개 비트의 화소 구동 데이터 (GD) 를 순차적으로 수신 및 저장한다. 이미지 프레임 (n 라인 ×m 컬럼) 의 화소 구동 데이터 (GD1,1~ GDn,m) 의 기록을 완료하는 시간 마다, 메모리 (40) 는 비트 자리수 (제 1 ~ 제 5비트) 마다 화소 구동 데이터 (GD1,1~ GDn,m) 각각을 분리한다. 그 후, 메모리 (40) 는 후술하는 서브 필드 (SF1 ~ SF4) 에 대응하는 디스플레이 라인마다 판독을 수행한다. 그 후, 메모리 (40) 는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 판독된 하나의 디스플레이 라인 (m 비트) 의 화소 구동 데이터 비트를 컬럼 전극 구동 회로 (50) 에 공급한다. 더욱 구체적으로는, 먼저, 서브필드 (SF11) 에서, 메모리 (40) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 1 비트만을 판독한다. 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (50) 에 공급된다. 그 후, 서브필드 (SF11~ SF21) 에서, 메모리 (40) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 2 비트만을 판독하고, 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (50) 에 공급된다. 다음으로, 서브필드 (SF22~ SF31) 에서, 메모리 (40) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 3 비트만을 판독하고, 따라서 판독된 결과를 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (50) 에 공급한다. 그 후, 서브필드 (SF32~ SF41) 에서, 메모리 (40) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 4 비트만을 판독하고, 따라서, 판독된 결과를 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (50)에 공급한다. 서브필드 (SF42~ SF44) 에서, 메모리 (40) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 5 비트만을 판독하고, 따라서, 판독된 결과를 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (50) 에 공급한다.
서브필드 방법에 기초하는 도 17의 발광 구동 시퀀스에 따라, 구동 제어 회로 (60) 는 PDP (100) 를 계조-구동시키기 위한 다양한 타이밍 신호를 컬럼 전극 구동 회로 (50), 로우 전극 Y 구동 회로 (70), 및 로우 전극 X 구동 회로 (80) 에 공급한다.
도 17의 발광 구동 시퀀스에서, 필드의 디스플레이 기간은 서브필드 (SF1 ~ SF4) 로 분할되고, 서브필드 각각에 있어서, 다양한 구동 프로세스가 아래와 같이 실행된다. 서브필드 (SF1 ~ SF4) 는 도 17에 도시한 바와 같이, 4개의 서브필드 (SF11~ SF14, SF21~ SF24, SF31~ SF34, SF41~ SF44) 각각에 의해 구성된다.
먼저, 제 1 서브필드 (SF11) 에서, 리셋 프로세스 (R), 어드레스 프로세스 (WO), 및 서스테인 (sustain) 프로세스 (I) 가 실행된다. 구체적으로는, 리셋 프로세스 (R) 에서, PDP (100) 의 모든 방전 셀은 점등 모드 (소정의 벽 전하가 형성된 상태) 에 있도록 초기화된다. 어드레스 프로세스 (WO) 에서, 방전 셀은 화소 구동 데이터에 따라 모든 디스플레이 라인에 대하여 소등 모드 (벽 전하가 제거된 상태) 에 있도록 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "6" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF21, SF31, 및 SF41) 각각에서, 어드레스 프로세스 (W4) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "4" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF12, SF22, SF32, 및 SF42) 각각에서, 어드레스 프로세스 (W1) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W1) 에서, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "4" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF13, SF23, SF33, 및 SF43) 각각에서, 어드레스 프로세스 (W2) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W2) 에서, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간 "4" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF14, SF24, SF34, 및 SF44) 각각에서, 어드레스 프로세스 (W3) 및 서스테인 프로세스 (I) 가 실행된다. 구체적으로는, 어드레스 프로세스 (W3) 에서, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 기간"4" 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
도 18은 발광 구동 시퀀스에 따라 PDP (100) 에 인가되는 다양한 구동 펄스, 및 인가 타이밍을 도시하는 도면이다. 상기 인가는 컬럼 전극 구동 회로 (50), 로우 전극 Y 구동 회로 (70), 및 로우 전극 X 구동 회로 (80) 에 의해 이루어진다. 여기서, 서브필드 (SF21, SF31, 및 SF41) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 서브 필드 (SF12, SF22, SF32, 및 SF42) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 서브필드 (SF13, SF23, SF33, 및 SF43) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 또한, 서브필드 (SF14, SF24, SF34, 및 SF44) 에서, PDP (100) 에 인가될 다양한 구동 펄스 및 인가 타이밍은 모두 동일하다. 따라서, 도 18은 서브필드 (SF11) 로부터 서브필드 (SF21) 의 어드레스 프로세스 (W4) 까지만을 도시한다.
먼저, 서브필드 (SF11) 의 리셋 프로세스 (R) 에서, 로우 전극 X 구동 회로 (80) 는 급격하지 않게 하강하는 에지 변화를 나타내는 네가티브 리셋 펄스 (RPx) 를 생성한다. 따라서, 생성된 펄스는 PDP (100) 의 로우 전극 (X1~ Xn) 에 인가된다. 이러한 리셋 펄스 (RPx) 와 동시에, 로우 전극 Y 구동 회로 (70) 는 급격하지 않게 상승하는 에지 변화를 나타내는 포지티브 리셋 펄스 (RPy) 를 생성하고생성된 펄스는 PDP (100) 의 로우 전극 (Y1~ Yn) 에 인가된다. 리셋 펄스 (RPx및 RPy) 의 동시 인가에 응답하여, PDP (100) 의 모든 방전 셀에 리셋 방전이 생기게 되어, 방전 셀 각각에 벽 전하를 형성한다. 이러한 방식으로, 모든 방전 셀은 (후술하는) 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 초기화된다.
다음으로, 서브필드 (SF11) 의 어드레스 프로세스 (W0) 에서, 로우 전극 Y 구동 회로 (70) 는 로우 전극 (Y1~ Yn) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여, 컬럼 전극 (D1~ Dm) 각각에 인가된다. 즉, 도 18에 도시한 바와 같이, PDP (100) 의 제 1 내지 제 n 번째 디스플레이 라인 각각에 대응하는 화소 데이터 펄스 그룹 (DP1~ DPn) 이 컬럼 전극 (D1~ Dm) 에 순차적으로 인가된다. 여기서, 컬럼 전극 구동 회로 (50) 에 의해 생성된 화소 데이터 펄스는, 화소 구동 데이터 비트 (DB) 가 로직 레벨 1에 있을 때 고 (high) 전압이고, 로직 레벨 0에 있을 때 저 (low) 전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP)가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀내에 형성된 벽 전하가 제거되고, 방전 셀은 (후술하는) 서스테인 프로세스 (I) 에서 비-발광 (서스테인 방전에 따라 발광) 상태인 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저 전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W0) 에서, PDP (100) 의 모든 방전 셀은 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF11) 의 어드레스 프로세스 (I) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 도 18에 도시한 바와 같이, 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 서브필드 (SF11) 의 어드레스 프로세스 (W0) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "6" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF12) 의 어드레스 프로세스 (W1) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N-3) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y1, Y5, Y9, ..., Y(n-3)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF12) 에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (40) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (50) 는 도 18에 도시한 바와 같이 (4N-3) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP1, DP5, DP9, ..., DP(n-3)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (50) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 서스테인 프로세스 (I) 에서 (서스테인 방전에 따른 발광) 비-발광 상태인 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W1) 에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF12) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 도 18에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0 및 W1) 모두에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "4" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF13) 의 어드레스 프로세스 (W2) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N-2) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y2, Y6, Y10, ..., Y(n-2)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF13) 에서, PDP (100) 의 (4N-2) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (40) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (50) 는 도 18에 도시한 바와 같이 (4N-2) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP2, DP6, DP10, ..., DP(n-2)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (50) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W2) 에서, PDP (100) 의 (4N-2) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF13) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 도 18에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1 및 W2) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "4" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF14) 의 어드레스 프로세스 (W3) 에서, 로우 전극 Y 구동회로 (70) 는 PDP (100) 의 (4N-1) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n] 에 속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y3, Y7, Y11, ..., Y(n-1)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF14) 에서, PDP (100) 의 (4N-1) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (40) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (50) 는 도 18에 도시한 바와 같이 (4N-1) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP3, DP7, DP11, ..., DP(n-1)) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (50) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W3) 에서, PDP (100) 의 (4N-1) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF14) 의 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 도 18에 도시한 바와 같이 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1, W2, 및 W3) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "4" 동안 서스테인 프로세스 (I) 에서 발광한다.
그 후, 서브필드 (SF21) 의 어드레스 프로세스 (W4) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N) 번째 디스플레이 라인 [N : 1 ~ (1/4) ㆍ n] 에속하는 임의의 로우 전극 (Y), 즉, 로우 전극 (Y4, Y8, Y12, ..., Yn) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 에 인가된다. 이 때, 서브필드 (SF21) 에서, PDP (100) 의 (4N) 번째 디스플레이 라인에 대응하는 화소 구동 데이터 비트 (DB) 가 메모리 (40) 로부터 판독된다. 따라서, 컬럼 전극 구동 회로 (50) 는 도 18에 도시한 바와 같이 (4N) 번째 디스플레이 라인에 대응하는 화소 데이터 펄스 그룹 (DP4, DP8, DP12, ..., DPn) 을 컬럼 전극 (D1~ Dm) 에 순차적으로 인가한다. 여기서, 컬럼 전극 구동 회로 (50) 에 의해 생성된 화소 데이터 펄스는 화소 구동 데이터 비트 (DB) 가 로직 레벨 1일 때 고전압이고, 로직 레벨 0일 때 화소 데이터 펄스는 저전압이다. 이 때, 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 소거 어드레싱 방전이 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 소거 어드레싱 방전을 통해, 방전 셀에 형성된 벽 전하가 제거되고, 방전 셀은 소등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가된 방전 셀에는 이러한 소거 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 모드 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W4) 에서, PDP (100) 의 (4N) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 선택적으로 소거 어드레싱 방전을 하게 된다. 이러한 방식으로, 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF21) 의 서스테인 프로세스 (I) (도시 생략) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 로우 전극 (X1내지 Xn및 Y1내지 Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 방전 셀내에 잔류된 벽 전하를 갖는 방전 셀, 즉, 점등 모드로 설정된 방전 셀에만 발생한다. 방전 셀은 이러한 서스테인 방전으로부터 발생하는 발광 상태를 유지한다. 구체적으로는, 어드레스 프로세스 (W0, W1, W2, W3, 및 W4) 에서 발생하는 소거 어드레싱 방전없이 점등 모드의 상태를 유지하는 방전 셀만이 소정의 기간 "4" 동안 서스테인 프로세스 (I) 에서 발광한다.
이러한 구동을 통하여, 서브필드 그룹 (SF1 ~ SF4) 중에서, 제 1 서브필드 (SF11) 의 리셋 프로세스 (R) 만이 소등 모드로부터 점등 모드로 방전 셀이 시프트하는 것을 가능하게 한다. 다시 말해서, 방전 셀이 각각의 제 1 서브필드에서 발생하는 소거 어드레싱 방전에 응답하여 소등 모드로 설정되면, 방전 셀은 이후의 서브필드에서 점등 모드로 다시 복귀될 수 없다. 따라서, 도 16에 도시한 바와같은 5개 화소 구동 데이터 (GD) 에 기초하는 구동을 통하여, 방전 셀은 표현될 대응하는 휘도에 의해 연속 서브필드에서 점등 모드로 설정된다. 그 후, 소거 어드레싱 방전 (흑색 도트로 표시됨) 이 발생할 때 까지, 서스테인 방전 발광 (백색 도트로 표시됨) 이 각각의 서브필드의 서스테인 프로세스 (I) 에서 연속적으로 발생한다. 이 시간 동안, 이러한 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간에 대응하는 중간 휘도가 지각된다.
여기서, 도 17 및 18에 도시한 구동에 있어서, PDP (100) 의 스크린에서 서로 수직으로 인접한 4개의 디스플레이 라인에 속하는 방전 셀, 즉,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀,
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀,
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀, 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀, 각각 마다, 전체 발광 지속기간은 화소 구동 데이터 (GD) 에 따른 구동에 응답하는 각 필드 기간에서 서로 다르다.
예로서, 도 16의 화소 구동 데이터 (GD) [00100] 에 의하면, (4N-3) 번째 디스플레이 라인, 즉, 제 1, 제 5, 제 9, ..., 및 (n-3) 번째 디스플레이 라인에 속하는 방전 셀은 백색 도트로 표시되는 바와 같이, 서브필드 (SF11~ SF14, 및 SF21) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-2) 번째 디스플레이 라인, 즉, 제 2, 제 6, 제 10, ..., 및 (n-2) 번째 디스플레이 라인에 속하는방전 셀은 서브 필드 (SF11~ SF14, SF21, 및 SF22) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-1) 번째 디스플레이 라인, 즉, 제 3, 제 7, 제 11, ..., 및 (n-1) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF11~ SF14, 및 SF21~ SF23) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 또한, (4N) 번째 디스플레이 라인, 즉, 제 4, 제 8, 제 12, ... 및 n번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF11~ SF14, 및 SF21~ SF24) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다.
따라서, 도 16에 도시한 바와 같이, 서브필드 (SF11) 의 서스테인 프로세스 (I) 에서의 발광 지속기간이 "6", 및 다른 서브필드의 서스테인 프로세스 (I) 에서의 발광 지속기간이 "4" 이다고 가정하면, [00100]의 화소 구동 데이터 (GD) 에 응답하여 생성되는 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간은,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀 : "22",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀 : "26",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀 : "30", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀 : "34" 가 된다.
유사하게는, 도 16에 도시한 바와 같이, [01000]의 화소 구동 데이터 (GD) 에 응답하여 생성되는 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간은,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀 : "6",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀 : "10",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀 : "14", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀 : "18" 이 된다.
즉, 4개의 인접한 디스플레이 라인은 각각 상이한 방식으로 구동되어 하나의 필드 기간마다 전체 발광 지속기간을 변화시킨다.
이러한 구동에 의해, 스크린에서 서로 수직으로 인접한 4개의 방전 셀에 대해 평균 휘도 레벨을 동일하게 하기 위해, 화소 데이터 (PD) 에 디더 계수를 가산함으로써 유도된 디더-가산된 화소 데이터가 라인 오프셋 데이터 (LD) 와 가산된다.
예를 들어, 도 19에 도시한 바와 같이, PDP (100) 의 스크린에서 서로 수직으로 인접한 방전 셀 (G(1,1), G(2,1), G(3,1), 및 G(4,1)), 및 그 오른쪽에 위치한 방전 셀 (G(1,2), G(2,2), G(3,2), G(4,2)) 에 각각 대응하는 화소 데이터 (PD) 가 "32" (10진수 표현) 를 나타내는 6-비트 데이터라고 가정한다. 먼저, "32"를 나타내는 화소 데이터 (PD) 는 도 14에 도시한 바와 같은 변환 특성을 갖는 제 1 데이터 변환 회로 (11) 에 의해 "8"을 나타내는 5 비트의 제 1 변환 화소 데이터 (PD1) 로 변환된다. 다음으로, 도 19에 도시한 바와 같이, "0" 또는 "2" 의 디더 계수, 및 "3", "2", "1", 및 "0"의 라인 오프셋 데이터 (LD) 각각을 방전 셀 (G(1,1), G(2,1),G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 에 대응하는 제 1 변환 화소 데이터 (PD1) 에 가산함으로써,
"11"을 나타내는 [01011]의 디더-가산된 화소 데이터,
"12"를 나타내는 [01100]의 디더-가산된 화소 데이터,
"9"를 나타내는 [01001]의 디더-가산된 화소 데이터,
"10"을 나타내는 [01010]의 디더-가산된 화소 데이터,
"13"을 나타내는 [01101]의 디더-가산된 화소 데이터,
"10"을 나타내는 [01010]의 디더-가산된 화소 데이터,
"11"을 나타내는 [01011]의 디더-가산된 화소 데이터, 및
"8"을 나타내는 [01000]의 디더-가산된 화소 데이터와 같은 가산 결과가 유도된다.
상기 디더-가산된 화소 데이터 각각으로부터, 2개의 하위 비트를 절단함으로써 3개의 상위 비트를 추출하면, 도 12에 도시한 바와 같이, 방전 셀 (G(1,1), G(2,1), G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 에 대응하는,
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)),
"3"을 나타내는 [011]의 다중-그레이스케일 화소 데이터 (MD(2,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(3,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(4,1)),
"3"을 나타내는 [011]의 다중-그레이스케일 화소 데이터 (MD(1,2)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(2,2)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(3,2)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(4,2)) 가 얻어진다.
따라서, [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)) 에 의하면, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀 (G(1,1)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, 및 SF21) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "22"의 발광 휘도가 지각된다. [011]의 다중-그레이스케일 화소 데이터 (MD(2,1)) 에 의하면, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀 (G(2,1)) 은 서브필드 (SF11~ SF14, SF21~ SF24, SF31, 및 SF32) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "42"의 발광 휘도가 지각된다. [001]의 다중-그레이스케일 화소 데이터 (MD(3,1)) 에 의하면, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀 (G(3,1)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, 및 SF21~ SF23) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "30"의 발광 휘도가 지각된다. 또한, [010]의 다중-그레이스케일 화소 데이터 (MD(4,1)) 에 의하면, (4N) 번째 디스플레이 라인에 속하는 방전 셀 (G(4,1)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, 및 SF21~ SF24) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "34"의 발광 휘도가 지각된다.
또한, [011]의 다중-그레이스케일 화소 데이터 (MD(1,2)) 에 의하면, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀 (G(1,2)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, SF21~ SF24, 및 SF31) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "38"의 발광 휘도가 지각된다. [010]의 다중-그레이스케일 화소 데이터 (MD(2,2)) 에 의하면, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀 (G(2,2)) 은 서브필드 (SF11~ SF14, 및 SF21~ SF24) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "26"의 발광 휘도가 지각된다. [010]의 다중-그레이스케일 화소 데이터 (MD(3,2)) 에 의하면, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀 (G(3,2)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, 및 SF21~ SF23) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "30"의 발광 휘도가 지각된다. 또한, [010]의 다중-그레이스케일 화소 데이터 (MD(4,2)) 에 의하면, (4N)번째 디스플레이 라인에 속하는 방전 셀 (G(4,2)) 은 도 16에 백색 도트로 표시한 바와 같이, 서브필드 (SF11~ SF14, 및 SF21~ SF24) 에서의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 그 결과, "34"의 발광 휘도가 지각된다.
이와 같이, "32"의 휘도 레벨을 나타내는 입력 화소 데이터 (PD) 에 응답하여, PDP (100) 의 스크린에서 서로 수직으로 인접한 방전 셀 (G(1,1), G(2,1), G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 은,
G(1,1): 휘도 레벨 "22",
G(2,1): 휘도 레벨 "42",
G(3,1): 휘도 레벨 "30",
G(4,1): 휘도 레벨 "34",
G(1,2): 휘도 레벨 "38",
G(2,2): 휘도 레벨 "26",
G(3,2): 휘도 레벨 "30", 및
G(4,2): 휘도 레벨 "34"를 나타내는 발광을 한다.
이들 8개의 방전 셀 (G) 을 하나의 단위로 보면, 휘도 레벨의 평균값인 "32"의 휘도 레벨이 지각된다. 즉, 입력 비디오 신호 (화소 데이터 (PD)) 의 휘도가 표현된다.
전술한 바와 같이, 도 13에 도시한 바와 같은 플라즈마 디스플레이 장치에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인, (4N-2) 번째 디스플레이 라인, (4N-1) 번째 디스플레이 라인, 및 (4N) 번째 디스플레이 라인 각각에 대해, 도 20에 도시한 바와 같이 각각 상이한 4개의 휘도 레벨을 표현하도록 발광 구동이 인가된다. 여기서, 스크린에서 서로 수직으로 인접한 4개의 방전 셀 (G) 을 하나의 단위로 보면, 도 21 및 22에 도시한 바와 같이, 단일 단위로 모든 방전 셀 (G) 에 대해 표현된 휘도 레벨의 평균값에 따라 17개 중간 휘도 레벨 (휘도 레벨 0은 도시 생략) 이 지각된다. 이 때, 스크린에서 서로 수직으로 인접한 4개의 방전 셀 (G) 에 각각 대응하는 화소 데이터가 라인 오프셋 데이터 (LD) 와 가산되고, 도 15에 도시한 디더 계수의 가산은 2-라인 ×2-컬럼에 의해 화소 데이터에 기초하여 이루어진다. 이러한 방식으로, 디더 패턴을 더욱 양호하게 억제할 수 있다.
여기서, 도 13에 도시한 플라즈마 디스플레이 장치에 의한 구동으로서, 벽 전하가 모든 방전 셀에 미리 형성되고, 화소 데이터에 따라 선택적으로 소거되는 소위 선택적 소거 어드레스 방법이 채용된다. 선택적 어드레스 방법을 채용하고 있지만, 벽 전하가 화소 데이터에 따라 방전 셀에 선택적으로 형성되는 선택적 기록 어드레스 방법이 또한 적용 가능하다.
도 23은 선택적 기록 어드레스 방법에 기초하여 도 13의 플라즈마 디스플레이 장치를 구동하기 위해 채용된 예시적인 발광 구동 시퀀스를 도시하는 도면이다.
도 23의 발광 구동 시퀀스에서, 하나의 필드의 디스플레이 기간은 4개의 서브필드 그룹 (SF4 ~ SF1) 으로 분할되고, 서브필드 각각에 대해, 이하와 같은 다양한 구동 프로세스가 수행된다. 여기서, 서브필드 그룹 (SF4 ~ SF1) 은 도 23에 도시한 바와 같이, 4개의 서브필드 (SF41~ SF44, SF31~ SF34, SF21~ SF24, 및 SF11~ SF14) 로 구성된다.
서브필드 (SF41, SF31, SF21및 SF11) 각각에서, 어드레스 프로세스 (W1) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W1) 에서, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 발광 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 발광 모드에 있는 방전 셀만이 "4"의 기간 동안 지속적으로 발광하기 위해 방전된다. 서브필드 (SF42, SF32, SF22및 SF12) 각각에서, 어드레스 프로세스 (W2) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W2) 에서, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 발광 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 발광 모드에 있는 방전 셀만이 "4"의 기간 동안 지속적으로 발광하기 위해 방전된다. 서브필드 (SF43, SF33, SF23및 SF13) 각각에서, 어드레스 프로세스 (W3) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W3) 에서, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 발광 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 발광 모드에 있는 방전셀만이 "4"의 기간 동안 지속적으로 발광하기 위해 방전된다. 서브필드 (SF44, SF34, 및 SF24) 각각에서, 어드레스 프로세스 (W4) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 발광 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, 발광 모드에 있는 방전 셀만이 "4"의 기간 동안 지속적으로 발광하기 위해 방전된다. 최종 서브필드 (SF14) 에서, 어드레스 프로세스 (W4), 서스테인 프로세스 (I), 및 소거 프로세스 (E) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 발광 모드로 시프트된다. 서스테인 프로세스 (I) 에서, 발광 모드에 있는 방전 셀만이 "6"의 기간 동안 지속적으로 발광하기 위해 방전된다. 소거 프로세스 (E) 에서, 모든 방전 셀은 소등 모드로 시프트된다. 여기서, 어드레스 프로세스 (W1) 이전에, 제 1 서브필드 (SF41) 에서만, 모든 방전 셀 (G) 을 소등 모드로 초기화하기 위해 리셋 프로세스 (R) 가 수행된다.
이 때, 도 23의 제 1 서브필드 (SF41) 의 리셋 프로세스 (R) 에서, 리셋 방전이 PDP (100) 의 모든 방전 셀에 발생하여, 방전 셀 각각에 잔류한 벽 전하를 제거한다. 이러한 방식으로, 모든 방전 셀은 서스테인 프로세스 (I) 에서 비-발광 (서스테인 방전에 따라 발광) 상태인 소등 모드로 초기화된다.
다음으로, 도 23의 서브필드 (SF41, SF31, SF21, 및 SF11) 의 어드레스 프로세스 (W1) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N-3) 번째 디스플레이 라인에 속하는 로우 전극 (Y), 즉, 로우 전극 (Y1, Y5, Y9, ..., Y(n-3)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 각각에 인가된다. 이 때, 기록 어드레싱 방전은 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 기록 어드레싱 방전을 통해, 벽 전하가 방전 셀내에 형성되고, 형성된 벽 전하는 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저 전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 기록 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 상태 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W1) 에서, PDP (100) 의 (4N-3) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 기록 어드레싱 방전한다. 이러한 방식으로, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀은 점등 모드 또는소등 모드로 설정된다.
다음으로, 도 23의 서브필드 (SF42, SF32, SF22, 및 SF12) 의 어드레스 프로세스 (W2) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N-2) 번째 디스플레이 라인에 속하는 로우 전극 (Y), 즉, 로우 전극 (Y2, Y6, Y10, ..., Y(n-2)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 각각에 인가된다. 이 때, 기록 어드레싱 방전은 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 기록 어드레싱 방전을 통해, 벽 전하가 방전 셀내에 형성되고, 형성된 벽 전하는 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저 전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 기록 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 상태 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W2) 에서, PDP (100) 의 (4N-2) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 기록 어드레싱 방전한다. 이러한 방식으로, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF43, SF33, SF23, 및 SF13) 의 어드레스 프로세스 (W3) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N-1) 번째 디스플레이 라인에 속하는 로우 전극 (Y), 즉, 로우 전극 (Y3, Y7, Y11, ..., Y(n-1)) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 각각에 인가된다. 이 때, 기록 어드레싱 방전은 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 기록 어드레싱 방전을 통해, 벽 전하가 방전 셀내에 형성되고, 형성된 벽 전하는 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저 전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 기록 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 상태 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W3) 에서, PDP (100) 의 (4N-1) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 기록 어드레싱 방전한다. 이러한 방식으로, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
다음으로, 서브필드 (SF44, SF34, SF24, 및 SF14) 의 어드레스 프로세스 (W4) 에서, 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 (4N) 번째 디스플레이 라인에 속하는 로우 전극 (Y), 즉, 로우 전극 (Y4, Y8, Y12, ..., Yn) 에 네가티브 스캐닝 펄스 (SP) 를 순차적으로 인가한다. 이 시간 동안, 컬럼 전극 구동 회로 (50) 는 메모리 (40) 로부터 판독된 화소 구동 데이터 비트 (DB1 ~ DB(m)) 에 대응하는 디스플레이 라인에 대해 m개의 화소 데이터 펄스를 생성한다. 그 후, 생성된 m개의 화소 데이터 펄스로 이루어진 화소 데이터 펄스 그룹 (DP) 은 스캐닝 펄스 (SP) 와 동기화하여 컬럼 전극 (D1~ Dm) 각각에 인가된다. 이 때, 기록 어드레싱 방전은 디스플레이 라인과 컬럼 전극의 교차부에 위치한 방전 셀에만 발생한다. 여기서, 디스플레이 라인에는 스캐닝 펄스 (SP) 가 인가되고, 컬럼 전극에는 고전압의 화소 데이터 펄스가 인가된다. 이러한 기록 어드레싱 방전을 통해, 벽 전하가 방전 셀내에 형성되고, 형성된 벽 전하는 서스테인 프로세스 (I) 에서 발광 (서스테인 방전에 따라 발광) 상태인 점등 모드로 시프트한다. 반면에, 스캐닝 펄스 (SP) 와 저전압의 화소 데이터 펄스가 인가되는 방전 셀에는 이러한 기록 어드레싱 방전이 발생하지 않고, 따라서, 직전까지의 상태 (점등 또는 소등 모드) 가 유지된다.
즉, 어드레스 프로세스 (W4) 에서, PDP (100) 의 (4N) 번째 디스플레이 라인에 속하는 방전 셀만이 화소 데이터에 기초하여 기록 어드레싱 방전한다. 이러한 방식으로, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 점등 모드 또는 소등 모드로 설정된다.
그 후, 각각의 어드레스 프로세스 (W1 ~ W4) 직후에 실행될 서스테인 프로세스 (I) 에서, 로우 전극 X 구동 회로 (80) 및 로우 전극 Y 구동 회로 (70) 는 PDP (100) 의 로우 전극 (X1~ Xn및 Y1~ Yn) 에 소정의 횟수만큼 교대로 포지티브 서스테인 펄스 (IPx및 IPy) 를 반복적으로 인가한다. 이 때, 서스테인 펄스 (IPx및 IPy) 의 모든 인가에 응답하여, 서스테인 방전은 그 내부에 잔류된 벽 전하를 갖는 방전 셀, 즉, 발광 모드로 설정된 방전 셀에만 발생한다. 서스테인 방전의 결과로서 발광 상태는 "4"의 기간 (서브필드 (SF44) 의 서스테인 프로세스 (I) 에서 "6"의 기간) 동안 유지된다.
여기서, 도 23에 도시한 바와 같은 발광 구동 시퀀스를 채용한 경우에, 구동 데이터 변환 회로 (30) 는 도 24에 도시한 데이터 변환 테이블에 따라서 다중-그레이스케일 화소 데이터 (MD) 를 4 비트의 화소 구동 데이터 (GD) 로 변환한다.
도 24에 도시한 바와 같이, 화소 구동 데이터 (GD) 에 의하면, (이중 원 (◎) 으로 표시된) 기록 어드레싱 방전은 서브필드 (SF41~ SF44, SF31~ SF34, SF21~ SF24, 및 SF11~ SF14) 중의 제 1 서브필드 각각의 어드레스 프로세스 (W) 에서만발생한다. 이 때, 선두의 리셋 프로세스 (R) 와 최후의 소거 프로세스 (E) 에서, 방전 셀은 하나의 필드내에서 점등 모드로부터 소등 모드로 시프트될 수 있다. 따라서, 서스테인 방전 발광 (백색 도트로 표시) 은, 최종 서브필드 (SF14) 에서의 소거 프로세스 (E) 이전이지만, 도 24에서 이중 원으로 표시된 기록 어드레싱 방전이 서브필드 (SF) 에서 발생한 이후의 지속기간에 존재하는 각 서브필드의 서스테인 프로세스 (I) 에서 발생한다. 이 때, 전술한 선택적 소거 어드레스 방법에 기초한 구동과 유사하게, 서스테인 방전 발광에 응답하는 하나의 필드 기간에서의 전체 발광 지속기간에 대응하는 중간 휘도가 지각된다.
여기서, 전술한 선택적 기록 어드레스 방법을 적용한 구동에 의하면, PDP (100) 의 스크린에서 서로 수직으로 인접한 4개의 디스플레이 라인에 속하는 방전 셀, 즉,
(4N-3) 번째 디스플레일 라인에 속하는 방전 셀,
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀,
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀, 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀, 각각에 있어서,
전체 발광 지속기간은 화소 구동 데이터 (GD) 에 따른 구동에 응답하는 각 필드 기간에서 서로 다르다.
예로서, 도 24의 [0100]의 화소 구동 데이터 (GD) 에 의하면, 백색 도트로 표시된 바와 같이, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드(SF31~ SF34, SF21~ SF24, 및 SF11~ SF14) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-2) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF32~ SF34, SF21및 SF24, 및 SF11~ SF14) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. (4N-1) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF33, SF34, SF21~ SF24, 및 SF11~ SF14) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 또한, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF34, SF21~ SF24, 및 SF11~ SF14) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다.
따라서, 도 23에 도시한 바와 같이, 서브필드 (SF14) 의 서스테인 프로세스 (I) 에서의 발광 지속기간이 "6", 및 다른 서브필드의 서스테인 프로세스 (I) 에서의 발광 지속기간이 "4" 이다고 가정하면, [0100]의 화소 구동 데이터 (GD) 에 응답하여 생성되는 서스테인 방전 발광에 의한 하나의 필드 기간에서의 전체 발광 지속기간은,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀 : "50",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀 : "46",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀 : "42", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀 : "38" 이 된다.
이러한 구동에 의해, 스크린에서 서로 수직으로 인접한 4개의 방전 셀에 대해 평균 휘도 레벨을 동일하게 하기 위해, 디더-가산된 화소 데이터가 라인 오프셋 데이터 (LD) 와 가산된다.
예를 들어, 도 25에 도시한 바와 같이, PDP (100) 의 스크린에서 서로 수직으로 인접한 방전 셀 (G(1,1), G(2,1), G(3,1), 및 G(4,1)), 및 그 오른쪽에 위치한 방전 셀 (G(1,2), G(2,2), G(3,2), G(4,2)) 에 각각 대응하는 화소 데이터 (PD) 가 "32" (10진수 표현) 를 나타내는 6-비트 데이터라고 가정한다. 먼저, "32"를 나타내는 화소 데이터 (PD) 는 도 14에 도시한 바와 같은 변환 특성을 갖는 제 1 데이터 변환 회로 (11) 에 의해 "8"을 나타내는 5 비트의 제 1 변환 화소 데이터 (PD1) 로 변환된다. 다음으로, 도 19에 도시한 바와 같이, "0" 또는 "2" 의 디더 계수, 및 "0", "1", "2", 및 "3"의 라인 오프셋 데이터 (LD) 각각을 방전 셀 (G(1,1), G(2,1), G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 에 대응하는 제 1 변환 화소 데이터 (PD1) 에 가산함으로써,
"8"을 나타내는 [01000]의 디더-가산된 화소 데이터,
"11"을 나타내는 [01011]의 디더-가산된 화소 데이터,
"10"을 나타내는 [01010]의 디더-가산된 화소 데이터,
"13"을 나타내는 [01101]의 디더-가산된 화소 데이터,
"10"을 나타내는 [01010]의 디더-가산된 화소 데이터,
"9"를 나타내는 [01001]의 디더-가산된 화소 데이터,
"12"를 나타내는 [01100]의 디더-가산된 화소 데이터, 및
"11"을 나타내는 [01011]의 디더-가산된 화소 데이터와 같은 가산 결과가 유도된다.
여기서, 상기 디더-가산된 화소 데이터 각각으로부터, 2개의 하위 비트를 절단함으로써 3개의 상위 비트를 추출하면, 도 25에 도시한 바와 같이, 방전 셀 (G(1,1), G(2,1), G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 에 대응하는,
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(2,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(3,1)),
"3"을 나타내는 [011]의 다중-그레이스케일 화소 데이터 (MD(4,1)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(1,2)),
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(2,2)),
"3"을 나타내는 [011]의 다중-그레이스케일 화소 데이터 (MD(3,2)), 및
"2"를 나타내는 [010]의 다중-그레이스케일 화소 데이터 (MD(4,2)) 가 얻어진다.
따라서, [010]의 다중-그레이스케일 화소 데이터 (MD(1,1)) 에 의하면, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀 (G(1,1)) 은 도 24에 도시한 바와 같이,"34"의 휘도로 발광한다. [010]의 다중-그레이스케일 화소 데이터 (MD(2,1)) 에 의하면, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀 (G(2,1)) 은 도 24에 도시한 바와 같이, "30"의 휘도로 발광한다. [010]의 다중-그레이스케일 화소 데이터 (MD(3,1)) 에 의하면, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀 (G(3,1)) 은 도 24 도시한 바와 같이, "26"의 휘도로 발광한다. [011]의 다중-그레이스케일 화소 데이터 (MD(4,1)) 에 의하면, (4N) 번째 디스플레이 라인에 속하는 방전 셀 (G(4,1)) 은 도 24에 도시한 바와 같이, "38"의 휘도로 발광한다. [010]의 다중-그레이스케일 화소 데이터 (MD(1,2)) 에 의하면, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀 (G(1,2)) 은 도 24에 도시한 바와 같이, "34"의 휘도로 발광한다. [010]의 다중-그레이스케일 화소 데이터 (MD(2,2)) 에 의하면, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀 (G(2,2)) 은 도 24에 도시한 바와 같이, "30"의 휘도로 발광한다. [011]의 다중-그레이스케일 화소 데이터 (MD(3,2)) 에 의하면, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀 (G(3,2)) 은 도 24에 도시한 바와 같이, "42"의 휘도로 발광한다. 또한, [010]의 다중-그레이스케일 화소 데이터 (MD(4,2)) 에 의하면, (4N) 번째 디스플레이 라인에 속하는 방전 셀 (G(4,2)) 은 도 24에 도시한 바와 같이, "22"의 휘도로 발광한다.
이와 같이, "32"의 휘도 레벨을 나타내는 입력 화소 데이터 (PD) 에 응답하여, PDP (100) 의 스크린에서 서로 인접한 방전 셀 (G(1,1), G(2,1), G(3,1), G(4,1), G(1,2), G(2,2), G(3,2), 및 G(4,2)) 은,
G(1,1): 휘도 레벨 "34",
G(2,1): 휘도 레벨 "30",
G(3,1): 휘도 레벨 "26",
G(4,1): 휘도 레벨 "38",
G(1,2): 휘도 레벨 "34",
G(2,2): 휘도 레벨 "30",
G(3,2): 휘도 레벨 "42", 및
G(4,2): 휘도 레벨 "22"를 나타내는 발광을 한다.
이들 8개의 방전 셀 (G) 을 하나의 단위로 보면, 휘도 레벨의 평균값인 "32"의 휘도 레벨이 지각된다. 즉, 입력 비디오 신호 (화소 데이터 (PD)) 의 휘도가 표현된다.
이와 같이, 도 21 및 22에 도시한 바와 같이, 선택적 기록 어드레스 방법을 채용한 경우에도, 17개의 중간 휘도 레벨 ( 휘도 레벨 0은 도시 생략) 이 표현될 수 있다. 이 경우에, 라인 오프셋 데이터 (LD) 는 스크린에서 수직으로-인접한4개의 방전 셀 각각에 대응하는 화소 데이터에 가산되고, 디더 계수는 도 15에 도시한 바와 같이 2-라인 ×2-컬럼 마다 화소 데이터에 가산된다. 이러한 방식으로, 디더 패턴은 더욱 양호하게 억제될 수 있다.
또 다른 방법으로는, 도 13에 도시한 플라즈마 디스플레이 장치에서 PDP (100) 를 구동하기 위해, 도 26의 발광 구동 시퀀스가 채용될 수도 있다.
도 26의 발광 구동 시퀀스에서, 하나의 필드의 디스플레이 기간은 서브필드 그룹 (SF1 ~ SF4) 으로 분할되고, 각각의 서브필드에 있어서, 다양한 구동 프로세스가 아래와 같이 수행된다. 여기서, 서브필드 그룹 (SF1 ~ SF4) 은 4개의 서브필드 (SF11~ SF14, SF21~ SF24, SF31~ SF34, 및 SF41~ SF44) 각각에 의해 구성된다. 이 때, 서브필드 그룹 (SF1) 에서, 전술한 바와 같은 선택적 기록 어드레스 방법에 기초하여 구동이 인가되고, 서브필드 그룹 (SF2 ~ SF4) 에서는, 선택적 소거 어드레스 방법에 기초하여 구동이 인가된다.
먼저, 서브필드 (SF11) 에서, 리셋 프로세스 (R), 어드레스 프로세스 (WA4), 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 리셋 프로세스 (R) 에서, PDP (100) 의 모든 방전 셀은 (벽 전화의 상태가 소거되는) 소등 모드로 초기화된다. 어드레스 프로세스 (WA4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀은 화소 구동 데이터에 따라 점등 모드로 시프트하기 위해 선택적으로 기록 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF12) 에서,어드레스 프로세스 (WA3) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WA3) 에서, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 점등 모드로 시프트하기 위해 선택적으로 기록 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF13) 에서, 어드레스 프로세스 (WA2) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WA2) 에서, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 점등 모드로 시프트하기 위해 선택적으로 기록 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF14) 에서, 어드레스 프로세스 (WA1) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WA1) 에서, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 점등 모드로 시프트하기 위해 선택적으로 기록 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "6"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF21, SF31및 SF41) 각각에서, 어드레스 프로세스 (WB1) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WB1) 에서, (4N-3) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 소등 모드로 시프트하기 위해 선택적으로 소거 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF22, SF32및 SF42) 각각에서, 어드레스 프로세스 (WB2) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WB2) 에서, (4N-2) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 소등 모드로 시프트하기 위해 선택적으로 소거 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF23, SF33및 SF43) 각각에서, 어드레스 프로세스 (WB3) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WB3) 에서, (4N-1) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 소등 모드로 시프트하기 위해 선택적으로 소거 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "2"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF24, SF34및 SF44) 각각에서, 어드레스 프로세스 (WB4) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (WB4) 에서, (4N) 번째 디스플레이 라인에 속하는 방전 셀이 화소 구동 데이터에 따라 소등 모드로 시프트하기 위해 선택적으로 소거 어드레싱 방전한다. 서스테인 프로세스 (I) 에서, "10"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
여기서, 도 26에 도시한 바와 같은 발광 구동 시퀀스를 채용한 경우에, 구동 데이터 변환 회로 (30) 는 도 27에 도시한 데이터 변환 테이블에 따라 다중-그레이스케일 화소 데이터 (MD) 를 4 비트의 화소 구동 데이터 (GD) 로 변환한다. 화소 구동 데이터 (GD) 에 따라, 이러한 발광 구동이 도 27에 도시한 바와 같이 필드 디스플레이 기간에 인가된다.
도 27에 도시한 구동에 의하면, 기록 어드레싱 방전이 (이중 원으로 표시한) 각 제 1 서브필드에서 발생하고, 그 후, 서스테인 방전 발광 (백색 도트로 표시함) 이 소거 어드레싱 방전 (흑색 도트로 표시함) 이 발생하기 이전에 존재하는 서브필드 (SF) 의 서스테인 프로세스 (I) 에서 발생한다. 이 때, 최저의 휘도를 나타내는 [000000]의 화소 구동 데이터 (GD) 에 의하면, 방전 셀을 점등 모드로 설정하는 기록 어드레싱 방전은 필드 디스플레이 기간 동안 발생하지 않는다. 따라서, 방전 셀은 필드 디스플레이 기간 동안 발광을 위해 서스테인 방전하지 않고, 이것은 "0"의 휘도를 나타낸다. 또한, [0000] 보다 더 높은 휘도를 나타내는 [1100], [1010], [1001], 또는 [1000]의 화소 구동 데이터 (GD) 에 의하면,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 서브필드 (SF14),
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 서브필드 (SF13),
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 서브필드 (SF12), 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 서브필드 (SF11)의 어드레스 프로세스 (WA) 에만, (이중 원으로 표시된) 기록 어드레싱 방전이 발생하고, 점등 모드로 설정된다. 따라서, (백색 도트로 표시된) 서스테인 방전 발광은 (흑색 도트로 표시된) 소거 어드레싱 방전이 서브필드 (SF21) 이후의 제 1 서브필드의 어드레스 프로세스 (WB) 에서 발생하기 이전의 지속기간에 존재하는 서브필드의 서스테인 프로세스 (I) 에서 연속적으로 발생한다.
따라서, [1100]의 화소 구동 데이터 (GD) 는,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "6",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "10",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "14", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "18"을 나타내는 발광을 할 수 있다.
[1010]의 화소 구동 데이터 (GD) 는,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "22",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "26",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "30", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "34"를 나타내는 발광을 할 수 있다.
[1001]의 화소 구동 데이터 (GD) 는,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "38",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "42",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "46", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "50"을 나타내는 발광을 할 수 있다.
[1000]의 화소 구동 데이터 (GD) 는,
(4N-3) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "54",
(4N-2) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "56",
(4N-1) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "58", 및
(4N) 번째 디스플레이 라인에 속하는 방전 셀에 대해서는 휘도 레벨 "60"을 나타내는 발광을 할 수 있다.
상기로부터 알 수 있는 바와 같이, 도 26 및 27에 도시한 바와 같은 구동에 의하면, 발광 구동은 PDP (100) 의 (4N-3) 번째 디스플레이 라인, (4N-2) 번째 디스플레이 라인, (4N-1) 번째 디스플레이 라인, 및 (4N) 번째 디스플레이 라인 각각에 대해 4개의 상이한 휘도 레벨을 표현하도록 행해진다. 스크린에서 수직으로 인접한 4개의 방전 셀 (G) 을 하나의 단위로 보면, 단일 단위에서 모든 방전 셀 (G) 에 대해 표현된 휘도 레벨의 평균값에 따라 도 21 및 22에 도시한 바와 같이17개의 중간 휘도가 표현된다. 이 경우에, 라인 오프셋 데이터 (LD) 는 스크린에서 수직으로 인접한 4개의 방전 셀 각각에 대응하는 화소 데이터에 가산되고, 디더 계수는 도 15에 도시한 바와 같이, 2-라인 ×2-컬럼 마다 화소 데이터에 가산되어서, 디더 패턴을 더욱 양호하게 억제한다.
상기 실시형태에서, PDP (100) 의 스크린에서 서로 수직으로 인접한 4개의 디스플레이 라인에 대해 표현될 휘도 레벨을 변화시키는 것과 같은 구동이 인가된다. 이것은 제한적이지 않고, 또 다른 방법으로는, 휘도 레벨은 8개의 디스플레이 라인에서 서로 다를 수도 있다.
도 28은 플라즈마 디스플레이 장치의 구조를 도시하는 도면이다.
도 28에서, 플라즈마 디스플레이 패널인 PDP (100) 는 디스플레이 평면으로서 작용하는 전면 기판 (도시 생략) 과 방전-가스로 채워진 방전 공간을 갖는 전면 기판에 대향하는 배면 기판 (도시 생략) 을 구비한다. 전면 기판상에는 서로 교대로 또는 평행하게 배열된 스트라이프형 로우 (row) 전극 (X1~ Xn및 Y1~ Yn) 이 형성되어 있다. 배면 기판상에는 로우 전극 (X1~ Xn및 Y1~ Yn) 에 교차하는 스트라이프형 컬럼 전극 (D1~ Dm) 이 형성되어 있다. 여기서, 로우 전극 (X1~ Xn및 Y1~ Yn) 에 관하여, 한 쌍의 로우 전극 (X 및 Y) 은 제 1 라인으로부터 제 n 라인으로의 PDP (100) 의 디스플레이 라인으로서 작용한다. 한 쌍의 로우 전극 및 컬럼 전극의 교차부 (방전 공간 포함) 에, 화소로서 작용하는 방전 셀 (G)이 형성된다. 즉, PDP (100) 는 매트릭스로 형성된 (n ×m)개의 방전 셀 (G(1, 1)~ G(n, m)) 을 포함한다.
화소 데이터 변환 회로 (12) 는 입력 비디오 신호를 화소마다 화소 데이터 (PD), 예를 들어, 8 비트의 화소 데이터로 변환한다. 그 후, 변환된 데이터는 도 29에 도시한 바와 같이 변환 특성에 따라 9 비트의 제 1 변환 화소 데이터 (PD1) 로 8 비트의 화소 데이터 (PD) 를 변환하는 제 1 데이터 변환 회로 (13) 에 공급된다. 이 데이터는 다중-그레이스케일 프로세싱 회로 (25) 에 공급된다.
다중-그레이스케일 프로세싱 회로 (25) 는 에러 확산 프로세싱 회로 (201), 가산기 (202), 하위 비트 절단 회로 (203), 라인 오프셋 데이터 생성 회로 (211), 및 디더 매트릭스 회로 (220) 로 구성된다.
에러 확산 프로세싱 회로 (201) 는 제 1 변환 화소 데이터 (PD1) 의 상위 7개 비트를 디스플레이 데이터로서 간주하고, 나머지 하위 2개 비트를 에러 데이터로서 간주한다. 그 후, 근접한 영역의 각 화소에 대해 유도된 제 1 변환 화소 데이터 (PD1) 의 에러 데이터가 함께 가중 가산되고, 그 유도된 결과가 디스플레이 데이터에 반영된다. 이러한 동작을 통해, 하나의 원래 화소에 관한, 하위 2 비트의 휘도는 주변의 다른 화소에 의해 의사적인 방식으로 표현되고, 이것은 7 비트만의 디스플레이 데이터를 사용하여 9 비트의 화소 데이터와 동등한 휘도 계조의 표현을 가능하게 한다. 에러 확산 프로세싱 회로 (201) 는 이러한 에러 확산 프로세스에 의해 유도된 7 비트의 에러-확산된 화소 데이터를 가산기 (202) 에 제공한다.
에러 확산 프로세싱 회로 (201) 가 도 30에 도시한 바와 같은 PDP (100) 의 (8N-7) 번째 디스플레이 라인 [N : (1/8) ㆍn 이하의 자연수] 에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "0"을 나타내는 라인 오프셋 데이터 (LD) 를 생성한다. 따라서, 생성된 데이터는 가산기 (202) 로 공급된다. 유사하게는, 에러 확산 프로세싱 회로 (201) 가 (8N-6) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "4"를 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다. 에러 확산 프로세싱 회로 (201) 가 (8N-5) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "8"을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다. 에러 확산 프로세싱 회로 (201) 가 (8N-4) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "12"를 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다. 에러 확산 프로세싱 회로 (201) 가 (8N-3) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "16"을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다. 에러 확산 프로세싱 회로 (201) 가 (8N-2) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "20"을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여가산기 (202) 에 제공한다. 에러 확산 프로세싱 회로 (201) 가 (8N-1) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "24"를 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다. 또한, 에러 확산 프로세싱 회로 (201) 가 (8N) 번째 디스플레이 라인에 대응하는 에러-확산된 화소 데이터를 출력할 때, 라인 오프셋 데이터 생성 회로 (211) 는 "28"을 나타내는 라인 오프셋 데이터 (LD) 를 생성하여 가산기 (202) 에 제공한다.
스크린의 수직 및 수평 방향에서 서로 인접한 4개의 화소에 의해 구성된 각 화소 그룹마다, 디더 매트릭스 회로 (220) 는 화소 그룹의 각 화소에 대하여 도 15에 도시한 바와 같은 "0" 또는 "2" (10진수 표현) 의 디더 계수를 생성한다. 생성된 디더 계수는 가산기 (202) 에 제공된다. 여기서, 디더 매트릭스 회로 (220) 는 도 15에 도시한 바와 같이 필드마다 이러한 디더 계수 할당을 변화시킨다.
가산기 (202) 는 에러 확산 프로세싱 회로 (201) 에 의해 제공된 제 1 변환 화소 데이터 (PD1) 에 디더 계수를 가산하여, 디더-가산된 화소 데이터를 유도한다. 가산기 (202) 는 하위 비트 절단 회로 (203) 에 공급하기 위해 라인 오프셋 데이터 (LD) 를 디더-가산된 화소 데이터에 가산한다.
하위 비트 절단 회로 (203) 는 라인 오프셋 데이터 (LD) 와 가산된 디더-가산된 화소 데이터의 3개 하위 비트를 절단하고, 나머지 4개 상위 비트는 다중-그레이스케일 화소 데이터 (MD) 로서 구동 데이터 변환 회로 (31) 에 제공된다. 구동 데이터 변환 회로 (31) 는 4개 비트의 다중-그레이스케일 화소 데이터 (MD) 를 13개 비트의 화소 구동 데이터 (GD) 로 변환하여 메모리 (41) 에 공급한다.
여기서, 13개 비트의 화소 구동 데이터 (GD) 에서, 하나의 비트만이 로직 레벨 1에 있고, 다른 비트는 모두 로직 레벨 0에 있다. 이 때, 다중-그레이스케일 화소 데이터 (MD) 에 의해 표현된 휘도 레벨에 대응하는 비트 자리수는 로직 레벨 1에 있다.
메모리 (41) 는 13개 비트의 화소 구동 데이터 (GD) 를 순차적으로 수신 및 저장한다. 하나의 이미지 프레임 (n 라인 ×m 컬럼) 기반의 화소 구동 데이터 (GD1,1~ GDn,m) 의 기록을 완료하는 매 시간에, 메모리 (41) 는 각각의 화소 구동 데이터 (GD1,1~ GDn,m) 를 비트 자리수 (제 1 ~ 제 13 비트) 마다 분리한다. 그 후, 메모리 (41) 는 도 31에 도시한 바와 같이 서브필드 (SF0 및 SF1), 및 서브필드 그룹 (SF2 ~ SF11) 에 대응하는 하나의 디스플레이 라인을 판독을 수행한다. 그 후, 메모리 (41) 는 판독된 디스플레이 라인 (m개) 의 화소 구동 데이터 비트를 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (51) 에 공급한다. 더욱 구체적으로는, 먼저, 서브필드 (SF0) 에서, 메모리 (41) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 1 비트만을 판독한다. 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (51) 에 공급된다. 그 후, 서브필드 (SF1) 에서, 메모리 (41) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 2 비트만을 판독하고,따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (51) 에 공급된다. 다음으로, 서브필드 그룹 (SF2) 에서, 메모리 (41) 는 모든 디스플레이 라인에 대해 화소 구동 데이터 (GD1,1~ GDn,m) 의 제 3 비트만을 판독하고, 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (51) 에 공급된다. 그 후, 유사한 방식으로, 화소 구동 데이터 (GD1,1~ GDn,m) 의 4개 ~ 12개의 비트와 서브필드 그룹 (SF3 ~ SF11) 사이의 대응성을 확립하면서, 하나의 디스플레이 라인에 기초한 판독을 수행한다. 따라서, 판독된 결과는 화소 구동 데이터 비트 (DB1 ~ DB(m)) 로서 컬럼 전극 구동 회로 (51) 에 공급된다.
도 31에 도시한 바와 같은 발광 구동 시퀀스에 따라, 구동 제어 회로 (61) 는 PDP (100) 를 계조-구동시키는 다양한 타이밍 신호를 컬럼 전극 구동 회로 (51), 로우 전극 Y 구동 회로 (71), 및 로우 전극 X 구동 회로 (81) 에 공급한다.
도 31의 발광 구동 시퀀스에서, 하나의 필드의 디스플레이 기간은 서브필드 (SF0, SF1), 및 서브필드 그룹 (SF2 ~ SF11) 로 분할되고, 각각의 서브필드에 대해, 아래와 같은 다양한 구동 프로세스가 수행된다.
먼저, 도 31에 도시한 서브필드 (SF0) 에서, 리셋 프로세스 (R), 어드레스 프로세스 (W0), 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 리셋 프로세스 (R) 에서, PDP (100) 의 모든 방전 셀은 점등 모드로 초기화된다. 어드레스 프로세스 (W0) 에서, 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, "3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다. 서브필드 (SF1) 에서, 어드레스 프로세스 (W0) 및 서스테인 프로세스 (I) 가 수행된다. 구체적으로는, 어드레스 프로세스 (W0) 에서, 방전 셀은 화소 구동 데이터에 따라 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, "3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 방전 셀만이 방전된다.
서브필드 (SF21) 에서, "3"의 기간 동안 발광 모드에 있는 방전 셀만을 연속적으로 발광하기 위한 방전이 어드레스 프로세스 (W8 ~ W5), 및 서스테인 프로세스 (I) 에서 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W8) 에서, PDP (100) 의 (8N) 번째 디스플레이 라인 [N : (1/8) ㆍ n 이하의 자연수] 에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W7) 에서, (8N-1) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W6) 에서, (8N-2) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W5) 에서, (8N-3) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다.
서브필드 (SF22) 에서, "3"의 기간 동안 발광 모드에 있는 방전 셀만을 연속적으로 발광하기 위한 방전이 어드레스 프로세스 (W4 ~ W1), 및 서스테인 프로세스 (I) 에서 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서,PDP (100) 의 (8N-4) 번째 디스플레이 라인 [N : 1 ~ (1/8) ㆍ n] 에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W3) 에서, (8N-5) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W2) 에서, (8N-6) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W1) 에서, (8N-7) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다.
서브필드 (SF31) 에서, 어드레스 프로세스 (W8 및 W7), 및 서스테인 프로세스 (I) 가 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W8) 에서, (8N) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W7) 에서, (8N-1) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, "3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 발광 셀만이 방전된다.
서브필드 (SF32) 에서, 어드레스 프로세스 (W6 및 W5), 및 서스테인 프로세스 (I) 가 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W6) 에서, (8N-2) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W5) 에서, (8N-3) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서,"3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 발광 셀만이 방전된다.
서브필드 (SF33) 에서, 어드레스 프로세스 (W4 및 W3), 및 서스테인 프로세스 (I) 가 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W4) 에서, (8N-4) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W3) 에서, (8N-5) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, "3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 발광 셀만이 방전된다.
서브필드 (SF34) 에서, 어드레스 프로세스 (W2 및 W1), 및 서스테인 프로세스 (I) 가 순차적으로 수행된다. 구체적으로는, 어드레스 프로세스 (W2) 에서, (8N-6) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 어드레스 프로세스 (W1) 에서, (8N-7) 번째 디스플레이 라인에 속하는 방전 셀이 소등 모드로 선택적으로 시프트된다. 서스테인 프로세스 (I) 에서, "3"의 기간 동안 연속적으로 발광하기 위해 점등 모드에 있는 발광 셀만이 방전된다.
서브필드 (SF41, SF51, SF61, SF71, SF81, SF91, SF101, 및 SF111) 각각에서, (8N) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W8), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드(SF42, SF52, SF62, SF72, SF82, SF92, SF102, 및 SF112) 각각에서, (8N-1) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W7), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF43, SF53, SF63, SF73, SF83, SF93, SF103, 및 SF113) 각각에서, (8N-2) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W6), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF44, SF54, SF64, SF74, SF84, SF94, SF104, 및 SF114) 각각에서, (8N-3) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W5), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF45, SF55, SF65, SF75, SF85, SF95, SF105, 및 SF115) 각각에서, (8N-4) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W4), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF46, SF56, SF66, SF76, SF86, SF96, SF106, 및 SF116) 각각에서, (8N-5) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W3), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF47, SF57, SF67, SF77, SF87, SF97, SF107, 및 SF117) 각각에서, (8N-6) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W2), 및 서스테인 프로세스 (I) 가 수행된다. 서브필드 (SF48,SF58, SF68, SF78, SF88, SF98, SF108, 및 SF118) 각각에서, (8N-7) 번째 디스플레이 라인에 속하는 방전 셀을 소등 모드로 선택적으로 시프트하는 어드레스 프로세스 (W1), 및 서스테인 프로세스 (I) 가 수행된다.
여기서, 점등 모드에 있는 방전 셀만이, 서브필드 그룹 (SF41~ SF47) 의 서스테인 프로세스 (I) 에서 "3"의 기간, 및 서브필드 그룹 (SF48~ SF57) 의 서스테인 프로세스 (I) 에서 "4"의 기간 동안 연속적으로 발광하기 위해 방전된다. 점등 모드에 있는 방전 셀만이, 서브필드 그룹 (SF58~ SF67) 의 서스테인 프로세스 (I) 에서 "5"의 기간, 및 서브필드 그룹 (SF68~ SF77) 의 서스테인 프로세스 (I) 에서 "7"의 기간 동안 연속적으로 발광하기 위해 방전된다. 점등 모드에 있는 방전 셀만이, 서브필드 그룹 (SF78~ SF87) 의 서스테인 프로세스 (I) 에서 "10"의 기간, 및 서브필드 그룹 (SF88~ SF97) 의 서스테인 프로세스 (I) 에서 "12"의 기간 동안 연속적으로 발광하기 위해 방전된다. 점등 모드에 있는 방전 셀만이, 서브필드 그룹 (SF98~ SF107) 의 서스테인 프로세스 (I) 에서 "15"의 기간, 및 서브필드 그룹 (SF108~ SF117) 의 서스테인 프로세스 (I) 에서 "19"의 기간 동안 연속적으로 발광하기 위해 방전된다.
최종 서브필드 (SF118) 에서, 점등 모드에 있는 방전 셀만을 "178"의 기간 동안 연속적으로 발광시키기 위한 방전이 서스테인 프로세스 (I) 에서만 수행된다.
더욱 구체적으로는, 서브필드 (SF0 및 SF1), 및 서브필드 그룹 (SF1 ~ SF11) 에 각각 할당된 발광 기간 사이의 비율은 비선형 특성을 나타내는,
[3 : 3 : 6 : 12 : 25 : 33 : 42 : 59 : 82 : 99 : 124 : 311] 이다.
이러한 구동에 의하면, 방전 셀이 서브필드 (SF41) 의 어드레스 프로세스 (W8) 에서만 소등 모드로 설정된다고 가정하면, (8N) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, 및 SF31~ SF34) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N) 번째 디스플레이 라인에 속하는 방전 셀은 "24"의 휘도 레벨로 발광한다. 또한, 방전 셀이 서브필드 (SF42) 의 어드레스 프로세스 (W7) 에서만 소등 모드로 설정된다고 가정하면, (8N-1) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-1) 번째 디스플레이 라인에 속하는 방전 셀은 "27"의 휘도 레벨로 발광한다.
방전 셀이 서브필드 (SF43) 의 어드레스 프로세스 (W6) 에서만 소등 모드로 설정된다고 가정하면, (8N-2) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF42) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-2) 번째 디스플레이 라인에 속하는 방전 셀은 "30"의 휘도 레벨로 발광한다.
방전 셀이 서브필드 (SF44) 의 어드레스 프로세스 (W5) 에서만 소등 모드로 설정된다고 가정하면, (8N-3) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF43) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-3) 번째 디스플레이 라인에 속하는 방전 셀은 "33"의 휘도 레벨로 발광한다.
방전 셀이 서브필드 (SF45) 의 어드레스 프로세스 (W4) 에서만 소등 모드로 설정된다고 가정하면, (8N-4) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF44) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-4) 번째 디스플레이 라인에 속하는 방전 셀은 "36"의 휘도 레벨로 발광한다.
방전 셀이 서브필드 (SF46) 의 어드레스 프로세스 (W3) 에서만 소등 모드로 설정된다고 가정하면, (8N-5) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF45) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-5) 번째 디스플레이 라인에 속하는 방전 셀은 "39"의 휘도 레벨로 발광한다.
방전 셀이 서브필드 (SF47) 의 어드레스 프로세스 (W2) 에서만 소등 모드로 설정된다고 가정하면, (8N-6) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF46) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-6) 번째 디스플레이 라인에 속하는 방전 셀은 "42"의 휘도 레벨로 발광한다.
또한, 방전 셀이 서브필드 (SF48) 의 어드레스 프로세스 (W1) 에서만 소등 모드로 설정된다고 가정하면, (8N-7) 번째 디스플레이 라인에 속하는 방전 셀은 서브필드 (SF0, SF1, SF21, SF22, SF31~ SF34및 SF41~ SF47) 의 서스테인 프로세스 (I) 에서 서스테인 방전 발광한다. 이러한 방식으로, (8N-7) 번째 디스플레이 라인에 속하는 방전 셀은 "45"의 휘도 레벨로 발광한다.
이와 같이, 도 31의 발광 구동 시퀀스에 따라, 서로 인접한 8개 디스플레이 라인 각각은 표현될 상이한 휘도 레벨에 의해 구동된다.
[M ㆍ(k - 1) + 1)] 번째 디스플레이 라인에 의해 구성되는 디스플레이 라인 그룹,
[M ㆍ(k - 1) + 2)] 번째 디스플레이 라인에 의해 구성되는 디스플레이 라인 그룹,
[M ㆍ(k - 1) + 3)] 번째 디스플레이 라인에 의해 구성되는 디스플레이 라인 그룹,
ㆍ
ㆍ
ㆍ
[M ㆍ(k - 1) + M)] 번째 디스플레이 라인 (여기서, M은 자연수, k는 n/M 이하의 자연수) 에 의해 구성되는 디스플레이 라인 그룹과 같은, PDP (100) 의 디스플레이 그룹에 대응하는 화소 데이터에, 상이한 라인 오프셋 값을 가산하여, 다중-그레이스케일 화소 데이터를 유도한다.
다시 말해, 상이한 라인 오프셋 값을 갖는 [M ㆍ(k - 1) + 1)] 번째 디스플레이 라인 (여기서, M은 자연수, k는 n/M 이하의 자연수, 1은 M 이하의 자연수)에 의해 구성되는 디스플레이 라인 그룹이 가산되어 다중-그레이스케일 화소 데이터를 유도한다.
그 후, 하나의 필드를 구성하는 복수의 서브필드내의 M개 서브필드가 전술한 M개 디스플레이 라인에 각각 할당되고, 각 디스플레이 라인 그룹에 대하여 발광 구동을 순차적으로 실행한다. 따라서, 인접한 M 개 디스플레이 라인에 대해 표현될 휘도 레벨은 서로 다르게 이루어진다.
여기서, 도 31은 선택적 소거 어드레스 방법에 기초한 발광 구동 시퀀스를 도시한다. 도 31 대신에, 선택적 기록 어드레스 방법을 적용하기 위해 도 32에 도시한 바와 같은 발광 구동 시퀀스를 채용할 수 있다. 또한, 도 32에서, SF12의 어드레스 프로세스 (W0) 및 서스테인 프로세스 (I) 는 SF111~ SF118로 분할될 수도 있다.
이상, 본 발명에 따른, 디스플레이 구동 장치는 디더 패턴을 억제하면서 양호한 이미지 디스플레이를 행할 수 있는 효과를 제공한다.

Claims (16)

  1. 비디오 신호의 하나의 필드 디스플레이 기간이 복수의 서브필드로 구성되고, n개 (n은 자연수) 디스플레이 라인에 대해 화소를 담당하는 각각의 화소 셀이 배열되어 있는 디스플레이 패널을, 상기 비디오 신호에 기초하는 화소 데이터에 응답하여 계조-구동 (tone-driving) 하는 디스플레이 패널 구동장치로서,
    상기 디스플레이 패널의 [M ㆍ(k-1)+1] 번째 디스플레이 라인 (M은 자연수, k는 n/M 이하의 자연수) 을 포함하는 디스플레이 라인 그룹, 상기 디스플레이 패널의 [M ㆍ(k-1)+2] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹, 상기 디스플레이 패널의 [M ㆍ(k-1)+3] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹, ..., 상기 디스플레이 패널의 [M ㆍ(k-1)+M] 번째 디스플레이 라인을 포함하는 디스플레이 라인 그룹에 대응하는 화소 데이터에 각각 상이한 오프셋 값을 가산함으로써 다중-그레이스케일 (multi-grayscale) 화소 데이터를 유도하는 다중-그레이스케일 수단; 및
    M개 이상의 서브필드내에서 각각 상이한 대응하는 디스플레이 라인 그룹에 속하는 화소 셀 각각에 대하여 상기 다중-그레이스케일 화소 데이터에 기초하여 점등 모드 설정 또는 소등 모드 설정을 수행하는 어드레스 수단을 구비하는, 디스플레이 패널 구동장치.
  2. 제 1 항에 있어서,
    상기 어드레스 수단은, 상기 M개의 서브필드에서의 설정을 위해 상기 디스플레이 라인 그룹을 상기 비디오 신호의 필드마다 변경하는, 디스플레이 패널 구동장치.
  3. 제 1 항에 있어서,
    상기 다중-그레이스케일 수단은, i-라인 ×j-컬럼의 화소 셀 그룹내의 임의의 인접 화소 위치에 대응시키는 방식으로 디더 (dither) 계수를 생성하고, 그 결과를 화소 데이터에 가산하는 디더 가산 수단을 더 구비하는, 디스플레이 패널 구동장치.
  4. 제 3 항에 있어서,
    상기 디더 가산 수단은, 상기 화소 셀 그룹내의 화소 위치에 대응시키는 방식으로 유도된 상기 디더 계수를 비디오 신호의 필드마다 변경하는, 디스플레이 패널 구동장치.
  5. 제 1 항에 있어서,
    대응하는 서브필드에 할당된 발광 기간 동안 서브필드 각각에서 점등 모드에 있는 화소 셀만을 연속적으로 발광시키는 서스테인 (sustain) 수단을 더 구비하고,
    상기 서브필드의 발광 기간들 사이의 비율은 비-선형인, 디스플레이 패널 구동장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    하나의 필드 디스플레이 기간내에서 더 짧은 발광 기간이 할당된 서브필드가 선두에 배열되는, 디스플레이 패널 구동장치.
  7. 제 1 항 또는 제 5 항에 있어서,
    필드 선두에 위치한 서브필드에서 모든 화소 셀을 점등 모드로 설정하는 리셋 수단을 더 구비하며,
    상기 어드레스 수단은, 상기 서브필드중의 어느 하나의 서브필드에서 화소 셀을 상기 다중-그레이스케일 화소 데이터에 따라 소등 모드로 선택적으로 시프트하는, 디스플레이 패널 구동장치.
  8. 제 1 항 또는 제 5 항에 있어서,
    하나의 필드 디스플레이 기간내에서 더 긴 발광 기간이 할당된 서브필드가 서브필드의 헤드에 가깝게 배열되는, 디스플레이 패널 구동 장치.
  9. 제 1 항 또는 제 5 항에 있어서,
    필드 선두에 위치한 서브필드에서 모든 화소 셀을 소등 모드로 설정하는 리셋 수단을 더 구비하며,
    상기 어드레스 수단은, 상기 서브필드중의 어느 하나의 서브필드에서 화소셀을 상기 다중-그레이스케일 화소 데이터에 따라 점등 모드로 선택적으로 시프트하는, 디스플레이 패널 구동장치.
  10. 복수의 디스플레이 라인에 대해 화소를 담당하는 각각의 화소 셀이 배열되어 있는 디스플레이 패널을, 비디오 신호에 기초하는 화소 데이터에 응답하여 계조-구동하는 디스플레이 패널 구동장치로서,
    서로 인접한 m개 (m은 2이상의 자연수) 디스플레이 라인을 포함하는 디스플레이 라인 그룹에 속하는 m개 디스플레이 라인에 각각 대응하는 화소 데이터에 각각 상이한 오프셋 값을 가산함으로써 다중-그레이스케일 화소 데이터를 유도하는 다중-그레이스케일 수단; 및
    디스플레이 라인 그룹 각각에 상이한 휘도를 가중함으로써 상기 다중-그레이스케일 화소 데이터에 따라 화소 셀을 발광하는 발광 구동 수단을 구비하는, 디스플레이 패널 구동장치.
  11. 제 10 항에 있어서,
    상기 발광 구동 수단은,
    화소 셀 각각에 대하여 점등 모드 설정 또는 소등 모드 설정을 상기 다중-그레이스케일 화소 데이터에 기초하여 상기 디스플레이 라인 그룹마다 수행하는 어드레스 수단; 및
    상기 디스플레이 라인 그룹에 대한 설정이 행해지는 매 시간에 소정의 기간동안 점등 모드에 있는 화소 셀만을 발광시키는 서스테인 수단을 구비하는, 디스플레이 패널 구동장치.
  12. 제 11 항에 있어서,
    상기 어드레스 수단은, 상기 디스플레이 라인 그룹에 대한 설정의 실행 순서를 비디오 신호의 필드마다 변경하는, 디스플레이 패널 구동장치.
  13. 제 10 항에 있어서,
    상기 다중-그레이스케일 수단은, i-라인 ×j-컬럼의 화소 셀 그룹내의 임의의 인접 화소 위치에 대응시키는 방식으로 디더 (dither) 계수를 생성하고, 그 결과를 화소 데이터에 가산하는 디더 가산 수단을 더 구비하는, 디스플레이 패널 구동장치.
  14. 제 13 항에 있어서,
    상기 디더 가산 수단은, 상기 화소 셀 그룹의 화소 위치에 대응시키는 방식으로 유도된 상기 디더 계수를 비디오 신호의 필드마다 변경하는, 디스플레이 패널 구동장치.
  15. 제 6 항에 있어서,
    필드 선두에 위치한 서브필드에서 모든 화소 셀을 점등 모드로 설정하는 리셋 수단을 더 구비하며,
    상기 어드레스 수단은, 상기 서브필드중의 어느 하나의 서브필드에서 화소 셀을 상기 다중-그레이스케일 화소 데이터에 따라 소등 모드로 선택적으로 시프트하는, 디스플레이 패널 구동장치.
  16. 제 8 항에 있어서,
    필드 선두에 위치한 서브필드에서 모든 화소 셀을 소등 모드로 설정하는 리셋 수단을 더 구비하며,
    상기 어드레스 수단은, 상기 서브필드중의 어느 하나의 서브필드에서 화소 셀을 상기 다중-그레이스케일 화소 데이터에 따라 점등 모드로 선택적으로 시프트하는, 디스플레이 패널 구동장치.
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